專利名稱：操作電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種操作電路(operating circuit),特別有關(guān)于一種靜噪電 路(squelch circuit)。此靜噪電路采用一種箝位裝置(clamping device),用以提升 靜噪電路的操作速度。
背景技術(shù)：
請參閱本發(fā)明圖1。圖1圖解靜噪電路的一種傳統(tǒng)實施方式，其中包括靜 噪電路100。靜噪電路100包括一第一輸入電路104、 一第一比較器108、 一 反向器110、 一第二輸入電路112、 一第二比較器116、一反向器118、以及 一抗尖峰脈沖電路120。靜噪電路100是用來檢測電平轉(zhuǎn)換電路102所接收的 —組差動信號(圖l所示的差動信號VIN+與VIK)的眼圖(eye diagmm)的差動電 位差，以得到檢測結(jié)果SQOUT。差動信號VIN+與VIN.將送入兩種不同路徑 進行處理。第一信號路徑包括第一輸入電路104、第一比較器108以及反向器 110。第二信號路徑包括第二輸入電路112、第二比較器116以及反向器118。 如圖所示，電平轉(zhuǎn)換電路102的兩輸出信號以相反相位輸入上述兩信號路徑。
根據(jù)通用串行總線(Universal Serial Bus, USB)的規(guī)格，USB接收器所需 的最小電壓準位為100mV。因此，靜噪閾值(squelch threshold)通常設(shè)定在約 125mV。第一信號路徑負責(zé)檢測電位差0/11^+ - VIN0是否小于-125mV。第二 信號路徑負責(zé)檢測電位差(￥1！^ - VIN.)是否大于125mV。若電位差(￥^+ -VIK)小于-125 mV，第一比較器108的輸出(命名為OUTl)處于一高電壓準位。 若電位差(￥^+ - VIN-)大于125 mV，則第二比較器116的輸出(命名為OUT2) 處于一低電壓準位。在抗尖峰脈沖電路120處理下，若差動信號VIN+、 VIN-各眼圖的電位差皆大于靜噪閾值125mV，則檢測結(jié)果SQOUT將恒處于高電壓 準位。若差動信號VIN+、 VIN-—特定眼圖的電位差低于125mV，則抗尖峰 脈沖電路120將對應(yīng)所述特定眼圖輸出一低電位。然而，第一、第二輸入電 路104與112的輸出端的寄生電阻、電容會導(dǎo)致第一、第二輸入電路104與 112輸出端上的信號振蕩，無法在特定時間區(qū)間內(nèi)達到設(shè)計的目標(biāo)值。第一與 第二輸入電路104與112的操作速度可能會限制靜噪電路100的檢測速度。 因此，對高速USB技術(shù)而言，改善第一與第二輸入電路104與112的操作速 度為一項關(guān)鍵技術(shù)。

發(fā)明內(nèi)容
本發(fā)明其一目的為揭示一靜噪電路，其中利用一箝位裝置改善靜噪電路 操作速度。
根據(jù)本發(fā)明一種實施方式， 一操作電路揭示如下。所述操作電路包括一 差動放大級、 一偏置電流級以及一箝位裝置。差動放大級放大一組差動輸入 以產(chǎn)生一組差動輸出。差動放大級包括一第一輸入端、 一第二輸入端、 一第 一輸出端以及一第二輸出端。第一與第二輸入端分別接收上述差動輸入的一 第一、 一第二輸入信號。第一、第二輸出端分別輸出上述差動輸出的一第一、 一第二輸出信號。偏置電流級耦接上述第一與第二輸出端，以分別提供上述 第一、第二輸出端一第一、 一第二偏置電流。第一偏置電流的大小不同于第 二偏置電流。上述箝位裝置耦接上述第一輸出端，用以根據(jù)第一輸出端上的 第一輸出信號箝制第一輸出端的電位。
根據(jù)本發(fā)明另一種實施方式， 一操作電路揭示如下。所述操作電路包括 一差動放大級、 一偏置電流級、以及一箝位晶體管。差動放大級放大一組差 動輸入以產(chǎn)生一組差動輸出。所述差動放大級具有一第一輸入端、 一第二輸 入端、 一第一輸出端以及一第二輸出端。第一、第二輸入端分別接收上述差 動輸入的一第一、 一第二輸入信號。第一、第二輸出端分別輸出上述差動輸出的一第一、 一第二輸出信號。偏置電流級耦接上述第一、第二輸出端，以 提供第一輸出端一第一偏置電流，且提供第二輸出端一第二偏置電流。第一 與第二偏置電流的大小不同。箝位晶體管具有一控制端耦接一偏壓、 一第一 端耦接上述第一輸出端、以及一第二端耦接上述第二輸出端。根據(jù)上述第一 輸出端上的第一輸出信號以及上述第二輸出端上的第二輸出信號，箝位晶體 管箝制上述第一與第二輸出端的輸出電位；其中，僅有單一個箝位晶體管耦 接于上述第一與第二輸出端之間。


圖1圖解靜噪電路的一種傳統(tǒng)實施方式； 圖2圖解本發(fā)明操作電路的一種實施方式； 圖3以時序解圖2中第一、第二輸入信號、與第-圖4圖解本發(fā)明操作電路的另一種實施方式； 圖5圖解本發(fā)明操作電路的另一種實施方式。 附圖標(biāo)號
102 電平轉(zhuǎn)換電路； 108 第一比較器； 112 第二輸入電路； 118 反相器；
第二輸出信號;
100 靜噪電路； 104 第一輸入電路；
110~反相器；
116 第二比較器； 120-抗尖峰脈沖電路 200 操作電路； 204 偏置電流級；
210 偏壓產(chǎn)生器； 400 操作電路； 404 偏置電流級； 408 偏壓產(chǎn)生器；
202 差動放大級；
206、 208 第一、第二箝位裝置；
402 差動放大級；
406 箝位NMOS晶體管；500 操作電路； 502 差動放大級； 504 偏置電流級； 506 箝位NMOS晶體管；
II、 12、 II，、 12，、 11"、 12" 偏置電流； 13、 14 操作電流；15、 16 參考電流； 17，、 18，、 19，、 17"、 18"、 19" 電流； Ml畫MlO、 Ml,-M4'、 M3，，-M4" 晶體管； Md， 晶體管；
Nbias 偏壓端點； Ncm 共t莫電位端；
Nil、 Ni2、 Nil，、 Ni2，、 Nil"、 Ni2" 輸入端； Nol、 No2、 Nol'、 No2，、 Nol"、 No2" 輸出端； OP 運算放大器；
Rl-R4、 R3'、 R4'、 R3"、 R4，， 電阻；
Sil、 Si2、 Sil'、 Si2，、 Sil"、 Si2" 輸入信號;
Sol、 So2、 Sol，、 So2，、 Sol"、 So2" 輸出信號；
SQOUT 檢測結(jié)果；
V+、 V- 差動輸入信號的最高、最低電位；
Vb、 Vbl、 Vb2、 Vb,、 Vb"、 Vbias 偏壓; Vcm 共模電位； Vgnd、 Vgnd， 接地；
Vdd、 Vdd， 電壓供應(yīng)器； VIN+、 VIN,差動信號； VrefH、 VrefL 偏壓。
具體實施例方式
以下說明書內(nèi)容與附圖揭示本發(fā)明多種實施方式。本領(lǐng)域技術(shù)人員可藉 以了解本發(fā)明內(nèi)容與目的。
以下說明書及前附權(quán)利要求書提及數(shù)種器件名稱。如本領(lǐng)域技術(shù)人員所能采用不同名稱。舉凡功能與本說明書 所提及的器件相同者，即使名稱不同，也應(yīng)屬本發(fā)明范疇。以下說明書及前 附權(quán)利要求書使用到的字眼"包含"、或"包括"是用來表示"包括，但并 不限定僅具此項…"。此外，"耦接"可能為間接電連接、或直接電連接。 例如，"第一裝置，耦接至第二裝置"所指為第一裝置，直接電連接至第 二裝置；或第一裝置，經(jīng)其他裝置間接電連接至第二裝置。
參閱圖2，圖2圖解根據(jù)本發(fā)明一實施方式所實現(xiàn)的一操作電路。操作電 路200包括一差動放大級202、 一偏置電流級204、 一第一箝位裝置206、 一 第二箝位裝置208以及一偏壓產(chǎn)生器210。差動放大級202放大一組差動輸入 以產(chǎn)生一組差動輸出。差動放大級202具有 一第一輸入端Nil，接收上述差 動輸入的一第一輸入信號Sil; —第二輸入端Ni2，接收上述差動輸入的一第 二輸入信號Si2; —第一輸出端Nol，輸出上述差動輸出的一第一輸出信號 Sol;以及一第二輸出端No2，輸出上述差動輸出的一第二輸出信號So2。偏 置電流級204耦接第一與第二輸出端No1與No2，用以導(dǎo)入一第一偏置電流 Il至第一輸出端Nol、且導(dǎo)入一第二偏置電流I2至第二輸出端No2。第一與 第二偏置電流Il與I2大小不同。第一箝位裝置206耦接第一輸出端No1。根 據(jù)第一輸出端Nol上的第一輸出信號Sol，第一箝位裝置206箝制第一輸出 端Nol的電位。第二箝位裝置208耦接第二輸出端No2。根據(jù)第二輸出端No2 上的第二輸出信號So2，第二箝位裝置208箝制第二輸出端No2的電位。根 據(jù)第一輸出信號Sol與第二輸出信號So2的一共模電位VCM，偏壓產(chǎn)生器210 產(chǎn)生第一偏壓Vbl以及第二偏壓Vb2分別供第一箝位裝置206與第二箝位裝 置208使用。
根據(jù)圖2所示的本發(fā)明實施例，差動放大級202包括一差動輸入對為 PMOS晶體管Ml與M2。所述差動輸入對與二極體式連接的一負載電路相連。 此負載電路包括NMOS晶體管M3與M4以及電阻R3與R4。此外，PMOS 晶體管M5為所述差動輸入對產(chǎn)生一操作電流13。PMOS晶體管M5的源極耦接電壓供應(yīng)器Vdd、柵極耦接偏壓Vb、且漏極耦接所述差動輸入對。偏置電
流級204包括一 PMOS晶體管M6以及一 PMOS晶體管M7。晶體管M6與 M7組成另一差動對，產(chǎn)生第一偏置電流Il以及第二偏置電流I2。偏壓VrefH 耦接PMOS晶體管M6的柵極。偏壓VrefL耦接PMOS晶體管M7的柵極。 晶體管M8產(chǎn)生一操作電流14供晶體管M6與M7所組成的差動對使用。晶 體管M8的源極耦接電壓源Vdd、柵極耦接偏壓Vb、且漏極耦接晶體管M6 與M7所組成的差動對。此外，第一箝位裝置206包括一 NMOS晶體管M9， 其柵極耦接第一偏壓Vbl、源極耦接第一輸出端Nol、漏極耦接電壓源Vdd。 第二箝位裝置208包括PMOS晶體管MIO，其柵極耦接第二偏壓Vb2，源極 耦接第二輸出端No2、且漏極耦接一地端電位Vgnd。
第二偏壓產(chǎn)生器210包括一運算放大器OP、電阻R1、 R2。運算放大器 OP的一正相輸入端耦接上述二極體式負載電路的一共模電位端Ncm，且其負 相輸入端耦接運算放大器OP本身的一輸出端點Nop。電阻R1的第一端耦接 運算放大器OP的輸出端Nop，且其第二端耦接NMOS晶體管M9的柵極以 及一參考電流源I5。電阻R2的第一端耦接運算放大器OP的輸出端N叩，且 其第二端耦接PMOS晶體管M10的柵極以及一參考電流源I6。必須注意的是， 為了簡化以下分析，本實施例令電阻R3與R4具有相等電阻值，但此電阻值 設(shè)計并非用來限定本發(fā)明范圍，電阻R3與R4可有其他設(shè)計。此外，以下為 了便于描述本發(fā)明內(nèi)容所作的設(shè)定，皆不限定本發(fā)明范圍；所述這些設(shè)定包 括令偏壓VrefH與VrefL分別為825mV與700mV，且設(shè)定PMOS晶體管 Ml、 M2、 M6與M7具有同樣尺寸(即同樣通道長度寬長比)，且設(shè)定PMOS 晶體管M5與M8具有相同尺寸。
參閱圖3，其中舉例圖解圖2所標(biāo)示的第一輸入信號Sil、第二輸入信號 Si2、第一輸出信號Sol、以及第二輸出信號So2。第一與第二輸入信號Sil與 Si2為差動信號，此特性令第一與第二輸出信號Sol與So2具有一共模電位 VCM且呈差動輸出。如圖3所示，操作電路200可操作在一比較模式(comparedmode)或一箝位模式(clamping mode)。比較模式下，第一輸入信號Sil的電位 低于第二輸入信號Si2;箝位模式下，第一輸入信號Sil的電位高于第二輸入 信號Si2。
結(jié)合參閱圖2與圖3 ， PMOS晶體管M6與M7分別由偏壓825mV與700mV 偏壓，持續(xù)地提供NMOS晶體管M3與M4第一與第二偏置電流I1與12。在 箝位模式下，第一輸入信號Sil以及第二輸入信號Si2分別提供電流(命名為 17與18)供NMOS晶體管M3與M4使用。在箝位模式下，電流18大于電流 17;因此，電流I2與I8的總和大于電流I1與I7的總和，致使第二輸出信號 So2的電位高于輸出信號So1，電流I9因而自第二輸輸出端No2經(jīng)由電阻R3 與R4流向第一輸出端Nol。第二輸出端No2與第一輸出端Nol之間的電壓 差愈來愈大，使PMOS晶體管MIO、 NMOS晶體管M9導(dǎo)通。導(dǎo)通的PMOS 晶體管M10將令第二輸出端No2的電位箝制在約Vb2+IVgsp卜IVgspl為PMOS 晶體管M10的柵極與源極間的一電位差。導(dǎo)通的NMOS晶體管M9將令第一 輸出端Nol的電位箝制在約Vbl-Vgsn， Vgsn為NMOS晶體管M9的柵極與 源極間的一電位差。相較之，若不使用PMOS晶體管M10與NMOS晶體管 M9，第二輸出端No2的電位可能會達到VCM-I9*R4，且第一輸出端Nol的 電位可能會達到Vgnd。本發(fā)明令第二輸出信號So2與第一輸出信號Sol的電 位差自VCM-I9*R4降至Vb2+|Vgsp|-(Vbl-Vgsn)。此有限電位差將加速操作電 路于比較模式與箝位模式之間切換的速度。
進入比較模式后，第一輸入信號Sil遞減其電壓準位至電位V-，且第一 輸入信號Si2遞增其電壓準位至電位V+。由于PMOS晶體管M6由825mV 偏壓且耦接第一輸出端Nol ，且PMOS晶體管M7由700mV偏壓且耦接第二 輸出端No2，第一輸出信號Sol維持在電位Vbl-Vgsn且第二輸出信號So2維 持在Vb2+IVgspl直至第一輸入信號Sil的電位遞減至700mV且第二輸入信號 Si2的電位遞增至825mV。當(dāng)?shù)谝惠斎胄盘朣il遞減至700mV且第二輸入信 號遞增至825mV，第一輸出信號Sol開始遞增且第二輸出信號So2開始遞減。比較模式下，若第一輸入信號Sil的最低電位V-與第二輸入信號Si2的最高 電位V+相差超過125mV，第一輸出信號Sol與第二輸出信號So2將如圖3 所示，在共模電位VCM處交錯，產(chǎn)生一眼型交錯。反的，若比較模式下第一 輸入信號Sil的最低電位V-與第二輸入信號Si2的最高電位V+相差少于 125mV，第一輸出信號Sol與第二輸出信號So2不會在共模電位VCM交錯產(chǎn) 生圖3所示的眼型交錯。第一輸入信號Sil與第二輸入信號Si2的電位差(由 眼圖顯示)可由背景技術(shù)所提及電路方塊檢測，詳細內(nèi)容在此不再贅述。以此 實施方式為例，當(dāng)?shù)谝惠斎胄盘朣il與第二輸入信號Si2的電位差于比較模式 下大于125mV，操作電路200會以眼型交叉顯示電路所接收的差動信號(包括 第一輸入Sil與第二輸入信號Si2)為有效信號，反之，若無眼型交叉產(chǎn)生，則 判定其為無效信號。
再次參閱圖2，偏壓產(chǎn)生器210根據(jù)共模電位VCM產(chǎn)生的第一偏壓Vbl 以及第二偏壓Vb2。在電阻R3與R4的作用下，箝位模式時，NMOS晶體管 M9的電流與PMOS晶體管M10的電流相等。此實施例縱然設(shè)計參考電流15 與I6相等，但僅為其中一種實施方式，并非用來限定本發(fā)明范疇。
簡言之，采用PMOS晶體管M10與NMOS晶體管M9于箝位模式下令第 二輸出信號So2與第一輸出信號Sol的電位差自VCM-I9*R4降低至 Vb2+IVgspl-(Vbl-Vgsn)的技術(shù)將改善操作電路200的眼圖檢測速率。本發(fā)明 并不限定PMOS晶體管M10與第二輸出端No2的耦接關(guān)系以及NMOS晶體 管M9與第一輸出端Nol的耦接關(guān)系同時發(fā)生。單獨的耦接技術(shù)僅耦接 PMOS晶體管M10至第二輸出端No2、或僅耦接NMOS晶體管M9至第一輸 出端Nol都屬于本發(fā)明的范疇。
圖4揭示了本發(fā)明另一實施方式。操作電路400包括一差動放大級402、 一偏置電流級404、 一箝位NMOS晶體管406以及一偏壓產(chǎn)生器408。類似圖 2所示的差動放大級，差動放大級402放大一組差動輸入以輸出一組差動輸出。 差動放大器402具有 一第一輸入端N1，，接收上述差動輸入的一第一輸入信號Sil'; —第二輸入端Ni2'，接收該組差動輸入的第二輸入信號Si2'; —第
一輸出端Noi'，用以輸出該組差動輸出的第一輸出信號sor;以及一第二輸
出端No2，，用以輸出該組差動輸出中的第二輸出信號So2'。偏置電流級404 耦接第一與第二輸出端點Nol'與No2'以分別提供第一與第二輸出端點Nol' 與No2'—第一偏置電流Il'以及一第二偏置電流12'。第一與第二偏置電流II' 與12，具有不同的電流值。箝位NMOS晶體管406具有一柵極耦接偏壓Vbias、 一源極耦接第一輸出端Nor、以及一漏極耦接第二輸出端No2'。根據(jù)第一輸 出端點Nol'的第一輸出信號Sol'以及第二輸出端點No2'的第二輸出信號 So2'，箝位NMOS晶體管406箝制第一與第二輸出端點Nol'與No2'的電位。 如圖4所示，第一與第二輸出端點Nol'與No2'之間僅存在單一個箝位晶體管。 此外，操作電路400還包括一偏壓產(chǎn)生器408，其中包括二極體式連接的一 NMOS晶體管Md，以及一 PMOS晶體管Ml'。 二極體式NMOS晶體管Md， 具有一柵極耦接PMOS晶體管Ml'的漏極。PMOS晶體管Ml'的源極耦接一 電壓源Vdd，。 二極體式NMOS晶體管Md'的柵極耦接偏壓端點Nbias，以提 供箝位NMOS晶體管406偏壓電位Vbias。根據(jù)偏壓Vb，， PMOS晶體管Ml， 提供二極體式NMOS晶體管Md'—參考電壓(命名為Irl)。如圖所示，Vb'可 偏壓圖4偏壓放大級402的PMOS晶體管M5'。
由于圖4所示的差動放大級402與偏置電流級404的運作類似圖2所示 的差動放大級202以及偏置電流級204，以下省略差動放大級402與偏置電流 級404的描述，且集中焦點在操作電路400的箝位NMOS晶體管406與偏壓 產(chǎn)生器408。在箝位模式下，第一輸入信號Sil'以及第二輸入信號Si2'分別提 供NMOS晶體管M3'與M4'電流I7'與I8'，其中電流18'大于電流17，。因此， 第二輸出信號So2'的電位將高于第一輸出信號Sol'，導(dǎo)致電流19'自第二輸出 端點No2'經(jīng)由電阻R3'與R4'流至第一輸出端點Nol'。因此，第二輸出端點 No2'與第一輸出端點Nol'的電位差愈來愈大，導(dǎo)致箝位NMOS晶體管406啟 動(此時，第二與第一輸出端點No2'與Nol'的電位差大于箝位NMOS晶體管406的閾值Vthn)。在箝位NMOS晶體管406啟動的狀態(tài)下，箝位NMOS晶 體管406限定第二與第一輸出端No2'與Nol'之間的電位差為箝位NMOS晶 體管406的漏極-源極電位差Vds。因此，在箝位模式下，第二輸出信號So2' 與第一輸出信號Sol'之間的電位差限制在上述電壓Vds，致使操作電路400 于比較模式與箝位模式之間的接換速度變快。由于比較模式下操作電路400 的運作類似圖2操作電路200，因此不再贅述。
參閱圖4所示的實施方式，偏壓產(chǎn)生器408負責(zé)產(chǎn)生偏壓Vbias，以避免 箝位NMOS晶體管406于比較模式下啟動。若偏壓Vbias與第一、第二輸出 信號Sol'與So2'的共模電位VCM相等，第一與第二輸出信號Sol'與So2'于 比較模式下所產(chǎn)生的小型眼型交錯的電位差將受電位Vds限制;Vds為NMOS 晶體管在箝位模式下的漏極-源極電位差。換句話說，若上述小型眼型交錯的 振蕩低于電位差Vds， NMOS晶體管406不會被啟動。偏壓產(chǎn)生器的設(shè)計并 不限定于圖4所示的方塊408，任何可產(chǎn)生偏壓Vbias的偏壓電路皆可用來實 現(xiàn)它。圖4所示的操作電路400可以高壓裝置實現(xiàn)。高壓裝置即具有高閾值 電壓值的裝置。
圖5為本發(fā)明的另一種實施方式。操作電路500包括一差動放大級502、 一偏置電流級504、以及一箝位NMOS晶體管506。比照圖2實施方式所使用 的差動放大級，差動放大級502具有類似的操作將一組差動輸入放大以產(chǎn) 生一組差動輸出。差動放大級502具有 一第一輸入端Nil"，用以接收該組 差動輸入的第一輸入信號Sil"; —第二輸入端Ni2"，用以接收該組差動輸入 的第二輸入信號Si2"; —第一輸出端Nol"，輸出該組差動輸出的第一輸出信 號Sol";以及一第二輸出端No2"，輸出該組差動輸出的第二輸出信號So2"。 偏置電流級504耦接上述第一與第二輸出端Nol"與No2"以分別提供第一與第 二輸出端Nol"與No2"—第一偏置電流Il"以及一第二偏置電流12"。第一與第 二偏置電流I1"與I2"具有不同的電流值。箝位NMOS晶體管506具有一柵極 耦接第二輸出端No2"、 一源極耦接第一輸出端Nol"、以及一漏極耦接第二輸出端No2"。根據(jù)第一輸出端Nol"上的第一輸出信號Sol"與第二輸出端No2" 上的第二輸出信號So2"，箝位NMOS晶體管506箝制第一與第二輸出端Nol" 與No2"上的電位。第一與第二輸出端Nol"與No2"之間僅耦接有單一個箝位 晶體管。
由于差動放大級502與偏置電流級504的操作類似圖2所示的差動放大 級202與偏置電流級204，因此不再贅述其內(nèi)容。以下篇幅主要討論操作電路 500的箝位NMOS晶體管506與偏壓產(chǎn)生器508操作。在箝位模式下，第一 與第二輸入信號Sil"與Si2"分別提供電流17"與18"至NMOS晶體管M3"與 M4"。此時，電流18"大于電流17"。第二輸出信號So2"的電位高于第一輸出 信號Sol"。電流19"因而自第二輸出端No2"經(jīng)電阻R3"與R4"流至第一輸出 端Nol"。第二輸出端No2"與第一輸出端Nol"的電位差將愈來愈大，且在大 于箝位NMOS晶體管506的閾值電壓Vthn后啟動箝位NMOS晶體管506。 在箝位NMOS晶體管506啟動的狀態(tài)下，第二輸出端No2"與第一輸出端Nol" 之間電位差將受限于箝位NMOS晶體管506的漏極-源極電位差Vds。換言之， 在箝位模式下，第二輸出信號So2"與第一輸出信號Sol"之間的電位差限制于 電壓值Vds;此有限電位差將加快操作電路500于比較模式與箝位模式之間切 換的速度。由于操作電路500的比較模式操作類似操作電路200的比較模式 操作，因此不再贅述。
圖5所示的實施方式可使用低電壓裝置實現(xiàn)操作電路500。低電壓裝置即 其內(nèi)器件具有低閾值的裝置。此設(shè)計可解決箝位NMOS晶體管506的閾值電 壓受基板效應(yīng)(body effect)影響而上升的問題。
任何本領(lǐng)域技術(shù)人員基于上述說明書內(nèi)容發(fā)展出的裝置或方法皆屬于本 發(fā)明的范疇。
權(quán)利要求
1.一種操作電路，其特征在于，所述操作電路包括一差動放大級，放大一組差動輸入以產(chǎn)生一組差動輸出，所述差動放大級具有一第一輸入端、一第二輸入端、一第一輸出端以及一第二輸出端，所述第一輸入端接收該組差動輸入的一第一輸入信號，所述第二輸入端接收該組差動輸入的一第二輸入信號，所述第一輸出端輸出該組差動輸入的一第一輸出信號，所述第二輸出端輸出該組差動輸入的一第二輸出信號；一偏置電流級，耦接上述第一與第二輸出端，以提供所述第一輸出端一第一偏置電流、且提供所述第二輸出端一第二偏置電流，上述第一與第二偏置電流具有不同電流值；以及一第一箝位裝置，耦接所述第一輸出端，且根據(jù)所述第一輸出端的上述第一輸出信號箝制所述第一輸出端的電位。
2. 如權(quán)利要求1所述的操作電路，其特征在于，所述操作電路還包括 一第二箝位裝置，耦接所述第二輸出端，且根據(jù)所述第二輸出端的上述第二輸出信號箝制所述第二輸出端的電位。
3. 如權(quán)利要求2所述的操作電路，其特征在于，所述第一箝位裝置包括 一第一晶體管，且所述第二箝位裝置包括一第二晶體管，所述第一晶體管具 有一控制端耦接一第一偏壓、 一第一端耦接上述第一輸出端、以及一第二端 耦接一第一參考電壓，所述第二晶體管具有一控制端耦接一第二偏壓、 一第 一端耦接上述第二輸出端、以及一第二端耦接一第二參考電壓，所述第一與 第二參考電壓具有不同電壓值。
4. 如權(quán)利要求2所述的操作電路，其特征在于，所述差動放大級還包括一共模電壓端，所述共模電壓端的電位等于上述第一與第二輸出端的上述第 一與第二輸出信號的一共模電壓，且上述操作電路還包括一偏壓產(chǎn)生器，耦接所述共模電壓端、所述第一晶體管以及所述第二晶體管，用以根據(jù)上述共模電壓產(chǎn)生上述第一與第二偏壓。
5. 如權(quán)利要求4所述的操作電路，其特征在于，上述偏壓產(chǎn)生器包括 一運算放大器，具有一第一輸入端耦接上述共模電壓端，并且具有一第二輸入端耦接所述運算放大器的一輸出端；一第一電阻，具有一第一端耦接所述運算放大器的上述輸出端，且具有 一第二端耦接上述第一晶體管的上述控制端、且接收一第一參考電流；以及一第二電阻，具有一第一端耦接所述運算放大器的上述輸出端，且具有 一第二端耦接上述第二晶體管的上述控制端、且接收一第二參考電流。
6. 如權(quán)利要求1所述的操作電路，其特征在于，所述第一箝位裝置包括一第一晶體管，所述第一晶體管具有一控制端耦接一第一偏壓、 一第一端耦 接所述第一輸出端、以及一第二端耦接一第一參考電位。
7. —種操作電路，其特征在于，所述操作電路包括一差動放大級，放大一組差動輸入以產(chǎn)生一組差動輸出，所述差動放大 級具有一第一輸入端、 一第二輸入端、 一第一輸出端以及一第二輸出端，所 述第一輸入端接收該組差動輸入的一第一輸入信號，所述第二輸入端接收該 組差動輸入的一第二輸入信號，所述第一輸出端輸出該組差動輸出的一第一輸出信號，且所述第二輸出端輸出該組差動輸出的一第二輸出信號；一偏置電流級，耦接上述第一與第二輸出端，用以提供所述第一輸出端 一第一偏置電流、且提供所述第二輸出端一第二偏置電流，上述第一與第二偏置電流具有不同的電流值；以及一箝位晶體管，具有一控制端耦接一偏壓、 一第一端耦接所述第一輸出端、以及一第二端耦接所述第二輸出端，所述箝位晶體管根據(jù)所述第一輸出端的上述第一輸出信號以及所述第二輸出端的上述第二輸出信號箝制上述第 一與第二輸出端的電位，其中上述第一與第二輸出端之間僅耦接單一個上述箝位晶體管。
8. 如權(quán)利要求7所述的操作電路，其特征在于，所述操作電路還包括-一偏壓產(chǎn)生器，包括一二極體式晶體管，具有一第一端耦接一參考電壓，且具有一第二端耦 接所述二極體式晶體管的一控制端、且接收一參考電流，所述二極體式晶體 管提供上述箝位晶體管的上述控制端上述偏壓。
9.如權(quán)利要求7所述的操作電路，其特征在于，所述第一偏置電流的電流值大于所述第二偏置電流的電流值，且所述箝位晶體管的上述控制端耦接 上述第二輸出端。
全文摘要
一種操作電路，包括一差動放大級、一偏置電流級以及一箝位裝置。差動放大級具有一第一、一第二輸入端以及一第一、一第二輸出端。第一與第二輸入端分別接收一組差動輸入的一第一、一第二輸入信號。第一與第二輸出端分別輸出一組差動輸出的一第一、一第二輸出信號。偏置電流級耦接上述第一與第二輸出端，以對第一與第二輸出端分別提供一第一、與一第二偏置電流。箝位裝置耦接所述第一輸出端，用以根據(jù)第一輸出端上的第一輸出信號箝制所述第一輸出端的電位。
文檔編號H03K19/01GK101557223SQ200910128368
公開日2009年10月14日 申請日期2009年4月7日 優(yōu)先權(quán)日2008年4月8日
發(fā)明者孫致彬, 李坤憲, 林永裕, 洪浩評 申請人:聯(lián)發(fā)科技股份有限公司