專利名稱：用于校正時鐘信號的占空比的裝置和方法
用于校正時鐘信號的占空比的裝置和方法相關(guān)申請的交叉引用本申請要求于2009年10月30日提交的韓國專利申請?zhí)朜o. 10-2009-01046 的 優(yōu)先權(quán)，其全部內(nèi)容通過引用結(jié)合于本申請中。
背景技術(shù)：
本發(fā)明的示例性實施例涉及一種用于校正時鐘信號的占空比的裝置。時鐘信號在各種系統(tǒng)和電路中廣泛用于調(diào)整操作時序。當時鐘信號用在系統(tǒng)和電 路內(nèi)部時，時鐘信號經(jīng)常被延遲。為了確保可靠的操作，校正延遲很重要。一般使用延遲鎖 定環(huán)(DLL)來補償時鐘信號的延遲。圖1是示出傳統(tǒng)DLL的框圖。傳統(tǒng)DLL 100包括相位比較單元110、延遲控制單元120、可變延遲單元130、副本 (replica)延遲單元140以及鎖定檢測單元150。副本延遲單元140將內(nèi)部時鐘信號DLLCLK延遲并輸出反饋時鐘信號FBCLK。內(nèi)部 時鐘信號DLLCLK是DLL的輸出信號。通過對延遲元件的延遲建模來獲得副本延遲單元140 的延遲量，從DLL輸出的內(nèi)部時鐘信號DLLCLK被輸入到該延遲元件。相位比較單元110比 較外部時鐘信號EXTCLK和反饋時鐘信號FBCLK的相位并輸出向上/向下信號UP/DN。延遲 控制單元120響應于向上/向下信號UP/DN控制可變延遲單元130的延遲量?？勺冄舆t單 元130將外部時鐘信號EXTCLK延遲由延遲控制單元120控制的延遲量，并輸出內(nèi)部時鐘信 號DLLCLK。鎖定檢測單元150基于向上/向下信號UP/DN生成指示DLL的鎖定狀態(tài)的鎖定 信號LOCK。圖2是示出用于校正時鐘信號的占空比的傳統(tǒng)占空比校正(DCC)電路200的框圖。傳統(tǒng)DCC電路200包括分相器單元210、占空比比率檢測單元220以及占空比校正 單元230。分相器單元210基于從DCC電路輸出的輸出時鐘信號CLKOUT生成上升時鐘信號 RCLK和下降時鐘信號FCLK。上升時鐘信號RCLK與輸出時鐘信號CLKOUT同相，而下降時鐘 信號FCLK為異相，即相對于輸出時鐘信號CLKOUT具有相反的相位。例如，在輸出時鐘信號 CLKOUT具有邏輯高電平的時段期間，上升時鐘信號RCLK被使能(enable)為邏輯高電平，在 輸出時鐘信號CLKOUT具有邏輯低電平的時段期間，下降時鐘信號被使能為邏輯高電平。占空比比率檢測單元220通過比較上升時鐘信號RCLK和下降時鐘信號FCLK的使 能時段來檢測輸出時鐘信號CLKOUT的占空比比率，并輸出占空比代碼C0DE<0:N>。占空比校正單元230響應于占空比代碼C0DE<0:N>來校正被輸入到DCC電路的輸 入時鐘信號CLKIN的占空比，并輸出輸出時鐘信號CLK0UT。為了校正輸入時鐘信號CLKIN 的占空比，占空比校正單元230可以調(diào)整輸入時鐘信號CLKIN的轉(zhuǎn)換速率(slew rate)或 者控制輸入時鐘信號的電壓電平。圖1中示出的DLL包括在可變延遲單元130內(nèi)部的多個延遲單元，用于將外部時鐘信號EXTCLK延遲以輸出內(nèi)部時鐘信號DLLCLK?？勺冄舆t單元130改變外部時鐘EXTCLK 的占空比。因此，圖2中示出的DCC電路通常被包括在DLL中，用于校正外部時鐘信號 EXTCLK的占空比。如果DCC電路200被耦合到DLL 100的輸入端子，可以給DLL 100提供具有相對精 確的占空比的外部時鐘信號EXTCLK。然而，由可變延遲單元130引起的占空比的改變沒有 被校正。同時，如果DCC電路200被耦合到DLL的輸出端子，可以校正由可變延遲單元130 引起的占空比的改變，但是輸入到DLL的外部時鐘EXTCLK的占空比沒有被校正，并且因此， 從DLL輸出的內(nèi)部時鐘信號具有不精確的占空比。因此，為了確保外部時鐘信號EXTCLK正 確的占空比，對于本發(fā)明的示例性實施例，期望設計具有耦合到DLL的輸入端子和輸出端 子二者的DCC電路的電路。然而，在此情況下，期望一種包括DLL 100和DCC電路200的電 路的尺寸不會不合乎希望地增加的解決方案。

發(fā)明內(nèi)容
本發(fā)明的實施例針對用于校正時鐘信號的占空比同時芯片尺寸不會增加或者最 低限度地增加的裝置。根據(jù)本發(fā)明的實施例，時鐘校正電路包括延遲鎖定環(huán)(DLL)，被配置為將外部時鐘 信號延遲并生成內(nèi)部時鐘信號，第一占空比校正(DCC)單元，被配置為響應于第一占空比 代碼校正外部時鐘信號的占空比，第二 DCC單元，被配置為響應于第二占空比代碼校正內(nèi) 部時鐘信號的占空比，以及占空比代碼生成單元，被配置為從第一和第二 DCC單元的輸出 中選擇輸出并通過檢測所選擇的輸出的占空比比率來生成第一和第二占空比代碼。根據(jù)本發(fā)明的另一實施例，時鐘校正電路包括第一占空比校正(DCC)單元，被配 置為校正第一時鐘信號的占空比，第二 DCC單元，被配置為校正第二時鐘信號的占空比，以 及占空比代碼生成單元，被配置為從第一和第二 DCC單元的輸出中選擇輸出并通過檢測所 選擇的輸出的占空比比率來生成第一和第二占空比代碼，其中第一和第二 DCC單元分別響 應于第一和第二占空比代碼來執(zhí)行DCC操作。根據(jù)本發(fā)明的再一實施例，用于校正外部時鐘的占空比的時鐘校正方法包括接 收外部時鐘，檢測外部時鐘的占空比比率，響應于檢測到的外部時鐘的占空比比率來校正 外部時鐘的占空比并輸出校正的外部時鐘，通過將校正的外部時鐘延遲來生成內(nèi)部時鐘， 在外部時鐘處于鎖定狀態(tài)之后檢測內(nèi)部時鐘的占空比比率，以及響應于檢測到的內(nèi)部時鐘 的占空比比率來校正內(nèi)部時鐘的占空比并輸出校正的內(nèi)部時鐘，其中外部時鐘信號和內(nèi)部 時鐘信號的占空比比率的檢測由共同用于檢測兩個占空比比率的同一電路來執(zhí)行。


圖1是示出傳統(tǒng)的延遲鎖定環(huán)(DLL)的框圖；圖2是示出用于校正時鐘信號的占空比的傳統(tǒng)的占空比校正(DCC)電路的框圖；圖3是示出根據(jù)本發(fā)明的實施例的時鐘校正電路的框圖；圖4是示出在圖3中示出的占空比代碼生成單元的框圖；圖5是圖3中示出的第一占空比校正(DCC)單元的電路原理圖；圖6是示出圖3的時鐘校正電路的操作的流程圖。
具體實施例方式下面將參考附圖更詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以以不同 形式來實現(xiàn)，并且不應當被解釋為限制于此處闡明的實施例。更確切地，提供這些實施例使 得本公開更徹底和完整，并將充分地向本領域技術(shù)人員表達本發(fā)明的范圍。貫穿本公開，在 本發(fā)明的各個圖和實施例通篇相似的附圖標記表示相似的部件。圖3是示出根據(jù)本發(fā)明的實施例的時鐘校正電路的框圖。時鐘校正電路包括延遲 鎖定環(huán)(DLL) 310，第一和第二占空比校正(DCC)單元320和330，以及占空比代碼生成單元 340。第一DCC單元320響應于第一占空比代碼CODEKO N>校正第一外部時鐘信號EXTCLK1 的占空比，并輸出第二外部時鐘信號EXTCLK2。DLL 310將第二外部時鐘信號EXTCLK2延遲， 并輸出第一內(nèi)部時鐘信號DLLCLK1。第二 DCC單元330響應于第二占空比代碼C0DE2<0:N> 校正第一內(nèi)部時鐘信號DLLCLK1的占空比，并輸出第二內(nèi)部時鐘信號DLLCLK2。占空比生成 單元340檢測第二外部時鐘信號EXTCLK2和第二內(nèi)部時鐘信號DLLCLK2，并生成第一和第二 占空比代碼 CODEKO :N> 和 C0DE2<0:N>。如圖3所示，根據(jù)本發(fā)明的實施例的時鐘校正電路包括兩個DCC單元，即第一和第 二 DCC單元320和330，以及單個占空比代碼生成單元，即占空比代碼生成單元340。通過 為兩個DCC單元共用占空比代碼生成單元340，可以減小包括時鐘校正電路的系統(tǒng)的尺寸。 盡管圖3中所示出的本發(fā)明的實施例包括共用單個占空比代碼生成單元的兩個DCC單元， 同樣的原理可以應用于根據(jù)系統(tǒng)設計需要超過兩個DCC單元共用單個占空比代碼生成單 元340的情況。此外，本實施例中用于校正DLL 310的輸入和輸出時鐘信號的DCC單元320 和330也可以用于其它執(zhí)行時鐘占空比校正操作的集成電路和系統(tǒng)。圖4是示出圖3中所示的占空比代碼生成單元340的框圖。根據(jù)示例性實施例的占空比代碼生成單元340包括輸入選擇單元410、分相器單 元420、占空比比率檢測單元430以及輸出選擇單元440。根據(jù)示例性實施例的輸入選擇單元410響應于選擇信號SEL選擇第二外部時鐘信 號EXTCLK2和第二內(nèi)部時鐘信號DLLCLK2中的一個，并輸出所選擇的時鐘信號作為所選擇 的時鐘信號SEL_CLK。例如，當選擇信號SEL具有邏輯低電平時輸入選擇單元410可以選擇 第一外部時鐘信號EXTCLK2，并且當選擇信號SEL具有邏輯高電平時選擇第二內(nèi)部時鐘信 號 DLLCLK2。根據(jù)示例性實施例的分相器單元420基于所選擇的時鐘信號SEL_CLK生成上升時 鐘信號RCLK和下降時鐘信號FCLK。上升時鐘信號RCLK與所選擇的時鐘信號SEL_CLK同 相，而下降時鐘信號FCLK為異相，即相對于所選擇的時鐘信號SEL_CLK具有相反的相位。例 如，上升時鐘信號RCLK在所選擇的時鐘信號SEL_CLK具有邏輯高電平的時段期間可以被使 能為邏輯高電平，而下降時鐘信號在所選擇的時鐘信號SEL_CLK具有邏輯低電平的時段期 間可以被使能為邏輯高電平。根據(jù)示例性實施例的占空比比率檢測單元430通過比較上升時鐘信號RCLK和下 降時鐘信號FCLK的使能時段來檢測所選擇的時鐘信號SEL_CLK的占空比比率，并輸出占空 比代碼 C0DE<0:N>。根據(jù)示例性實施例的輸出選擇單元440響應于選擇信號SEL輸出占空比代碼m C0DE<0 N>作為第一和第二占空比代碼CODEKO N>和C0DE2<0 N>中的一個。例如，當選擇 信號SEL具有邏輯低電平時，輸出選擇單元440可以輸出占空比代碼C0DE<0:N>作為第一 占空比代碼C0DE1<0:N>。當選擇信號SEL具有邏輯高電平時，輸出選擇單元440可以輸出 占空比代碼C0DE<0:N>作為第二占空比代碼C0DE2<0:N>。根據(jù)示例性實施例，由DLL 310的鎖定檢測單元輸出的、指示DLL310的鎖定狀 態(tài)的鎖定信號LOCK被用作選擇信號SEL。在此情況下，在DLL 310被鎖定之前，第一 DCC 單元320校正第一外部時鐘信號EXTCLK1的占空比并向DLL 310輸出第二外部時鐘信號 EXTCLK2。在DLL 310鎖定之后，第二 DCC單元330校正被DLL 310鎖定之后的第一內(nèi)部時 鐘信號DLLCLK1的占空比。除了圖4所示的結(jié)構(gòu)，根據(jù)示例性實施例的占空比代碼生成單元340可以被實施 為任何合理地適當?shù)慕Y(jié)構(gòu)，這種結(jié)構(gòu)選擇第二外部時鐘信號EXTCLK2和第二內(nèi)部時鐘信號 DLLCLK2中的一個，并基于所選擇的時鐘信號選擇性地生成占空比代碼。圖5是圖3所示的第一 DCC單元320的電路原理圖。根據(jù)示例性實施例的第一 DCC單元320包括兩個反相器INVl和INV2，將第一外 部時鐘信號EXTCLK1延遲；和多個晶體管TOO T15，控制第一反向器INVl的上拉/下拉驅(qū) 動功率。晶體管TOO T15由第一占空比代碼C0DE1<0:N>控制。因此，第一 DCC單元320 通過控制第一反相器INVl的上拉/下拉驅(qū)動功率來校正第一外部時鐘信號EXTCLK1的占 空比，即調(diào)整第一外部時鐘信號EXTCLK1的轉(zhuǎn)換速率。也可以利用根據(jù)本發(fā)明的其它示例 性實施例的不同的結(jié)構(gòu)來實施第一 DCC單元320。例如，可以替代地使用增大/減小第一外 部時鐘信號EXTCLK1的電壓電平的電路來校正第一外部時鐘信號EXTCLK1的占空比。第二 DCC單元330也可以用圖5所示的電路來實施。在此情況下，兩個反相器 INVl和INV2將第一內(nèi)部時鐘信號DLLCLK1延遲，并且晶體管T00 T15由第二占空比代碼 C0DE2<0:N> 控制。圖6是示出根據(jù)本發(fā)明的示例性實施例的圖3的時鐘校正電路的操作的流程圖。首先，進行判斷是否檢測到DLL 310的鎖定狀態(tài)(S610)。當DLL 310沒有處于鎖 定狀態(tài)時，檢測(S620)并校正(S630)第二外部時鐘信號EXTCLK2的占空比。在判斷DLL 310處于鎖定狀態(tài)之后，進行判斷對第二外部時鐘信號EXTCLK2的占空比校正操作是否已 經(jīng)完成(S640)。當對第二外部時鐘信號EXTCLK2的占空比校正操作還未完成時，繼續(xù)對 第二外部時鐘信號EXTCLK2的占空比校正操作(S620和S630)。當DLL 310處于鎖定狀態(tài) 并且對第二外部時鐘信號EXTCLK2的占空比校正操作已完成時，執(zhí)行對第二內(nèi)部時鐘信號 DLLCLK2的占空比校正操作(S650和S660)。對第二外部時鐘信號EXTCLK2還是對第二內(nèi) 部時鐘信號DLLCLK2執(zhí)行占空比校正DCC操作是由選擇信號SEL確定的。例如，當執(zhí)行步 驟S620和S630時，選擇信號SEL具有邏輯低電平，而當執(zhí)行步驟S650和S660時，選擇信 號SEL具有邏輯高電平。
根據(jù)本發(fā)明實施例的時鐘校正電路校正輸入到DLL的輸入時鐘信號以及從DLL輸 出的輸出時鐘信號的占空比，其中通過共用占空比代碼生成單元不增加或最低程度地增加 芯片尺寸。也就是說，時鐘校正電路通過在單個占空比代碼生成單元中生成占空比代碼來 減小使用多個DCC電路的系統(tǒng)的尺寸。 雖然已經(jīng)關(guān)于具體實施例描述了本發(fā)明，顯然地，對于本領域的技術(shù)人員來說，在不脫離由以下權(quán)利要求書所限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化和修改。
權(quán)利要求
1.一種時鐘校正電路，包括延遲鎖定環(huán)(DLL)，被配置為將外部時鐘信號延遲并生成內(nèi)部時鐘信號；第一占空比校正(DCC)單元，被配置為響應于第一占空比代碼校正所述外部時鐘信號 的占空比；第二占空比校正單元，被配置為響應于第二占空比代碼校正所述內(nèi)部時鐘信號的占空 比；以及占空比代碼生成單元，被配置為從所述第一和第二占空比校正單元的輸出中選擇輸出 并通過檢測所選擇的輸出的占空比比率來生成所述第一和第二占空比代碼。
2.根據(jù)權(quán)利要求1所述的時鐘校正電路，其中所述占空比代碼生成單元被配置為在所 述延遲鎖定環(huán)處于鎖定狀態(tài)之前，基于所述第一占空比校正單元的輸出生成所述第一占空 比代碼，并在所述延遲鎖定環(huán)處于所述鎖定狀態(tài)之后，基于所述第二占空比校正單元的輸 出生成所述第二占空比代碼。
3.根據(jù)權(quán)利要求1所述的時鐘校正電路，其中所述占空比代碼生成單元包括輸入選擇單元，被配置為選擇從所述第一和第二占空比校正單元的輸出中所選擇的一個；分相器單元，被配置為基于所選擇的輸出來生成上升時鐘信號和下降時鐘信號；占空比比率檢測單元，被配置為比較所述上升時鐘信號和所述下降時鐘信號并生成占 空比代碼；以及輸出選擇單元，被配置為輸出所述占空比代碼作為所述第一占空比代碼和所述第二占 空比代碼中的一個 。
4.根據(jù)權(quán)利要求1所述的時鐘校正電路，其中所述第一和所述第二占空比校正單元被 配置為通過分別調(diào)整所述外部時鐘信號和所述內(nèi)部時鐘信號的轉(zhuǎn)換速率來執(zhí)行占空比校 正操作。
5.根據(jù)權(quán)利要求4所述的時鐘校正電路，其中所述第一占空比校正單元包括被配置為 接收所述外部時鐘信號的反相器和被配置為響應于所述第一占空比代碼控制所述反相器 的驅(qū)動功率的多個晶體管。
6.根據(jù)權(quán)利要求4所述的時鐘校正電路，其中所述第二占空比校正單元包括被配置為 接收所述內(nèi)部時鐘信號的反相器和被配置為響應于所述第二占空比代碼控制所述反相器 的驅(qū)動功率的多個晶體管。
7.根據(jù)權(quán)利要求1所述的時鐘校正電路，其中所述延遲鎖定環(huán)包括相位比較單元，被配置為比較所述第一占空比校正單元的輸出信號和反饋時鐘信號；延遲控制單元，被配置為響應于所述相位比較單元的輸出來控制第一延遲量；可變延遲單元，被配置為將所述外部時鐘信號延遲所述第一延遲量并輸出所述內(nèi)部時 鐘信號；副本延遲單元，被配置為將所述內(nèi)部時鐘信號延遲第二延遲量并輸出所述反饋時鐘信 號；以及鎖定檢測單元，被配置為響應于所述相位比較單元的輸出生成指示所述延遲鎖定環(huán)的 鎖定狀態(tài)的鎖定信號。
8.根據(jù)權(quán)利要求7所述的時鐘校正電路，其中所述占空比代碼生成單元被配置為響應于所述鎖定信號選擇性地接收所述第一和第二占空比校正單元的輸出并選擇性地輸出所 述第一和第二占空比代碼。
9.一種時鐘校正電路，包括第一占空比校正(DCC)單元，被配置為校正第一時鐘信號的占空比； 第二占空比校正單元，被配置為校正第二時鐘信號的占空比；以及 占空比代碼生成單元，被配置為從所述第一和第二占空比校正單元的輸出中選擇輸出 并通過檢測所選擇的輸出的占空比比率來生成所述第一和第二占空比代碼，其中所述第一和第二占空比校正單元被配置為分別響應于所述第一和第二占空比代 碼來執(zhí)行占空比校正操作。
10.根據(jù)權(quán)利要求9所述的時鐘校正電路，其中所述占空比代碼生成單元包括輸入選擇單元，被配置為選擇從所述第一和第二占空比校正單元的輸出中所選擇的一個；分相器單元，被配置為基于所選擇的輸出來生成上升時鐘信號和下降時鐘信號； 占空比比率檢測單元，被配置為比較所述上升時鐘信號和所述下降時鐘信號并生成占 空比代碼；以及輸出選擇單元，被配置為輸出所述占空比代碼作為所述第一占空比代碼或所述第二占 空比代碼中的一個。
11.根據(jù)權(quán)利要求9所述的時鐘校正電路，其中所述第一和所述第二占空比校正單元 被配置為通過分別調(diào)整所述第一和第二時鐘信號的轉(zhuǎn)換速率來執(zhí)行所述占空比校正操作。
12.一種用于校正外部時鐘的占空比的時鐘校正方法，包括 接收所述外部時鐘；檢測所述外部時鐘的占空比比率；響應于檢測到的所述外部時鐘的占空比比率來校正所述外部時鐘的占空比并輸出校 正的外部時鐘；通過將校正的外部時鐘延遲來生成內(nèi)部時鐘；在所述外部時鐘處于鎖定狀態(tài)之后檢測所述內(nèi)部時鐘的占空比比率；以及 響應于檢測到的所述內(nèi)部時鐘的占空比比率來校正所述內(nèi)部時鐘的占空比并輸出校 正的內(nèi)部時鐘，其中所述外部時鐘信號和所述內(nèi)部時鐘信號的占空比比率的檢測由共同用于檢測兩 個占空比比率的同一電路來執(zhí)行。
全文摘要
本發(fā)明涉及用于校正時鐘信號的占空比的裝置和方法，其中一種時鐘校正電路，包括延遲鎖定環(huán)(DLL)，被配置為將外部時鐘信號延遲并生成內(nèi)部時鐘信號，第一占空比校正(DCC)單元，被配置為響應于第一占空比代碼校正外部時鐘信號的占空比，第二DCC單元，被配置為響應于第二占空比代碼校正內(nèi)部時鐘信號的占空比，以及占空比代碼生成單元，被配置為從第一和第二DCC單元的輸出中選擇輸出并通過檢測所選擇的輸出的占空比比率來生成第一和第二占空比代碼。
文檔編號H03K3/017GK102055436SQ20091026208
公開日2011年5月11日 申請日期2009年12月23日 優(yōu)先權(quán)日2009年10月30日
發(fā)明者沈錫輔 申請人:海力士半導體有限公司