專(zhuān)利名稱(chēng)：上電復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及當(dāng)電源電壓達(dá)到規(guī)定電壓時(shí)輸出復(fù)位信號(hào)的上電復(fù)位(power on reset)電路。
背景技術(shù)：
對(duì)現(xiàn)有的上電復(fù)位電路進(jìn)行說(shuō)明。圖4是示出現(xiàn)有的上電復(fù)位電路的圖。
在電源電壓VDD從0V升高的情況下，起初，內(nèi)部節(jié)點(diǎn)N1、N2的電壓也為0V。當(dāng)電 源電壓VDD高于反相器47的閾值電壓時(shí)，輸出電壓V0UT為高電平(high)，上電復(fù)位電路輸 出復(fù)位信號(hào)。并且，當(dāng)電源電壓VDD高于PMOS晶體管41的閾值電壓的絕對(duì)值時(shí)，PMOS晶 體管的41導(dǎo)通，內(nèi)部節(jié)點(diǎn)N1的電壓為電源電壓VDD。 然后，當(dāng)電源電壓VDD進(jìn)一步升高時(shí)，內(nèi)部節(jié)點(diǎn)N1的電壓也升高，但是，內(nèi)部節(jié)點(diǎn) Nl的電壓被鉗位在PMOS晶體管42、43的閾值電壓的絕對(duì)值的合計(jì)電壓(例如2Vtp)。然 后，當(dāng)電源電壓VDD高于PMOS晶體管44的閾值電壓(例如Vtp)與該合計(jì)電壓(例如2Vtp) 的合計(jì)電壓(例如3Vtp)時(shí)，PMOS晶體管的44導(dǎo)通，內(nèi)部節(jié)點(diǎn)N2的電壓為電源電壓VDD。 反相器47的輸出電壓VOUT變?yōu)榈碗娖?low)，上電復(fù)位電路停止輸出復(fù)位信號(hào)。
然后，電源電壓VDD降低，當(dāng)電源電壓VDD低于從內(nèi)部節(jié)點(diǎn)N2的電壓減去PMOS晶 體管45的閾值電壓的絕對(duì)值后的電壓時(shí)，PMOS晶體管45導(dǎo)通。于是，內(nèi)部節(jié)點(diǎn)N2的電壓 變?yōu)樵陔娫措妷篤DD上加上PMOS晶體管45的閾值電壓的絕對(duì)值后的電壓。由此，當(dāng)電源 電壓VDD變?yōu)?V時(shí)，內(nèi)部節(jié)點(diǎn)N2的電壓變?yōu)镻MOS晶體管45的閾值電壓的絕對(duì)值。
在該狀態(tài)下，在電源電壓VDD再次升高的情況下，當(dāng)電源電壓VDD高于PMOS晶體 管45與反相器47的閾值電壓的絕對(duì)值的合計(jì)電壓時(shí)，上電復(fù)位電路輸出復(fù)位信號(hào)(例如 參照專(zhuān)利文獻(xiàn)1)。專(zhuān)利文獻(xiàn)1日本特開(kāi)平11-068539號(hào)公報(bào) 但是，在現(xiàn)有技術(shù)中，在輸出復(fù)位信號(hào)后，在電源電壓VDD低于PMOS晶體管42、44 的閾值電壓的絕對(duì)值的合計(jì)電壓的期間，繼續(xù)輸出復(fù)位信號(hào)。因此，該上電復(fù)位電路無(wú)法應(yīng) 用于在低于該合計(jì)電壓的電源電壓下進(jìn)行工作的半導(dǎo)體裝置。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題而完成的，提供適用于在低電源電壓下進(jìn)行動(dòng)作的半導(dǎo)體 裝置的上電復(fù)位電路。 本發(fā)明為了解決上述課題，提供一種上電復(fù)位電路，其在電源電壓達(dá)到第一規(guī)定 電壓時(shí)輸出復(fù)位信號(hào)，該上電復(fù)位電路的特征在于，具有第一輸出電路，其具有第一PMOS 晶體管和第一電流源，且具有第一輸出電路反轉(zhuǎn)閾值電壓，對(duì)第一控制電路進(jìn)行控制；第二 輸出電路，其具有第二 PMOS晶體管和第二電流源，且具有作為比所述第一輸出電路反轉(zhuǎn)閾 值電壓低的第二輸出電路反轉(zhuǎn)閾值電壓的所述第一規(guī)定電壓，第二輸出電路以如下方式進(jìn) 行工作當(dāng)所述電源電壓高于所述第一規(guī)定電壓時(shí)，輸出所述復(fù)位信號(hào)；第一源極跟隨電路，其被施加比所述第二輸出電路反轉(zhuǎn)閾值電壓低的基準(zhǔn)電壓，向所述第一控制電路的輸 入端子輸出基于所述基準(zhǔn)電壓的電壓；第二源極跟隨電路，其被施加所述基準(zhǔn)電壓，向所述 第一 PM0S晶體管和所述第二 PMOS晶體管的柵極輸出基于所述基準(zhǔn)電壓的電壓；所述第一 控制電路，其具有第一電容，且以如下方式進(jìn)行工作當(dāng)所述電源電壓高于所述第一輸出電 路反轉(zhuǎn)閾值電壓時(shí)，開(kāi)始對(duì)所述第一電容進(jìn)行充電，在經(jīng)過(guò)規(guī)定時(shí)間后，不輸出所述復(fù)位信 號(hào)；以及第二控制電路，其具有第二電容，當(dāng)所述電源電壓低于第二規(guī)定電壓時(shí)，該第二控 制電路將所述第二電容與所述第一PMOS晶體管和所述第二PMOS晶體管的柵極連接起來(lái)。
在本發(fā)明中，當(dāng)電源電壓高于基準(zhǔn)電壓與第二輸出電路反轉(zhuǎn)閾值電壓的合計(jì)電壓 時(shí)，輸出復(fù)位信號(hào)。并且，由于基準(zhǔn)電壓低于第二輸出電路反轉(zhuǎn)閾值電壓，因此，即使半導(dǎo)體 裝置的電源電壓低于第二輸出電路反轉(zhuǎn)閾值電壓的2倍，但只要高于合計(jì)電壓，即可準(zhǔn)確 地輸出復(fù)位信號(hào)。 并且，在輸出復(fù)位信號(hào)后，當(dāng)電源電壓高于第一輸出電路反轉(zhuǎn)閾值電壓時(shí)，第一控 制電路以不輸出復(fù)位信號(hào)的方式進(jìn)行工作。通過(guò)適當(dāng)?shù)剡M(jìn)行電路設(shè)計(jì)降低該第一輸出電路 反轉(zhuǎn)閾值電壓，由此能夠在比現(xiàn)有技術(shù)更低的電源電壓下工作。


圖1是示出上電復(fù)位電路的圖。
圖2是示出電源電壓和輸出電壓的時(shí)序圖。
圖3是示出電源電壓和輸出電壓的時(shí)序圖。
圖4是示出現(xiàn)有的上電復(fù)位電路的圖。
標(biāo)號(hào)說(shuō)明 11 12 :NM0S晶體管(Vtni) ;13 16 :PM0S晶體管；21 22 :電容；23 :耗盡型 NM0S晶體管(D型NM0S晶體管)；31 33 :電流源；34 35 :NM0S晶體管(Vtn) ;N3 N6 :
內(nèi)部節(jié)點(diǎn)；51 :第一輸出電路；52 :第二輸出電路；53 :第一控制電路；54 :第二控制電路。
具體實(shí)施例方式
下面，參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施方式。 首先，說(shuō)明上電復(fù)位電路的結(jié)構(gòu)。圖l是示出上電復(fù)位電路的圖。
上電復(fù)位電路具有:NM0S晶體管11、12 ;PM0S晶體管13、14、15、16 ;電容21、22 ;耗 盡型NM0S晶體管23 ;電流源31、32、33 ;以及NMOS晶體管34、35。并且，上電復(fù)位電路具有 內(nèi)部節(jié)點(diǎn)N3、N4、N5、N6。 這里，PMOS晶體管14和電流源32是利用電流源32的反相器，構(gòu)成第一輸出電路 51。 PMOS晶體管15和電流源33是利用電流源33的反相器，構(gòu)成第二輸出電路52。 NMOS 晶體管ll構(gòu)成第一源極跟隨電路。NM0S晶體管12構(gòu)成第二源極跟隨電路。NMOS晶體管 34、電容21、電流源31和PMOS晶體管13構(gòu)成第一控制電路53。 D型NMOS晶體管23和電 容22構(gòu)成第二控制電路54。 NM0S晶體管11的柵極與基準(zhǔn)電壓端子連接，源極與內(nèi)部節(jié)點(diǎn)N3連接，漏極與電源 端子連接。NMOS晶體管12的柵極與基準(zhǔn)電壓端子連接，源極與內(nèi)部節(jié)點(diǎn)N4連接，漏極與電 源端子連接。PMOS晶體管13的柵極與內(nèi)部節(jié)點(diǎn)N3連接，源極與電源端子連接，漏極與內(nèi)部
5節(jié)點(diǎn)N4連接。PM0S晶體管14的柵極與內(nèi)部節(jié)點(diǎn)N4連接，源極與電源端子連接，漏極與內(nèi) 部節(jié)點(diǎn)N5連接。PM0S晶體管15的柵極與內(nèi)部節(jié)點(diǎn)N4連接，源極與電源端子連接，漏極與 內(nèi)部節(jié)點(diǎn)N6連接。PM0S晶體管16的柵極與內(nèi)部節(jié)點(diǎn)N6連接，源極與電源端子連接，漏極 與輸出端子連接。 電容21設(shè)置在電源端子與內(nèi)部節(jié)點(diǎn)N3之間。電容22設(shè)置在D型NM0S晶體管23 的源極與接地端子之間。D型NM0S晶體管23的柵極與接地端子連接，漏極與內(nèi)部節(jié)點(diǎn)N4 連接。電流源31設(shè)置在內(nèi)部節(jié)點(diǎn)N3與NM0S晶體管34的漏極之間。電流源32設(shè)置在內(nèi) 部節(jié)點(diǎn)N5與接地端子之間。電流源33設(shè)置在內(nèi)部節(jié)點(diǎn)N6與接地端子之間。NMOS晶體管 34的柵極與內(nèi)部節(jié)點(diǎn)N5連接，源極與接地端子連接。NMOS晶體管35的柵極與內(nèi)部節(jié)點(diǎn)N6 連接，源極與接地端子連接，漏極與輸出端子連接。 NMOS晶體管34、35具有閾值電壓Vtn，NMOS晶體管11、12具有比Vtn低的閾值電 壓Vtni。 PMOS晶體管13、14、15、16具有閾值電壓Vtp。 D型NMOS晶體管23具有閾值電壓 Vtnd。 第一輸出電路51具有第一輸出電路反轉(zhuǎn)閾值電壓Vz 1 ，對(duì)第一控制電路53進(jìn)行控 制。第二輸出電路52具有比第一輸出電路反轉(zhuǎn)閾值電壓Vzl低的第二輸出電路反轉(zhuǎn)閾值電 壓Vz2，進(jìn)行如下動(dòng)作當(dāng)電源電壓VDD高于第二輸出電路反轉(zhuǎn)閾值電壓Vz2時(shí)，輸出復(fù)位 信號(hào)。第一源極跟隨電路被施加了比第二輸出電路反轉(zhuǎn)閾值電壓Vz2低的基準(zhǔn)電壓VREF， 且作為源極跟隨電路工作時(shí)，向第一控制電路53的輸入端子輸出電壓(VREF-Vtni)。第二 源極跟隨電路被施加了基準(zhǔn)電壓VREF，且作為源極跟隨電路工作時(shí)，向PMOS晶體管14、15 的柵極輸出電壓(VREF-Vtni)。第一控制電路53以如下方式動(dòng)作當(dāng)電源電壓VDD高于第 一輸出電路反轉(zhuǎn)閾值電壓Vzl時(shí)，開(kāi)始對(duì)電容21充電，在經(jīng)過(guò)規(guī)定時(shí)間后，不輸出復(fù)位信 號(hào)。當(dāng)電源電壓VDD低于電壓-Vtnd時(shí)，第二控制電路54使得電容22與PMOS晶體管14、 15的柵極相連。 第一輸出電路反轉(zhuǎn)閾值電壓Vzl由PMOS晶體管14和電流源32的驅(qū)動(dòng)能力以及
PMOS晶體管14的閾值電壓Vtp決定。并且，第二輸出電路反轉(zhuǎn)閾值電壓Vz2由PMOS晶體
管15和電流源33的驅(qū)動(dòng)能力以及PMOS晶體管15的閾值電壓Vtp決定。 接著，說(shuō)明電源電壓VDD逐漸升高時(shí)上電復(fù)位電路的動(dòng)作。圖2是示出電源電壓
和輸出電壓的時(shí)序圖。 在t0《t < tl的期間，由于NM0S晶體管12作為源極跟隨電路工作，而且在基準(zhǔn) 電壓端子上施加了基準(zhǔn)電壓VREF，所以，內(nèi)部節(jié)點(diǎn)N4的電壓為電壓(VREF-Vtni)。這里， 雖然電源電壓VDD逐漸升高，但由于低于第一輸出電路、第二輸出電路的反轉(zhuǎn)閾值電壓，所 以，PM0S晶體管14、15截止，內(nèi)部節(jié)點(diǎn)N6的電壓為低電平。由此，輸出電壓VOUT欲向高電 平變化，跟隨電源電壓VDD逐漸升高。S卩，上電復(fù)位電路不輸出復(fù)位信號(hào)。并且，由于NM0S 晶體管34也截止，所以，由于電容21的耦合電壓的作用，內(nèi)部節(jié)點(diǎn)N3跟隨電源電壓VDD逐 漸升高。 當(dāng)在t = tl處電源電壓VDD高于第二輸出電路反轉(zhuǎn)閾值電壓Vz2時(shí)，PM0S晶體 管15導(dǎo)通，內(nèi)部節(jié)點(diǎn)N6的電壓變?yōu)楦唠娖?。由此，輸出電壓VOUT變?yōu)榈碗娖剑想姀?fù)位電 路輸出復(fù)位信號(hào)。 當(dāng)在tl < t < t2的期間，電源電壓VDD進(jìn)一步升高而達(dá)到第一輸出電路反轉(zhuǎn)閾值電壓Vzl時(shí)(時(shí)間t到達(dá)時(shí)間Tla時(shí))，不僅PMOS晶體管15導(dǎo)通，PMOS晶體管14也導(dǎo) 通。于是，內(nèi)部節(jié)點(diǎn)N5的電壓變?yōu)楦唠娖?，NMOS晶體管34導(dǎo)通。然后，畫(huà)OS晶體管作為源 極跟隨電路工作，電容21被充電，內(nèi)部節(jié)點(diǎn)N3的電壓降低。此時(shí)(復(fù)位期間)，輸出電壓 VOUT保持低電平，上電復(fù)位電路依然輸出復(fù)位信號(hào)。 當(dāng)在t = t2處內(nèi)部節(jié)點(diǎn)N3的電壓低于從電源電壓VDD減去PMOS晶體管13的閾 值電壓的絕對(duì)值|Vtp|后的電壓時(shí)，PMOS晶體管13導(dǎo)通，內(nèi)部節(jié)點(diǎn)N4變?yōu)殡娫措妷篤DD。 于是，PMOS晶體管14、15截止，內(nèi)部節(jié)點(diǎn)N5、N6為低電平。由此，輸出電壓VOUT變?yōu)楦唠?平，上電復(fù)位電路不輸出復(fù)位信號(hào)，結(jié)束復(fù)位動(dòng)作。并且，NM0S晶體管34截止，電容21結(jié) 束充電而保持其容量。由此，內(nèi)部節(jié)點(diǎn)N3的電壓被保持在電壓(VDD-Vtp)以下，PMOS晶體 管13繼續(xù)導(dǎo)通。并且，如后所述，D型NMOS晶體管23也截止，NMOS晶體管12不作為源極 跟隨電路工作，內(nèi)部節(jié)點(diǎn)N4的電位不降低。由此，不輸出復(fù)位信號(hào)。其結(jié)果，在上電復(fù)位電 路的除輸出級(jí)的PMOS晶體管16以外的MOS晶體管中，沒(méi)有漏電流以外的電流流過(guò)。
在t > t2的期間，輸出電壓VOUT跟隨電源電壓VDD逐漸升高。S卩，上電復(fù)位電路 不輸出復(fù)位信號(hào)。 這里，設(shè)電源電壓VDD低而內(nèi)部節(jié)點(diǎn)N4的電壓高于電源電壓VDD。此時(shí)，NMOS晶 體管12將源極作為電源端子、漏極作為內(nèi)部節(jié)點(diǎn)N4而工作。當(dāng)從基準(zhǔn)電壓VREF減去電源 電壓VDD后的電壓高于NMOS晶體管12的閾值電壓Vtni時(shí)，NMOS晶體管12導(dǎo)通，內(nèi)部節(jié) 點(diǎn)N4的電壓為電源電壓VDD。例如，設(shè)基準(zhǔn)電壓VREF為0. 4V、電源電壓VDD為0. 2V、內(nèi)部 節(jié)點(diǎn)N4的電壓為1. 0V、閾值電壓Vtni為0. 2V，則NMOS晶體管12導(dǎo)通，內(nèi)部節(jié)點(diǎn)N4的電 壓為0. 2V。由此，內(nèi)部節(jié)點(diǎn)N4的電壓不高于電源電壓VDD，所以，即使在再次接通電源時(shí)， 上電復(fù)位電路也能夠正常地工作。 接著，說(shuō)明電源電壓VDD急劇升高時(shí)上電復(fù)位電路的動(dòng)作。圖3是示出電源電壓 和輸出電壓的時(shí)序圖。 當(dāng)在t = t0處電源電壓VDD急劇升高時(shí)，由于電容21的耦合，內(nèi)部節(jié)點(diǎn)N3的電 壓急劇升高，PMOS晶體管13截止。并且，由于D型NMOS晶體管23如上所述地導(dǎo)通，所以， 內(nèi)部節(jié)點(diǎn)N4的電壓由于電容22而向接地電壓VSS平滑地變化，PMOS晶體管14、15導(dǎo)通。 于是，內(nèi)部節(jié)點(diǎn)N5、N6的電壓為高電平。由此，輸出電壓VOUT變?yōu)榈碗娖?，上電?fù)位電路輸 出復(fù)位信號(hào)。并且，NM0S晶體管34導(dǎo)通，NM0S晶體管作為源極跟隨電路工作，開(kāi)始對(duì)電容 21進(jìn)行充電。 在t0 < t < tl的期間，由于對(duì)電容21進(jìn)行充電，因此內(nèi)部節(jié)點(diǎn)N3的電壓降低。 此時(shí)(復(fù)位期間)，輸出電壓V0UT保持低電平，上電復(fù)位電路依然輸出復(fù)位信號(hào)。
當(dāng)在t = tl處內(nèi)部節(jié)點(diǎn)N3的電壓低于從電源電壓VDD減去PM0S晶體管13的閾 值電壓的絕對(duì)值|Vtp|后的電壓時(shí)，PM0S晶體管13導(dǎo)通，內(nèi)部節(jié)點(diǎn)N4變?yōu)殡娫措妷篤DD。 于是，PM0S晶體管14、15截止，內(nèi)部節(jié)點(diǎn)N5、N6的電壓為低電平。由此，輸出電壓V0UT變?yōu)?高電平，達(dá)到電源電壓VDD。 S卩，上電復(fù)位電路不輸出復(fù)位信號(hào)，結(jié)束復(fù)位動(dòng)作。并且，NM0S 晶體管34截止，電容21結(jié)束充電而保持其容量。由此，內(nèi)部節(jié)點(diǎn)N3的電壓被保持在電壓 (VDD-Vtp)以下，PM0S晶體管13繼續(xù)導(dǎo)通。并且，如后所述，D型NM0S晶體管23也截止， NM0S晶體管12不作為源極跟隨電路工作，內(nèi)部節(jié)點(diǎn)N4的電位不降低。由此，不輸出復(fù)位信 號(hào)。其結(jié)果，在上電復(fù)位電路中的除輸出級(jí)的PMOS晶體管16以外的M0S晶體管中，沒(méi)有漏電流以外的電流流過(guò)。 在t〉tl的期間，輸出電壓VOUT為高電平，即電源電壓VDD。 SP，上電復(fù)位電路不 輸出復(fù)位信號(hào)。 在設(shè)D型NM0S晶體管23的閾值電壓為Vtnd的情況下，當(dāng)由于電源電壓VDD高于 規(guī)定電壓而使得內(nèi)部節(jié)點(diǎn)N4的電壓高于-Vtnd時(shí)，D型NM0S晶體管23作為源極跟隨電路 工作，D型NM0S晶體管23的源極電壓從接地電壓VSS變?yōu)?Vtnd， D型NM0S晶體管23的 柵極_源極間電壓變?yōu)殚撝惦妷?Vtnd)，所以，D型NM0S晶體管23截止，電容22未與內(nèi)部 節(jié)點(diǎn)N4連接。然后，當(dāng)電源電壓VDD急劇升高時(shí)，內(nèi)部節(jié)點(diǎn)N4的電壓不受電容22的作用 而不向接地電壓VSS平滑地變化，內(nèi)部節(jié)點(diǎn)N4的電壓跟隨電源電壓VDD，所以，PMOS晶體管 15不導(dǎo)通。于是，內(nèi)部節(jié)點(diǎn)N6的電壓變?yōu)榈碗娖剑敵鲭妷篤OUT變?yōu)楦唠娖?，不輸出?fù)位 信號(hào)。由此，在電源電壓VDD高于規(guī)定電壓且之后電源電壓VDD急劇升高的情況下，不輸出 復(fù)位信號(hào)。 此外，在電源電壓VDD低于規(guī)定電壓而使得內(nèi)部節(jié)點(diǎn)N4的電壓低于-Vtnd時(shí)，D型 NM0S晶體管23的柵極-源極間電壓高于閾值電壓(Vtnd) ，D型NM0S晶體管23導(dǎo)通，電容 22與內(nèi)部節(jié)點(diǎn)N4連接。然后，即使電源電壓VDD急劇升高，內(nèi)部節(jié)點(diǎn)N4的電壓也將由于電 容22而向接地電壓VSS平滑地變化，內(nèi)部節(jié)點(diǎn)N4的電壓不跟隨電源電壓VDD，所以，PM0S 晶體管15導(dǎo)通。于是，內(nèi)部節(jié)點(diǎn)N6的電壓變?yōu)楦唠娖?，輸出電壓V0UT變?yōu)榈碗娖剑敵鰪?fù) 位信號(hào)。由此，在電源電壓VDD低于規(guī)定電壓且之后電源電壓VDD急劇升高的情況下，輸出 復(fù)位信號(hào)。 這樣，能夠根據(jù)PMOS晶體管15和恒壓電路31的參數(shù)以及比PMOS晶體管15的閾 值電壓Vtp的絕對(duì)值|Vtp|低的基準(zhǔn)電壓VREF來(lái)決定第二輸出電路反轉(zhuǎn)閾值電壓Vz2，能 夠容易地使其低于電壓2Vtp。由此，半導(dǎo)體裝置的電源電壓即使低于電壓2Vtp，但只要高 于第二輸出電路反轉(zhuǎn)閾值電壓Vz2，即可準(zhǔn)確地輸出復(fù)位信號(hào)。 并且，在輸出復(fù)位信號(hào)后，當(dāng)電源電壓VDD高于第一輸出電路反轉(zhuǎn)閾值電壓Vzl 時(shí)，第一控制電路51以不輸出復(fù)位信號(hào)的方式工作。通過(guò)適當(dāng)?shù)剡M(jìn)行電路設(shè)計(jì)降低該第一 輸出電路反轉(zhuǎn)閾值電壓Vzl，從而也可以降低電源電壓VDD。 并且，無(wú)論電源電壓VDD逐漸升高還是急劇升高，只要電源電壓VDD高于第二輸出 電路反轉(zhuǎn)閾值電壓Vz2，就輸出復(fù)位信號(hào)。 并且，當(dāng)復(fù)位動(dòng)作結(jié)束時(shí)，在上電復(fù)位電路的除輸出級(jí)的PMOS晶體管16以外的 MOS晶體管中，沒(méi)有漏電流以外的電流流過(guò)。由此，減小了上電復(fù)位電路的消耗電流。
權(quán)利要求
一種上電復(fù)位電路，其在電源電壓達(dá)到第一規(guī)定電壓時(shí)輸出復(fù)位信號(hào)，該上電復(fù)位電路的特征在于，具有第一輸出電路，其具有第一PMOS晶體管和第一電流源，且具有第一輸出電路反轉(zhuǎn)閾值電壓，對(duì)第一控制電路進(jìn)行控制；第二輸出電路，其具有第二PMOS晶體管和第二電流源，且具有作為比所述第一輸出電路反轉(zhuǎn)閾值電壓低的第二輸出電路反轉(zhuǎn)閾值電壓的所述第一規(guī)定電壓，該第二輸出電路以如下方式進(jìn)行工作當(dāng)所述電源電壓高于所述第一規(guī)定電壓時(shí)，輸出所述復(fù)位信號(hào)；第一源極跟隨電路，其被施加比所述第二輸出電路反轉(zhuǎn)閾值電壓低的基準(zhǔn)電壓，向所述第一控制電路的輸入端子輸出基于所述基準(zhǔn)電壓的電壓；第二源極跟隨電路，其被施加所述基準(zhǔn)電壓，向所述第一PMOS晶體管和所述第二PMOS晶體管的柵極輸出基于所述基準(zhǔn)電壓的電壓；所述第一控制電路，其具有第一電容，且以如下方式進(jìn)行工作當(dāng)所述電源電壓高于所述第一輸出電路反轉(zhuǎn)閾值電壓時(shí)，開(kāi)始對(duì)所述第一電容進(jìn)行充電，在經(jīng)過(guò)規(guī)定時(shí)間后，不輸出所述復(fù)位信號(hào)；以及第二控制電路，其具有第二電容，當(dāng)所述電源電壓低于第二規(guī)定電壓時(shí)，該第二控制電路將所述第二電容與所述第一PMOS晶體管和所述第二PMOS晶體管的柵極連接起來(lái)。
2. 根據(jù)權(quán)利要求l所述的上電復(fù)位電路，其特征在于，所述第一輸出電路是利用所述第一電流源的反相器。
3. 根據(jù)權(quán)利要求l所述的上電復(fù)位電路，其特征在于，所述第二輸出電路是利用所述第二電流源的反相器。
4. 根據(jù)權(quán)利要求l所述的上電復(fù)位電路，其特征在于，所述第一控制電路具有第一 NMOS晶體管，其柵極與所述第一輸出電路的輸出端子連接，源極與接地端子連接；所述第一電容和第三電流源，它們依次串聯(lián)設(shè)置在電源端子與所述第一NMOS晶體管的漏極之間；以及第三PMOS晶體管，其柵極與所述第一 電容和所述第三電流源的連接點(diǎn)連接，源極與電源端子連接，漏極與所述第一 PMOS晶體管和所述第二 PMOS晶體管的柵極連接。
5. 根據(jù)權(quán)利要求l所述的上電復(fù)位電路，其特征在于，所述第二控制電路具有耗盡型NMOS晶體管，其柵極與接地端子連接，漏極與所述第一 PMOS晶體管和所述第二PMOS晶體管的柵極連接；以及所述第二電容，其設(shè)置在所述耗盡型NMOS晶體管的源極與接地端子之間。
6. 根據(jù)權(quán)利要求l所述的上電復(fù)位電路，其特征在于，所述第一源極跟隨電路是第二 NMOS晶體管，其具有比所述第一NMOS晶體管的閾值電壓低的閾值電壓，且柵極與基準(zhǔn)電壓端子連接，源極與輸出端子連接，漏極與電源端子連接。
7. 根據(jù)權(quán)利要求l所述的上電復(fù)位電路，其特征在于，所述第二源極跟隨電路是第三NMOS晶體管，其具有比所述第一NMOS晶體管的閾值電壓低的閾值電壓，且柵極與基準(zhǔn)電壓端子連接，源極與輸出端子連接，漏極與電源端子連
全文摘要
本發(fā)明提供上電復(fù)位電路，其適用于在低電源電壓下工作的半導(dǎo)體裝置。在輸出復(fù)位信號(hào)后，當(dāng)電源電壓(VDD)高于第一輸出電路反轉(zhuǎn)閾值電壓(Vz)時(shí)，第一控制電路(51)以不輸出復(fù)位信號(hào)的方式工作。通過(guò)適當(dāng)?shù)瓦M(jìn)行電路設(shè)計(jì)降低該第一輸出電路反轉(zhuǎn)閾值電壓(Vz)，能夠在低電源電壓(VDD)下實(shí)現(xiàn)復(fù)位信號(hào)的輸出和停止。
文檔編號(hào)H03K17/22GK101795129SQ20101010855
公開(kāi)日2010年8月4日 申請(qǐng)日期2010年1月29日 優(yōu)先權(quán)日2009年1月29日
發(fā)明者宇都宮文靖, 渡邊考太郎 申請(qǐng)人:精工電子有限公司