一種全mos型比較器電路的制作方法
【專利摘要】本發(fā)明公開了一種全MOS型比較器電路。該全MOS型比較器電路包括第一PMOS管（P1）、第二PMOS管（P2）、第三PMOS管（P3）、第四PMOS管（P4）、第五PMOS管（P5）、第六PMOS管（P6）、第一NMOS管（N1）和第二NMOS管（N2）;所述第三PMOS管（P3）和第四PMOS管（P4）為參數(shù)相同的PMOS管，所述第五PMOS管（P5）和第六PMOS管（P6）為參數(shù)相同的PMOS管。本發(fā)明的有益效果是：全MOS結(jié)構(gòu)，MOS管的控制特性好，相應速度快，在集成電路中所占面積小，適合用于集成電路中設計該全MOS型比較器電路。
【專利說明】—種全MOS型比較器電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種全M0S型比較器電路。
【背景技術(shù)】
[0002]比較器是電子電路里面經(jīng)常用到的，現(xiàn)有技術(shù)的構(gòu)成比較器的電路一般是由雙極型晶體管、電阻和電容構(gòu)建而成的，由于雙極型晶體管自身的特性，其狀態(tài)轉(zhuǎn)換效果較差且速度較慢，其電阻是比較耗能的原件，電容作為有源元件也會影響到電路的速度。同時，雙極型晶體管、電阻和電容在集成電路里面所占的面積較大，不利于在集成電路中的應用。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的發(fā)明目的在于:針對上述存在的問題，提供一種全M0S管構(gòu)建的全M0S型比較器電路。
[0004]本發(fā)明采用的技術(shù)方案是這樣的:一種全M0S型比較器電路，該全M0S型比較器電路包括第一 PM0S管、第二 PM0S管、第三PM0S管、第四PM0S管、第五PM0S管、第六PM0S管、第一 NM0S管和第二 NM0S管。
[0005]所述各M0S管間的連接關(guān)系為:第一 PM0S管的源極連接電壓源，漏極連接第二PM0S管的源極和第三PM0S管的源極，柵極連接第二 PM0S管的漏極、第一 NM0S管的漏極和第二 NM0S管的柵極；第二 PM0S管的柵極與第一匪0S管的柵極和第一輸入端連接；第三PM0S管的柵極與第四PM0S管的柵極和第二輸入端連接，漏極與第四PM0S管的源極、第五PM0S管的柵極和第六PM0S管的柵極連接；第四PM0S管的漏極與第一 NM0S管的源極和第二 NM0S管的漏極連接；第五PM0S管的漏極與第六PM0S管的源極和輸出端連接；第六PM0S管的漏極接地；第二 NM0S管的源極接地。
[0006]上述的電路中。所述第三PM0S管和第四PM0S管為參數(shù)相同的PM0S管，所述第五PM0S管和第六PM0S管為參數(shù)相同的PM0S管。
[0007]綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是:全M0S結(jié)構(gòu)，M0S管的控制特性好，相應速度快，在集成電路中所占面積小，適合用于集成電路中設計該全M0S型比較器電路。
【專利附圖】

【附圖說明】
[0008]圖1是本發(fā)明全M0S型比較器電路的電路原理圖。
【具體實施方式】
[0009]下面結(jié)合附圖，對本發(fā)明作詳細的說明。
[0010]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。[0011]如圖1所示，是本發(fā)明全MOS型比較器電路的電路原理圖。
[0012]本發(fā)明的一種全M0S型比較器電路，該全M0S型比較器電路包括六只PM0S管和兩只NM0S管；其中所述六只PM0S管分別為:第一 PM0S管P1、第二 PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5和第六PM0S管P6，兩只NM0S管分別為:第一 NM0S管N1和第二 NM0S管N2 ;在本發(fā)明的電路中，所述第三PM0S管P3和第四PM0S管P4選用參數(shù)相同的PM0S管，所述第五PM0S管P5和第六PM0S管P6選用參數(shù)相同的PM0S管。
[0013]下面結(jié)合圖1對本發(fā)明上述的8個M0S管之間的連接關(guān)系做進一步的說明:所述第一 PM0S管P1的源極連接電壓源VDD，漏極連接第二 PM0S管P2的源極和第三PM0S管P3的源極，柵極連接第二 PM0S管P2的漏極、第一 NM0S管N1的漏極和第二 NM0S管N2的柵極；第二 PM0S管P2的柵極與第一 NM0S管N1的柵極和第一輸入端皿連接；第三PM0S管P3的柵極與第四PM0S管P4的柵極和第二輸入端連接，漏極與第四PM0S管P4的源極、第五PM0S管P5的柵極和第六PM0S管P6的柵極連接；第四PM0S管P4的漏極與第一 NM0S管N1的源極和第二 NM0S管N2的漏極連接；第五PM0S管P5的漏極與第六PM0S管P6的源極和輸出端OUT連接；第六PM0S管P6的漏極接地；第二 NM0S管N2的源極接地。
[0014]以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種全MOS型比較器電路，其特征在于，該全M0S型比較器電路包括第一 PM0S管(P1 )、第二 PM0S 管(P2)、第三 PM0S 管(P3)、第四 PM0S 管(P4)、第五 PM0S 管(P5)、第六 PM0S管(P6 )、第一 NM0S管(N1)和第二 NM0S管(N2 );所述第三PM0S管(P3 )和第四PM0S管(P4)為參數(shù)相同的PM0S管，所述第五PM0S管(P5)和第六PM0S管(P6)為參數(shù)相同的PM0S管；所述第一 PM0S管(P1)的源極連接電壓源(VDD)，漏極連接第二 PM0S管(P2)的源極和第三PM0S管(P3)的源極，柵極連接第二 PM0S管(P2)的漏極、第一 NM0S管(N1)的漏極和第二 NM0S管(N2)的柵極；第二 PM0S管(P2)的柵極與第一 NM0S管(N1)的柵極和第一輸入端(IN1)連接；第三PM0S管(P3)的柵極與第四PM0S管(P4)的柵極和第二輸入端連接，漏極與第四PM0S管(P4)的源極、第五PM0S管(P5)的柵極和第六PM0S管(P6)的柵極連接；第四PM0S管(P4)的漏極與第一 NM0S管(N1)的源極和第二 NM0S管(N2)的漏極連接；第五PM0S管(P5)的漏極與第六PM0S管(P6)的源極和輸出端(OUT)連接?’第六PM0S管(P6)的漏極接地；第二 NM0S管(N2)的源極接`地。
【文檔編號】H03K5/22GK103684366SQ201210340973
【公開日】2014年3月26日 申請日期:2012年9月16日 優(yōu)先權(quán)日:2012年9月16日
【發(fā)明者】王紀云, 桑園, 吳勇 申請人:鄭州單點科技軟件有限公司