位電平檢測(cè)電路以及方法
【專(zhuān)利摘要】一種位電平檢測(cè)電路以及方法。電路包括：跳變沿檢測(cè)電路、加減計(jì)數(shù)電路以及邏輯電路。工作原理是，當(dāng)所述脈沖信號(hào)由第一電平跳變?yōu)榈诙娖降牡谝惶冄氐絹?lái)時(shí)，加法計(jì)數(shù)器復(fù)位；當(dāng)?shù)谝惶冄氐絹?lái)時(shí)刻開(kāi)始，由零開(kāi)始對(duì)所述時(shí)鐘信號(hào)進(jìn)行加法計(jì)數(shù)，得到第一時(shí)鐘計(jì)數(shù)，當(dāng)脈沖信號(hào)第二跳變沿到來(lái)時(shí)刻開(kāi)始，在當(dāng)前所述第一時(shí)鐘計(jì)數(shù)基礎(chǔ)上對(duì)第一時(shí)鐘信號(hào)進(jìn)行減法計(jì)數(shù)，得到第二時(shí)鐘計(jì)數(shù)，向邏輯電路輸出所述第二時(shí)鐘計(jì)數(shù)信號(hào)；在所述第一跳變沿到來(lái)時(shí)刻，根據(jù)當(dāng)前輸入的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)。本技術(shù)方案適用于各時(shí)間范圍的脈沖信號(hào)的位電平檢測(cè)譯碼，且應(yīng)用該技術(shù)方案有利于簡(jiǎn)化電路，降低電路面積，降低電路成本。
【專(zhuān)利說(shuō)明】位電平檢測(cè)電路以及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子領(lǐng)域，特別涉及一種位電平檢測(cè)電路以及方法。
【背景技術(shù)】
[0002]由于單端接口沒(méi)有時(shí)鐘作為參考信號(hào)，其只能輸出脈沖信號(hào)。根據(jù)目前的單端接口協(xié)議，單端接口輸出額脈沖信號(hào)一般為先低電平后高電平，在現(xiàn)有技術(shù)中采用一個(gè)下降沿開(kāi)始到下一下降沿到來(lái)作為一周期脈沖信號(hào)。
[0003]當(dāng)前輸入信號(hào)為單端接口的脈沖信號(hào)時(shí)，由于該脈沖信號(hào)沒(méi)有相應(yīng)的時(shí)鐘作為參考信號(hào)，故如不對(duì)該脈沖信號(hào)進(jìn)行處理無(wú)法被內(nèi)部電路識(shí)別。
[0004]為此，在輸入脈沖信號(hào)時(shí)，需要采用引入一定頻率的時(shí)鐘信號(hào)，通過(guò)位電平檢測(cè)電路對(duì)脈沖信號(hào)進(jìn)行譯碼處理，將該脈沖信號(hào)轉(zhuǎn)化為邏輯高或邏輯低的邏輯電平信號(hào)。
[0005]圖1為現(xiàn)有技術(shù)提供的一種位電平檢測(cè)電路結(jié)構(gòu)示意圖。
[0006]參見(jiàn)圖1所示，其中從單端接口輸入一脈沖信號(hào)EN。第一計(jì)數(shù)器101的輸入端通過(guò)一反相器102與脈沖信號(hào)EN的輸入端連接，在脈沖信號(hào)EN為低電平即EN = O時(shí)，第一計(jì)數(shù)器101工作，第一計(jì)數(shù)器101利用時(shí)鐘信號(hào)CLK對(duì)脈沖信號(hào)EN的低電平計(jì)時(shí)，向第一寄存器103的數(shù)據(jù)輸入端D(i)輸出計(jì)數(shù)，第一寄存器103存儲(chǔ)計(jì)數(shù)Qn+1 (i) = Dn(i)，即第一寄存器103存儲(chǔ)計(jì)數(shù)Qn+1(i)具體是:脈沖信號(hào)EN為低電平時(shí)，第一計(jì)數(shù)器101的計(jì)時(shí)值；
[0007]第二計(jì)數(shù)器104的輸入端與脈沖信號(hào)EN的輸入端連接，在脈沖信號(hào)EN為高電平，即EN = I時(shí)，第二計(jì)數(shù)器104工作，第二計(jì)數(shù)器104利用時(shí)鐘信號(hào)對(duì)脈沖信號(hào)EN的高電平計(jì)時(shí)，向第二寄存器105的數(shù)據(jù)輸入端D (i)輸出計(jì)數(shù)，第二寄存器105存儲(chǔ)計(jì)數(shù)Qn+1(i)具體是:當(dāng)脈沖信號(hào)EN為高電平時(shí)，第二計(jì)數(shù)器104的計(jì)時(shí)值；
[0008]由上可見(jiàn),通過(guò)第一計(jì)數(shù)器101、第一寄存器103可將脈沖信號(hào)EN的低電平信號(hào)轉(zhuǎn)換為計(jì)時(shí)數(shù)值A(chǔ)(i);通過(guò)第二計(jì)數(shù)器104、第二寄存器105可將脈沖信號(hào)EN的高電平信號(hào)轉(zhuǎn)換為計(jì)時(shí)數(shù)值B(i)。然后通過(guò)比較器106比較A(i)與B(i)的大小輸出一比較電平信號(hào)logicB。向D觸發(fā)器107輸出邏輯電平信號(hào)1gicB信號(hào)，D觸發(fā)器107在脈沖信號(hào)EN的下降沿到來(lái)時(shí)即將當(dāng)前的比較電平信號(hào)1gicB進(jìn)行翻轉(zhuǎn)，輸出可供電路識(shí)別的邏輯電平信號(hào)1gicOUT，且該邏輯電平信號(hào)1gicOUT對(duì)應(yīng)脈沖信號(hào)EN在上一周期的高低電平時(shí)長(zhǎng)比較結(jié)果，與脈沖信EN同步，實(shí)現(xiàn)了對(duì)脈沖信號(hào)的譯碼。
[0009]本發(fā)明人在進(jìn)行本發(fā)明的研究過(guò)程中發(fā)現(xiàn)，現(xiàn)有技術(shù)存在以下的缺陷:
[0010]理論上，當(dāng)A(i)>B(i)(即tlOT彡thigh)時(shí)，比較器106輸出的邏輯電平信號(hào)1gicB應(yīng)為高電平1gicB = 1，當(dāng)A(i)〈B(i)(即tlOT ( thigh)時(shí)，比較器輸出低電平的邏輯電平信號(hào)，S卩1gicB = O。其中tlOT、2thigh分別為脈沖中低電平高電平的時(shí)間。
[0011]但是，實(shí)際上，由于比較器106的器件固有精度限制，現(xiàn)有技術(shù)僅能當(dāng)tlOT彡2thigh時(shí)才能輸出高電平的邏輯電平信號(hào)logicB，即僅脈沖信號(hào)EN的低電平時(shí)長(zhǎng)大于或者小于兩倍的高電平時(shí)長(zhǎng)時(shí)，才能被檢測(cè)到，可見(jiàn)，現(xiàn)有技術(shù)的位電平檢測(cè)精度較差，故應(yīng)用該技術(shù)方案對(duì)脈沖信號(hào)的譯碼精度相應(yīng)較差。
[0012]另外，上述技術(shù)方案在方法僅適用于tlOT、thigh較小的情形，但是在tlOT、thigh較大(譬如達(dá)到如幾微秒到幾百微妙)，以及時(shí)鐘信號(hào)CLK的時(shí)鐘頻率較高(譬如采用大于IMHz的時(shí)鐘)時(shí)，由于tlOT、thigh越大，時(shí)鐘信號(hào)頻率越高，第一計(jì)數(shù)器、第二計(jì)數(shù)器、第一寄存器、第二寄存器的位數(shù)要求越大，否則容易發(fā)生計(jì)數(shù)溢出，故當(dāng)脈沖信號(hào)的tlOT、thigh較大，時(shí)鐘信號(hào)CLK的時(shí)鐘頻率較高時(shí)，需要非常大面積的第一計(jì)數(shù)器、第二計(jì)數(shù)器、第一寄存器、第二寄存器才能滿足計(jì)數(shù)需求，不利于系統(tǒng)的小型化設(shè)計(jì)，不利于降低器件成本。
【發(fā)明內(nèi)容】
[0013]本發(fā)明實(shí)施例目的在于:提供一種位電平檢測(cè)電路以及方法，本技術(shù)方案適用于各時(shí)間范圍的脈沖信號(hào)的位電平檢測(cè)譯碼，且應(yīng)用該技術(shù)方案有利于簡(jiǎn)化電路，降低電路面積，降低電路成本。
[0014]第一方面，本發(fā)明實(shí)施例提供的一種位電平檢測(cè)方法，包括:
[0015]接收脈沖信號(hào)；
[0016]當(dāng)所述脈沖信號(hào)由第一電平跳變?yōu)榈诙娖降牡谝惶冄氐絹?lái)時(shí)刻開(kāi)始，根據(jù)預(yù)定的時(shí)鐘信號(hào)，由零開(kāi)始對(duì)所述時(shí)鐘信號(hào)進(jìn)行加法計(jì)數(shù)，得到第一時(shí)鐘計(jì)數(shù)，
[0017]當(dāng)所述脈沖信號(hào)由所述第二電平跳變?yōu)樗龅谝浑娖降牡诙冄氐絹?lái)時(shí)刻開(kāi)始，根據(jù)所述時(shí)鐘信號(hào)，在當(dāng)前所述第一時(shí)鐘計(jì)數(shù)基礎(chǔ)上對(duì)所述時(shí)鐘信號(hào)進(jìn)行減法計(jì)數(shù)，得到第二時(shí)鐘計(jì)數(shù)，輸出所述第二時(shí)鐘計(jì)數(shù)信號(hào)，
[0018]在下一所述第一跳變沿到來(lái)時(shí)刻，根據(jù)當(dāng)前輸出的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)。
[0019]結(jié)合第一方面，在第一種實(shí)現(xiàn)方式下，所述第一電平為高電平，所述第二電平為低電平，所述第一跳變沿為下降沿。
[0020]結(jié)合第一方面，在第一種實(shí)現(xiàn)方式下，根據(jù)當(dāng)前輸出當(dāng)前的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)，包括:
[0021]當(dāng)所述第二時(shí)鐘計(jì)數(shù)信號(hào)不為零時(shí)，輸出低電平的所述邏輯電平信號(hào)，否則，輸出高電平的所述邏輯電平信號(hào)。
[0022]結(jié)合第一方面，在第一種實(shí)現(xiàn)方式下，根據(jù)當(dāng)前輸出當(dāng)前的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)，包括:
[0023]接收所述第二時(shí)鐘計(jì)數(shù)信號(hào)，對(duì)所述第二時(shí)鐘計(jì)數(shù)信號(hào)的各位進(jìn)行或運(yùn)算，輸出邏輯信號(hào)；
[0024]在下一所述第一跳變沿到來(lái)時(shí)刻，對(duì)當(dāng)前接收的所述邏輯信號(hào)取反輸出，即得所述邏輯電平信號(hào)。
[0025]結(jié)合第一方面，在第一種實(shí)現(xiàn)方式下，所述第一電平為低電平，所述第二電平為高電平，所述第一跳變沿為上升沿。
[0026]第二方面，本發(fā)明實(shí)施例提供的一種位電平檢測(cè)電路，其特征是，包括:
[0027]跳變沿檢測(cè)電路，用于監(jiān)測(cè)脈沖信號(hào)跳變沿，當(dāng)所述脈沖信號(hào)由第一電平跳變?yōu)榈诙娖降牡谝惶冄氐絹?lái)時(shí)，向加減計(jì)數(shù)電路的復(fù)位端輸出復(fù)位信號(hào)，以供所述加法計(jì)數(shù)器復(fù)位；
[0028]所述加減計(jì)數(shù)電路，用于當(dāng)所述第一跳變沿到來(lái)時(shí)刻開(kāi)始，根據(jù)預(yù)定的時(shí)鐘信號(hào)，由零開(kāi)始對(duì)所述時(shí)鐘信號(hào)進(jìn)行加法計(jì)數(shù)，得到第一時(shí)鐘計(jì)數(shù)，當(dāng)所述脈沖信號(hào)由所述第二電平跳變?yōu)樗龅谝浑娖降牡诙冄氐絹?lái)時(shí)刻開(kāi)始，根據(jù)所述時(shí)鐘信號(hào)，在當(dāng)前所述第一時(shí)鐘計(jì)數(shù)基礎(chǔ)上對(duì)所述第一時(shí)鐘信號(hào)進(jìn)行減法計(jì)數(shù)，得到第二時(shí)鐘計(jì)數(shù)，向邏輯電路輸出所述第二時(shí)鐘計(jì)數(shù)信號(hào)；
[0029]所述邏輯電路，用于在所述第一跳變沿到來(lái)時(shí)刻，根據(jù)當(dāng)前輸入的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)。
[0030]結(jié)合第二方面，在第一種實(shí)現(xiàn)方式下，所述第一電平為高電平，所述第二電平為低電平，所述第一跳變沿為下降沿。
[0031]結(jié)合第二方面，在第一種實(shí)現(xiàn)方式下，所述邏輯電路包括:
[0032]或門(mén)電路，用于對(duì)所述第二時(shí)鐘計(jì)數(shù)信號(hào)進(jìn)行或運(yùn)算，向第一觸發(fā)器輸出邏輯信號(hào);
[0033]所述第一觸發(fā)器，用于在所述第一跳變沿到來(lái)時(shí)刻，對(duì)當(dāng)前接收的所述邏輯信號(hào)取反輸出，即得所述邏輯電平信號(hào)。
[0034]結(jié)合第二方面，在第一種實(shí)現(xiàn)方式下，所述加減計(jì)數(shù)電路包括:n個(gè)JK觸發(fā)器、(η-1)組連接電路，其中η為任一等于或者大于2的自然數(shù)，
[0035]各所述連接電路分別由第一與門(mén)電路、第二與門(mén)電路以及或門(mén)電路組成，
[0036]各所述JK觸發(fā)器的時(shí)鐘端與所述時(shí)鐘信號(hào)的輸入端連接，
[0037]所述第一 JK觸發(fā)器的J觸發(fā)端以及K觸發(fā)端共同與電源端連接，
[0038]任一第(i) JK觸發(fā)器的J觸發(fā)端以及K觸發(fā)端共同通過(guò)第(1-Ι)連接電路與第(I) JK觸發(fā)器......第(1-1) JK觸發(fā)器的輸出端連接，
[0039]第(1-Ι)連接電路中的第一與門(mén)電路的一輸入端通過(guò)一非門(mén)與所述脈沖信號(hào)的輸入端連接，其他輸入端分別與第(I) JK觸發(fā)器......第(1-1) JK觸發(fā)器的輸出端連接，
[0040]所述第(1-Ι)連接電路中的第二與門(mén)電路的一輸入端與所述脈沖信號(hào)的輸入端連接，其他輸入端分別與第(I) JK觸發(fā)器......第(1-1) JK觸發(fā)器的輸出端的反相輸出端連接，
[0041]所述第(1-Ι)連接電路中的第一與門(mén)電路、第二與門(mén)電路的輸出端分別與所述第(1-Ι)連接電路中的或門(mén)電路的輸入端連接，所述或門(mén)電路的輸出端與所述第i觸發(fā)器的J觸發(fā)端以及K觸發(fā)端共同連接，
[0042]所述i為任一大于2小于或者等于η的自然數(shù)；
[0043]各所述JK觸發(fā)器輸出端輸出的信號(hào)組成所述第二時(shí)鐘計(jì)數(shù)信號(hào)。
[0044]結(jié)合第二方面，在第一種實(shí)現(xiàn)方式下，所述第一電平為低電平，所述第二電平為高電平，所述第一跳變沿為上升沿。
[0045]由上可見(jiàn)，應(yīng)用本實(shí)施例技術(shù)方案，在本實(shí)施例中在脈沖信號(hào)EN為在由第一電平變?yōu)榈诙娖綍r(shí)的第一跳變沿到來(lái)時(shí)刻開(kāi)始，對(duì)第二電平時(shí)長(zhǎng)進(jìn)行加法計(jì)時(shí)，然后在脈沖信號(hào)EN變?yōu)榈谝浑娖綍r(shí)進(jìn)行減法計(jì)時(shí)，當(dāng)下一第一跳變沿到來(lái)時(shí)即本周期脈沖結(jié)束時(shí)刻對(duì)應(yīng)的時(shí)鐘計(jì)數(shù)B大于零，則可以確定脈沖信號(hào)EN中第二電平時(shí)長(zhǎng)大于第一電平時(shí)長(zhǎng)，故本實(shí)施例采用先加法計(jì)數(shù)后減法技術(shù)即可實(shí)現(xiàn)定脈沖信號(hào)EN中第二電平時(shí)長(zhǎng)與第一電平時(shí)長(zhǎng)的比較，而無(wú)需應(yīng)用比較器，采用本實(shí)施例技術(shù)方案能使實(shí)施電路的電路器件更少，有利于節(jié)省電路成本以及電路小型化設(shè)計(jì)。
[0046]并且，由于本實(shí)施例技術(shù)方案采用先加法計(jì)數(shù)再減法計(jì)數(shù)從而根據(jù)本周期脈沖結(jié)束時(shí)刻對(duì)應(yīng)的時(shí)鐘計(jì)數(shù)B確定該周期的第二電平時(shí)長(zhǎng)與第一電平時(shí)長(zhǎng)的相對(duì)大小，只要第二電平時(shí)長(zhǎng)與第一電平時(shí)長(zhǎng)的相對(duì)差值大于或者等于一時(shí)鐘信號(hào)的周期即可檢測(cè)出來(lái)?？梢?jiàn)，相對(duì)于現(xiàn)有技術(shù)，本實(shí)施例的位電平檢測(cè)精度更高，對(duì)脈沖信號(hào)EN的譯碼更加精確。
[0047]并且，相對(duì)于現(xiàn)有技術(shù)中分別進(jìn)行低電平時(shí)長(zhǎng)加法計(jì)數(shù)并且寄存其計(jì)數(shù)，高電平時(shí)長(zhǎng)加法計(jì)數(shù)并且寄存其計(jì)數(shù)，然后再將寄存的兩計(jì)數(shù)通過(guò)比較器比較的技術(shù)方案，本實(shí)施例技術(shù)方案采用先加法計(jì)數(shù)再減法計(jì)數(shù)即可確定該周期的低電平時(shí)長(zhǎng)與高電平時(shí)長(zhǎng)的相對(duì)大小，本實(shí)施例所需的電路面積大大減少，進(jìn)一步有利于電路小型化設(shè)計(jì)。并且，本實(shí)施例技術(shù)方案不僅適用于窄時(shí)間范圍的脈沖信號(hào)位電平檢測(cè)譯碼，也適用于寬時(shí)間范圍的脈沖信號(hào)位電平檢測(cè)譯碼。
【專(zhuān)利附圖】
【附圖說(shuō)明】
[0048]圖1為現(xiàn)有技術(shù)提供的一種位電平檢測(cè)電路結(jié)構(gòu)示意圖；
[0049]圖2為本發(fā)明實(shí)施例1提供的一種位電平檢測(cè)方法流程示意圖；
[0050]圖3為本發(fā)明實(shí)施例1提供的一種位電平檢測(cè)電路結(jié)構(gòu)示意圖；
[0051]圖4為本發(fā)明實(shí)施例2提供的一種兩位輸出的加減計(jì)數(shù)電路403的結(jié)構(gòu)示意圖；
[0052]圖5為圖4所示電路中脈沖信號(hào)EN、時(shí)鐘信號(hào)CLK、復(fù)位信號(hào)RST、以及輸出端輸出的第二時(shí)鐘計(jì)數(shù)信號(hào)的Q(O)、Q(I)的波形變化示意圖；
[0053]圖6為本發(fā)明實(shí)施例2提供的一種三位輸出的加減計(jì)數(shù)電路603的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0054]下面將結(jié)合附圖以及具體實(shí)施例來(lái)詳細(xì)說(shuō)明本發(fā)明，在此本發(fā)明的示意性實(shí)施例以及說(shuō)明用來(lái)解釋本發(fā)明，但并不作為對(duì)本發(fā)明的限定。
[0055]實(shí)施例1:
[0056]圖2為本實(shí)施例提供的一種為電平檢測(cè)方法流程示意圖。參見(jiàn)圖2所示，該方法主要包括以下步驟:
[0057]步驟201:接收脈沖信號(hào)。
[0058]將脈沖信號(hào)記為:脈沖信號(hào)EN。
[0059]在本實(shí)施例中，該脈沖信號(hào)可以為單端接口輸入的脈沖信號(hào)，但并不限于此。
[0060]步驟202:當(dāng)?shù)谝惶冄氐絹?lái)時(shí)，根據(jù)預(yù)定的時(shí)鐘信號(hào)，由零開(kāi)始對(duì)時(shí)鐘信號(hào)進(jìn)行加法計(jì)數(shù)，得到第一時(shí)鐘計(jì)數(shù)，當(dāng)?shù)诙冄氐絹?lái)時(shí)開(kāi)始，由當(dāng)前時(shí)鐘計(jì)數(shù)開(kāi)始對(duì)時(shí)鐘信號(hào)進(jìn)行減法計(jì)數(shù)，得到第二時(shí)鐘計(jì)數(shù)，輸出第二時(shí)鐘計(jì)數(shù)信號(hào)。
[0061]參見(jiàn)圖3所示，在本實(shí)施例中，跳變沿檢測(cè)電路301檢測(cè)脈沖信號(hào)EN的跳變沿，并且，當(dāng)脈沖信號(hào)EN由第一電平跳變?yōu)榈诙娖綍r(shí)(即第一跳變沿到來(lái)時(shí))，向本實(shí)施例的加減計(jì)數(shù)電路302的復(fù)位端“RST”輸出復(fù)位信號(hào)RST，加減計(jì)數(shù)電路302在收到復(fù)位信號(hào)RST后復(fù)位，將所有時(shí)鐘計(jì)數(shù)取值初始化為零。
[0062]需要說(shuō)明的是，本實(shí)施例的第一跳變沿可以但不限于為由高電平跳變?yōu)榈碗娖降南陆笛?。但同理也可以但不限于根?jù)當(dāng)前的協(xié)議設(shè)定第一跳變沿為由低電平跳變?yōu)楦唠娖降纳仙亍?br>
[0063]為了描述方便起見(jiàn)，本實(shí)施例以下降沿為示意，對(duì)本實(shí)施例的工作原理進(jìn)行分析說(shuō)明。
[0064]當(dāng)脈沖信號(hào)EN的下降沿到來(lái)時(shí)，加減計(jì)數(shù)電路302復(fù)位，將時(shí)鐘計(jì)數(shù)的值初始化為零，然后根據(jù)時(shí)鐘信號(hào)CLK，由零開(kāi)始對(duì)時(shí)鐘信號(hào)CLK進(jìn)行加法計(jì)數(shù)，使每經(jīng)過(guò)一時(shí)鐘信號(hào)CLK周期即令時(shí)鐘計(jì)數(shù)加1，將當(dāng)前累計(jì)加法計(jì)數(shù)得到的時(shí)鐘計(jì)數(shù)記為當(dāng)前的第一時(shí)鐘計(jì)數(shù)；
[0065]當(dāng)脈沖信號(hào)EN變?yōu)楦唠娖?即上升沿到來(lái))時(shí)，停止加法計(jì)數(shù)，設(shè)當(dāng)前加法計(jì)數(shù)停止時(shí)刻最終得到的第一時(shí)鐘計(jì)數(shù)為A，此時(shí)轉(zhuǎn)而根據(jù)時(shí)鐘信號(hào)CLK，在當(dāng)前第一時(shí)鐘計(jì)數(shù)A的基礎(chǔ)上對(duì)時(shí)鐘信號(hào)CLK進(jìn)行減法計(jì)數(shù)，使每過(guò)一時(shí)鐘信號(hào)CLK周期即令第一時(shí)鐘計(jì)數(shù)減1，得到第二時(shí)鐘計(jì)數(shù)，輸出第二時(shí)鐘計(jì)數(shù)信號(hào)，直到脈沖信號(hào)變?yōu)榈碗娖?即下一下降沿到來(lái))為止停止減法計(jì)數(shù)。
[0066]作為本實(shí)施例的示意，該第二時(shí)鐘計(jì)數(shù)信號(hào)可以但不限于為二進(jìn)制、八進(jìn)制、十六進(jìn)制或者其他進(jìn)制的邏輯電平信號(hào)。本實(shí)施例以二進(jìn)制為例進(jìn)行示意說(shuō)明:
[0067]設(shè)在減法計(jì)數(shù)停止時(shí)刻最終得到的第二時(shí)鐘計(jì)數(shù)為B，此時(shí)，輸出當(dāng)前第二時(shí)鐘計(jì)數(shù)B對(duì)應(yīng)的信號(hào)(即第二時(shí)鐘計(jì)數(shù)信號(hào))為:Q(1-1)-.Q(0)，i為自然數(shù)，其中Q(1-l)、Q(O)等各位的取值為“O”或者“I”。
[0068]由上可見(jiàn)，在本實(shí)施例中在脈沖信號(hào)EN為低電平時(shí)進(jìn)行加法計(jì)時(shí)，然后在脈沖信號(hào)EN為高電平時(shí)進(jìn)行減法計(jì)時(shí)，當(dāng)下一下降沿到來(lái)時(shí)即本周期脈沖結(jié)束時(shí)刻對(duì)應(yīng)的時(shí)鐘計(jì)數(shù)B大于零，則可以確定脈沖信號(hào)EN中低電平時(shí)長(zhǎng)大于高電平時(shí)長(zhǎng)，故本實(shí)施例采用先加法計(jì)數(shù)后減法技術(shù)即可實(shí)現(xiàn)定脈沖信號(hào)EN中低電平時(shí)長(zhǎng)與高電平時(shí)長(zhǎng)的比較，而無(wú)需應(yīng)用比較器，采用本實(shí)施例技術(shù)方案能使實(shí)施電路的電路器件更少，有利于節(jié)省電路成本以及電路小型化設(shè)計(jì)。
[0069]并且，由于本實(shí)施例技術(shù)方案采用先加法計(jì)數(shù)再減法計(jì)數(shù)從而根據(jù)本周期脈沖結(jié)束時(shí)刻對(duì)應(yīng)的時(shí)鐘計(jì)數(shù)B確定該周期的低電平時(shí)長(zhǎng)與高電平時(shí)長(zhǎng)的相對(duì)大小，只要低電平時(shí)長(zhǎng)與高電平時(shí)長(zhǎng)的相對(duì)差值大于或者等于一時(shí)鐘信號(hào)的周期即可檢測(cè)出來(lái)，可見(jiàn)，相對(duì)于現(xiàn)有技術(shù)，本實(shí)施例的位電平檢測(cè)精度更高。
[0070]并且，相對(duì)于現(xiàn)有技術(shù)中分別進(jìn)行低電平時(shí)長(zhǎng)加法計(jì)數(shù)并且寄存其計(jì)數(shù)，高電平時(shí)長(zhǎng)加法計(jì)數(shù)并且寄存其計(jì)數(shù)，然后再將寄存的兩計(jì)數(shù)通過(guò)比較器比較的技術(shù)方案。本實(shí)施例技術(shù)方案采用先加法計(jì)數(shù)再減法計(jì)數(shù)即可確定該周期的低電平時(shí)長(zhǎng)與高電平時(shí)長(zhǎng)的相對(duì)大小，本實(shí)施例所需的電路面積大大減少，進(jìn)一步有利于電路小型化設(shè)計(jì)。并且，本實(shí)施例技術(shù)方案不僅適用于窄時(shí)間范圍的脈沖信號(hào)位電平檢測(cè)譯碼，也適用于寬時(shí)間范圍的脈沖信號(hào)位電平檢測(cè)譯碼，
[0071]步驟203:在下一第一跳變沿到來(lái)時(shí)刻，根據(jù)當(dāng)前輸出的第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)。
[0072]由于脈沖信號(hào)EN的任一周期結(jié)束時(shí)刻對(duì)應(yīng)的第二時(shí)鐘計(jì)數(shù)B對(duì)應(yīng)的信號(hào)，即第二時(shí)鐘計(jì)數(shù)信號(hào)Q(1-1)-.Q(O)表征了該周期中低電平時(shí)長(zhǎng)與高電平時(shí)長(zhǎng)的相對(duì)大小，故可以參見(jiàn)圖3所示，采用邏輯電路303，在脈沖信號(hào)的任一周期結(jié)束時(shí)刻，根據(jù)加減計(jì)數(shù)電路302當(dāng)前輸出的第二時(shí)鐘計(jì)數(shù)信號(hào)，根據(jù)當(dāng)前設(shè)計(jì)的協(xié)議要求，輸出所需的邏輯電平信號(hào)。
[0073]該步驟可以但不限于按照現(xiàn)有技術(shù)實(shí)現(xiàn)。
[0074]作為本實(shí)施例的示意，當(dāng)當(dāng)前應(yīng)用的協(xié)議為單端接口協(xié)議，可以采用以下技術(shù)方案:
[0075]當(dāng)?shù)诙r(shí)鐘計(jì)數(shù)信號(hào)Q(1-Ι)….Q(O)不為零時(shí)，邏輯電路303輸出低電平的邏輯電平信號(hào)；否則，邏輯電路303輸出高電平的邏輯信號(hào)。
[0076]作為本實(shí)施的示意，參見(jiàn)圖3所示，本實(shí)施例可以但不限于采用或門(mén)電路3031、D觸發(fā)器3032實(shí)現(xiàn)本實(shí)施例的邏輯電路303。
[0077]參見(jiàn)圖3所示，或門(mén)電路3031接收二進(jìn)制信號(hào):Q(i_l)….Q(I) Q(O)，對(duì)第二時(shí)鐘信號(hào):Q(1-l)-.Q(0)進(jìn)行或運(yùn)算，只要當(dāng)前的二進(jìn)制信號(hào)不為零(即任一比特不為零，即上一脈沖周期的第一平時(shí)長(zhǎng)大于第二電平時(shí)長(zhǎng))，或門(mén)電路均向D觸發(fā)器3032的輸入端“D”輸出高電平的信號(hào)logicB，D觸發(fā)器3032的時(shí)鐘觸發(fā)端“CLK”通過(guò)一非門(mén)304與脈沖信號(hào)EN的輸入端連接，D觸發(fā)器3032在下降沿到來(lái)時(shí)刻，對(duì)或門(mén)電路3031輸入的電平信號(hào)1gicB翻轉(zhuǎn)后輸出，即得邏輯電平信號(hào)1gicOUT，從而使輸出的邏輯電平信號(hào)1gicOUT的頻率與當(dāng)前脈沖信號(hào)EN的頻率同步，且當(dāng)脈沖信號(hào)EN在上一周期的低電平時(shí)長(zhǎng)高于高電平時(shí)長(zhǎng)時(shí)，輸出低電位邏輯電平1gicOUT,當(dāng)脈沖信號(hào)EN在上一周期的低電平時(shí)長(zhǎng)低于高電平時(shí)長(zhǎng)時(shí)，輸出高電位邏輯電平logicOUT，實(shí)現(xiàn)了對(duì)脈沖信號(hào)EN的位電平檢測(cè)，實(shí)現(xiàn)脈沖信號(hào)的譯碼。
[0078]需要說(shuō)明的是，本實(shí)施例以第一電平為高電平，第二電平為低電平，第一跳變沿下降沿為例對(duì)本實(shí)施例的技術(shù)方案進(jìn)行示意性說(shuō)明，但實(shí)際并不限于此。其特別適用于目前單端接口協(xié)議規(guī)定:先低電平后高電平，采用一個(gè)下降沿開(kāi)始到下一下降沿到來(lái)作為一周期的脈沖信號(hào)的位電平檢測(cè)譯碼處理。但并不限于此，當(dāng)當(dāng)前脈沖信號(hào)為先高電平后低電平，采用一個(gè)上升沿開(kāi)始到下一上升沿到來(lái)作為一周期的脈沖信號(hào)時(shí)，可以在脈沖信號(hào)與本實(shí)施例位電平檢測(cè)電路之間連接一反相器同理可以按照先低電平后高電平的脈沖信號(hào)的處理方式處理，在此不作贅述。
[0079]當(dāng)?shù)谝浑娖綖榈碗娖?，第二電平為高電平，第一跳變沿位上升沿時(shí)的技術(shù)方案，也可以參照上述技術(shù)記載對(duì)脈沖信號(hào)進(jìn)行位電平檢測(cè)譯碼處理，在此不作贅述。
[0080]實(shí)施例2:
[0081]本實(shí)施例與實(shí)施例1的不同之處僅在于本實(shí)施例進(jìn)一步提供了一種如圖4所示的兩位輸出的加減計(jì)數(shù)電路402結(jié)構(gòu)示意圖。
[0082]同理于本實(shí)施例1，本實(shí)施例以第一電平為高電平，第二電平為低電平，第一跳變沿為下降沿為例對(duì)本實(shí)施例的技術(shù)方案進(jìn)行示意性說(shuō)明，但實(shí)際并不限于此。
[0083]以第一跳變沿為下降沿為例，圖5為圖4所示電路中脈沖信號(hào)EN、時(shí)鐘信號(hào)CLK、復(fù)位信號(hào)RST、以及輸出端輸出的第二時(shí)鐘計(jì)數(shù)信號(hào)的Q(0)、Q(I)的波形變化示意圖。表一為圖5所示波形變化圖中各時(shí)段第二時(shí)鐘計(jì)數(shù)信號(hào)的Q(O)、Q(I)的數(shù)值示意圖。
[0084]參見(jiàn)圖4所示，該加減計(jì)數(shù)電路403主要包括:第一 JK觸發(fā)器4011、第二 JK觸發(fā)器4012、由第一與門(mén)電路4021、第二與門(mén)電路4022、或門(mén)電路4023構(gòu)成的第一連接電路402。
[0085]其中，第一 JK觸發(fā)器4011的J觸發(fā)端“ J (O) ”以及K觸發(fā)端“K (O) ”共同與電源端VDD連接，時(shí)鐘端“CLK”輸入時(shí)鐘信號(hào)CLK，輸出端“Q(0) ”以及反相輸出端“_ ”通過(guò)第一連接電路402與第二 JK觸發(fā)器4012的J觸發(fā)端“W1) ”以及K觸發(fā)端“K⑴”連接，具體是:
[0086]第一 JK觸發(fā)器4011的輸出端“Q(0)”與第一與門(mén)電路4021的第一輸入端連接，
反相輸出端“0”與第二與門(mén)電路4022的第一輸入端連接,第一與門(mén)電路4021的第二輸入端通過(guò)一非門(mén)404與脈沖信號(hào)EN的輸入端連接,輸出端與或門(mén)電路4023的第一輸入端連接，第二與門(mén)電路4022的第二輸入端與脈沖信號(hào)EN的輸入端連接，輸出端與或門(mén)電路4023的第二輸入端連接，或門(mén)電路4023的輸出端與第二 JK觸發(fā)器4012的J觸發(fā)端“ J(I) ”以及K觸發(fā)端“K (I)”共同連接。第二 JK觸發(fā)器4012的時(shí)鐘端“CLK”輸入時(shí)鐘信號(hào)CLK。
[0087]在第一 JK觸發(fā)器4011、第二 JK觸發(fā)器4012的輸出端“Q⑴、Q(O) ”輸出兩位的第二時(shí)鐘計(jì)數(shù)信號(hào)。
[0088]參見(jiàn)圖4、5以及表一所示,本實(shí)施例加減計(jì)數(shù)電路403的工作原理如下:
[0089]當(dāng)脈沖信號(hào)EN的下降沿到來(lái)時(shí)，跳變沿檢測(cè)電路301輸出高電平的復(fù)位信號(hào)RST,本實(shí)施例加減計(jì)數(shù)電路403復(fù)位，初始化后工作，由于第一 JK觸發(fā)器4011的J觸發(fā)端“J(0)”和K觸發(fā)端“K(0)”共同與電源端VDD連接，J(O) =K(O) = 1，第一 JK觸發(fā)器4011一直處于計(jì)數(shù)狀態(tài):對(duì)時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)，直到下一下降沿到來(lái)即當(dāng)前脈沖信號(hào)EN當(dāng)前周期結(jié)束為止。
[0090]在圖5中,將脈沖信號(hào)EN的一脈沖周期劃分為第1-6時(shí)段,參見(jiàn)圖5所不,在圖5所示的第1-6時(shí)段中，第一 JK觸發(fā)器4011輸出的信號(hào)Q(O) —直在之間翻轉(zhuǎn)，具體波形如圖5所示，具體二進(jìn)制值如表一所示。
[0091]表一:
[0092]
【權(quán)利要求】
1.一種位電平檢測(cè)方法，其特征是，包括: 接收脈沖信號(hào)； 當(dāng)所述脈沖信號(hào)由第一電平跳變?yōu)榈诙娖降牡谝惶冄氐絹?lái)時(shí)刻開(kāi)始，根據(jù)預(yù)定的時(shí)鐘信號(hào)，由零開(kāi)始對(duì)所述時(shí)鐘信號(hào)進(jìn)行加法計(jì)數(shù)，得到第一時(shí)鐘計(jì)數(shù)， 當(dāng)所述脈沖信號(hào)由所述第二電平跳變?yōu)樗龅谝浑娖降牡诙冄氐絹?lái)時(shí)刻開(kāi)始，根據(jù)所述時(shí)鐘信號(hào)，在當(dāng)前所述第一時(shí)鐘計(jì)數(shù)基礎(chǔ)上對(duì)所述時(shí)鐘信號(hào)進(jìn)行減法計(jì)數(shù)，得到第二時(shí)鐘計(jì)數(shù)，輸出所述第二時(shí)鐘計(jì)數(shù)信號(hào)， 在下一所述第一跳變沿到來(lái)時(shí)刻，根據(jù)當(dāng)前輸出的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)。
2.根據(jù)權(quán)利要求1所述的位電平檢測(cè)方法，其特征是， 所述第一電平為高電平，所述第二電平為低電平，所述第一跳變沿為下降沿。
3.根據(jù)權(quán)利要求1所述的位電平檢測(cè)方法，其特征是， 根據(jù)當(dāng)前輸出當(dāng)前的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)，包括: 當(dāng)所述第二時(shí)鐘計(jì)數(shù)信號(hào)不為零時(shí)，輸出低電平的所述邏輯電平信號(hào)，否則，輸出高電平的所述邏輯電平信號(hào)。
4.根據(jù)權(quán)利要求1或2或3所述的位電平檢測(cè)方法，其特征是， 根據(jù)當(dāng)前輸出當(dāng)前的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)，包括: 接收所述第二時(shí)鐘計(jì)數(shù)信號(hào)，對(duì)所述第二時(shí)鐘計(jì)數(shù)信號(hào)的各位進(jìn)行或運(yùn)算，輸出邏輯信號(hào); 在下一所述第一跳變沿到來(lái)時(shí)刻，對(duì)當(dāng)前接收的所述邏輯信號(hào)取反輸出，即得所述邏輯電平信號(hào)。
5.根據(jù)權(quán)利要求1所述的位電平檢測(cè)方法，其特征是， 所述第一電平為低電平，所述第二電平為高電平，所述第一跳變沿為上升沿。
6.一種位電平檢測(cè)電路，其特征是，包括: 跳變沿檢測(cè)電路，用于監(jiān)測(cè)脈沖信號(hào)跳變沿，當(dāng)所述脈沖信號(hào)由第一電平跳變?yōu)榈诙娖降牡谝惶冄氐絹?lái)時(shí)，向加減計(jì)數(shù)電路的復(fù)位端輸出復(fù)位信號(hào)，以供所述加法計(jì)數(shù)器復(fù)位； 所述加減計(jì)數(shù)電路，用于當(dāng)所述第一跳變沿到來(lái)時(shí)刻開(kāi)始，根據(jù)預(yù)定的時(shí)鐘信號(hào)，由零開(kāi)始對(duì)所述時(shí)鐘信號(hào)進(jìn)行加法計(jì)數(shù)，得到第一時(shí)鐘計(jì)數(shù)，當(dāng)所述脈沖信號(hào)由所述第二電平跳變?yōu)樗龅谝浑娖降牡诙冄氐絹?lái)時(shí)刻開(kāi)始，根據(jù)所述時(shí)鐘信號(hào)，在當(dāng)前所述第一時(shí)鐘計(jì)數(shù)基礎(chǔ)上對(duì)所述第一時(shí)鐘信號(hào)進(jìn)行減法計(jì)數(shù)，得到第二時(shí)鐘計(jì)數(shù)，向邏輯電路輸出所述第二時(shí)鐘計(jì)數(shù)信號(hào)； 所述邏輯電路，用于在所述第一跳變沿到來(lái)時(shí)刻，根據(jù)當(dāng)前輸入的所述第二時(shí)鐘計(jì)數(shù)信號(hào)，輸出邏輯電平信號(hào)。
7.根據(jù)權(quán)利要求6所述的位電平檢測(cè)電路，其特征是， 所述第一電平為高電平，所述第二電平為低電平，所述第一跳變沿為下降沿。
8.根據(jù)權(quán)利要求6或7所述的位電平檢測(cè)電路，其特征是， 所述邏輯電路包括: 或門(mén)電路，用于對(duì)所述第二時(shí)鐘計(jì)數(shù)信號(hào)進(jìn)行或運(yùn)算，向第一觸發(fā)器輸出邏輯信號(hào)； 所述第一觸發(fā)器，用于在所述第一跳變沿到來(lái)時(shí)刻，對(duì)當(dāng)前接收的所述邏輯信號(hào)取反輸出，即得所述邏輯電平信號(hào)。
9.根據(jù)權(quán)利要求6或7所述的位電平檢測(cè)電路，其特征是， 所述加減計(jì)數(shù)電路包括:n個(gè)JK觸發(fā)器、(η-1)組連接電路，其中η為任一等于或者大于2的自然數(shù)， 各組所述連接電路分別由第一與門(mén)電路、第二與門(mén)電路以及或門(mén)電路組成， 各所述JK觸發(fā)器的時(shí)鐘端與所述時(shí)鐘信號(hào)的輸入端連接， 所述第一 JK觸發(fā)器的J觸發(fā)端以及K觸發(fā)端共同與電源端連接， 任一第(i) JK觸發(fā)器的J觸發(fā)端以及K觸發(fā)端共同通過(guò)第(1-1)連接電路與第⑴JK觸發(fā)器至第(1-1) JK觸發(fā)器的輸出端連接， 第(1-Ι)連接電路中的第一與門(mén)電路的一輸入端通過(guò)一非門(mén)與所述脈沖信號(hào)的輸入端連接，其他輸入端分別與第(I) JK觸發(fā)器至第(1-1) JK觸發(fā)器的輸出端連接， 所述第(1-1)連接電路中的第二與門(mén)電路的一輸入端與所述脈沖信號(hào)的輸入端連接，其他輸入端分別與第(I) JK觸發(fā)器至第(1-1) JK觸發(fā)器的輸出端的反相輸出端連接， 所述第(1-Ι)連接電路中的第一與門(mén)電路、第二與門(mén)電路的輸出端分別與所述第(1-Ι)連接電路中的或門(mén)電路的輸入端連接，所述或門(mén)電路的輸出端與所述第i觸發(fā)器的J觸發(fā)端以及K觸發(fā)端共同連接， 所述i為任一大于2小于或者等于η的自然數(shù)； 各所述JK觸發(fā)器輸出端輸出的信號(hào)組成所述第二時(shí)鐘計(jì)數(shù)信號(hào)。
10.根據(jù)權(quán)利要求6所述的位電平檢測(cè)電路，其特征是， 所述第一電平為低電平，所述第二電平為高電平，所述第一跳變沿為上升沿。
【文檔編號(hào)】H03K19/173GK104202040SQ201410449335
【公開(kāi)日】2014年12月10日 申請(qǐng)日期:2014年9月4日 優(yōu)先權(quán)日:2014年9月4日
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