一種新型低電壓分頻器的制造方法
【專利摘要】本實用新型公開了一種新型低電壓分頻器，包括并行設置、且相互連接的第一鎖存器和第二鎖存器，第一鎖存器的結(jié)構(gòu)和第二鎖存器的結(jié)構(gòu)相同；第一鎖存器的第一輸出端QN和第一鎖存器的第二輸出端QP，分別直接連接到第二鎖存器的輸入端；所述第二鎖存器的第一輸出端IN和第二鎖存器的第二輸出端IP，交叉耦合到第一鎖存器的輸入端。本實用新型所述新型低電壓分頻器，可以克服現(xiàn)有技術(shù)中占用面積大、穩(wěn)定性差、增益小和功耗大等缺陷，以實現(xiàn)占用面積小、穩(wěn)定性好、增益大和功耗低的優(yōu)點。
【專利說明】一種新型低電壓分頻器

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及集成電路設計及信號處理的【技術(shù)領(lǐng)域】，具體地，涉及一種新型低電壓分頻器。

【背景技術(shù)】
[0002]源耦合邏輯電路是由雙極電路的ECL結(jié)構(gòu)演變而來，由于電路的擺幅小，因而電路的工作速度得以提高。源耦合邏輯(SCL)分頻器以其寬工作范圍、合適的功耗等優(yōu)點在高速CMOS分頻電路中占有重要比重。對于源耦合電路設計，其速度的關(guān)鍵限制是負載電阻，小的負載電阻有利于減小時間常數(shù)，大的電阻則有利于信號的放大。為了滿足低功耗的要求，電源電壓越來越低，IV電源的電路設計變得越來越重要，前面提到的結(jié)構(gòu)在IV的電壓下，已經(jīng)不能工作。
[0003]目前已經(jīng)發(fā)表的文獻,可在較低的電壓下工作，例如文獻“High-Frequency CMLClock Dividers in 0.13 μ m CMOS Operating up to 38 GHz，，和“3.5mW W-Band FrequencyDivider with Wide Locking Range in 90nm CMOS Technology” 是米用更小尺寸的工藝，如更低閾值電壓的130nm CMOS和90nm CMOS的先進工藝，有的采用類似于壓控振蕩器的注入鎖定結(jié)構(gòu)(ILFD),如文獻 “A Wide Locking Range and Low Voltage CMOS DirectInject1n-Locked Frequency Divider，，。
[0004]因此，需要對靜態(tài)負載源耦合結(jié)構(gòu)進行改進，提出一種低電壓結(jié)構(gòu)分頻器。
[0005]在實現(xiàn)本實用新型的過程中，實用新型人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在占用面積大、穩(wěn)定性差、增益小和功耗大等缺陷。
實用新型內(nèi)容
[0006]本實用新型的目的在于，針對上述問題，提出一種新型低電壓分頻器，以實現(xiàn)占用面積小、穩(wěn)定性好、增益大和功耗低的優(yōu)點。
[0007]為實現(xiàn)上述目的，本實用新型采用的技術(shù)方案是:一種新型低電壓分頻器，包括并行設置、且相互連接的第一鎖存器和第二鎖存器，所述第一鎖存器的結(jié)構(gòu)和第二鎖存器的結(jié)構(gòu)相同；
[0008]所述第一鎖存器的第一輸出端QN和第一鎖存器的第二輸出端QP，分別直接連接到第二鎖存器的輸入端；所述第二鎖存器的第一輸出端IN和第二鎖存器的第二輸出端IP，交叉耦合到第一鎖存器的輸入端。
[0009]進一步地，每個鎖存器包括采樣差分對管、鎖存交叉耦合對管、帶時鐘控制管的負載模塊；時鐘控制管并接在鎖存器的輸出端；
[0010]第一鎖存器的采樣差分對管的源極與第二鎖存器的鎖存交叉耦合對管的源極連接在一起，并連接輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極；
[0011]第二鎖存器的采樣差分對管的源極與第一鎖存器的鎖存交叉耦合對管的源極連接在一起，并連接輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極；
[0012]每個鎖存器輸出信號與其采樣對管柵極所接入的輸入信號的頻率相同，都為輸入的時鐘信號頻率的一半。
[0013]進一步地，每個鎖存器的采樣差分對管包括由FET場效應管Ml和FET場效應管M2，F(xiàn)ET場效應管Ml的漏極和FET場效應管M2的漏極分別連接到該鎖存器的兩個輸出端，F(xiàn)ET場效應管Ml的源極和FET場效應管M2的源極接在一起，連接到輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極；
[0014]和/ 或，
[0015]每個鎖存器的交叉耦合鎖存對管包括FET場效應管M3和FET場效應管M4，F(xiàn)ET場效應管M3的漏極和FET場效應管M4的漏極分別連接到該鎖存器的兩個輸出端，F(xiàn)ET場效應管M3的源極和FET場效應管M4的源極連接在一起，連接到連接到輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極；FET場效應管M3的柵極和FET場效應管M4的柵極分別交叉連接到該鎖存器的兩個輸出端；
[0016]和/ 或，
[0017]每個鎖存器的負載模塊包括FET場效應管MPl、FET場效應管MP2及時鐘控制管MC,時鐘控制管MC為FET場效應管；
[0018]FET場效應管MPl的漏極和和FET場效應管MP2的漏極分別連接到該鎖存器的兩個輸出端；FET場效應管MPl的源極和和FET場效應管MP2的源極相連接電源Vdd ；FET場效應管MPl的柵極和和FET場效應管MP2的柵極相連接一偏置電位Vb。
[0019]進一步地，每個鎖存器的負載模塊包括阻型器件Zl和阻型器件Z2及時鐘控制管MC組成，阻型器件為電阻或電感、或由電阻和電感組合的阻型器件，時鐘控制管MC為FET場效應管；
[0020]阻型器件Zl和阻型器件Z2的一端并聯(lián)接電源Vdd，另一端連接時鐘控制管MC的漏極和源極的其中一極；時鐘控制管MC的漏極和源極分別連接到鎖存器兩個輸出端的其中一個端口，其柵極連接到連接到輸入時鐘信號CP或CN經(jīng)過隔直電容之后的信號和偽電流源的漏極，如第一鎖存器的時鐘控制管MC的柵極接輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極，第二鎖存器的時鐘控制管MC的柵極接輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極。
[0021]進一步地，在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NMOS管；作為負載模塊的負載管MPl?MP4以及時鐘控制管MCl?MC2為PMOS管;
[0022]和/ 或，
[0023]在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NMOS管；負載模塊由Z1、Z2和MCl組成，負載模塊由Z3、Z4和MC2組成，作為負載模塊的鐘控晶體管MC1、MC2為PMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件；
[0024]和/ 或，
[0025]在每個鎖存器中，采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PMOS管；負載模塊由麗1、麗2和MCl組成，負載模塊由麗3、MN4和MC2組成，作為負載模塊的晶體管MNl?MN4和鐘控晶體管MC1、MC2為NMOS管；
[0026]和/ 或，
[0027]在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PMOS管；負載模塊由Z1、Z2和MCl組成，負載模塊由Z3、Z4和MC2組成，作為負載模塊的鐘控晶體管MC1、MC2為NMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件；
[0028]和/ 或，
[0029]在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NPN管；作為負載模塊的負載管MPl?MP4以及時鐘控制管MC1、MC2為PMOS管；
[0030]和/ 或，
[0031]在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NPN管；負載模塊由Z1、Z2和MCl組成，負載模塊由Z3、Z4和MC2組成，作為負載模塊的鐘控晶體管MC1、MC2為PMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件；
[0032]和/ 或，
[0033]在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PNP管；負載模塊由麗1、麗2和MCl組成，負載模塊由麗3、MN4和MC2組成，作為負載模塊的晶體管MNl?MN4和鐘控晶體管MC1、MC2為NMOS管；
[0034]和/ 或，
[0035]在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PNP管；負載模塊由Z1、Z2和MCl組成，負載模塊由Z3、Z4和MC2組成，作為負載模塊的晶體管Zl?TA和鐘控晶體管MC1、MC2為NMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0036]進一步地，該新型低電壓分頻器還包括:
[0037]在每個鎖存器的兩個輸出端上接入一個鐘控晶體管為采用反向時鐘信號控制的鐘控晶體管，通過鐘控晶體管增加一個控制維度，調(diào)節(jié)時鐘控制管MCl和MC2的尺寸，并優(yōu)化調(diào)整Ml?M8對管的尺寸，滿足極高工作頻率和較寬工作范圍的要求，使鐘控晶體管參與構(gòu)成負載模塊的動態(tài)負載在采樣階段呈低電阻，在鎖存階段呈高電阻，使得該新型低電壓分頻器為高速、低電源電壓的分頻器。
[0038]本實用新型各實施例的新型低電壓分頻器，由于包括并行設置、且相互連接的第一鎖存器和第二鎖存器，第一鎖存器的結(jié)構(gòu)和第二鎖存器的結(jié)構(gòu)相同；第一鎖存器的第一輸出端QN和第一鎖存器的第二輸出端QP，分別直接連接到第二鎖存器的輸入端；所述第二鎖存器的第一輸出端IN和第二鎖存器的第二輸出端IP,交叉I禹合到第一鎖存器的輸入端；從而可以克服現(xiàn)有技術(shù)中占用面積大、穩(wěn)定性差、增益小和功耗大的缺陷，以實現(xiàn)占用面積小、穩(wěn)定性好、增益大和功耗低的優(yōu)點。
[0039]本實用新型的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本實用新型而了解。
[0040]下面通過附圖和實施例，對本實用新型的技術(shù)方案做進一步的詳細描述。

【專利附圖】

【附圖說明】
[0041]附圖用來提供對本實用新型的進一步理解，并且構(gòu)成說明書的一部分，與本實用新型的實施例一起用于解釋本實用新型，并不構(gòu)成對本實用新型的限制。在附圖中:
[0042]圖1是傳統(tǒng)的鎖存器組成的雙鎖存器分頻器結(jié)構(gòu)框圖。
[0043]圖2a是本實用新型實施例的雙鎖存器分頻器的管級電路圖；
[0044]圖2b是本實用新型實施例的一種鎖存器的晶體管級實現(xiàn)的電路圖；
[0045]圖2c是本實用新型實施例的另一種鎖存器的晶體管級實現(xiàn)的電路圖；
[0046]圖2中M1-M4為NMOS管，MP1-MP2為PMOS管，鐘控管為NMOS管，Z1-Z2為電阻或者電感；圖3是本實用新型雙鎖存器預分頻具體實施例1的電路圖；
[0047]圖4是本實用新型雙鎖存器分頻器實施例2電路圖；在圖4中，放大器均是NMOS管，負載模塊中負載為阻型器件，鐘控管為PMOS管；
[0048]圖5是本實用新型雙鎖存器分頻器實施例3電路圖；在圖5中，放大器中均是PMOS管，負載模塊中均為NMOS管。
[0049]圖6是本實用新型雙鎖存器分頻器實施例4電路圖；在圖6中，放大器均是PMOS管，負載模塊中負載為阻型器件，鐘控管為NMOS管；
[0050]圖7是本實用新型雙鎖存器分頻器實施例5電路圖；在圖7中，放大器均是NPN管，負載模塊中均為PMOS管；
[0051 ] 圖8是本實用新型雙鎖存器分頻器實施例6電路圖；在圖8中，放大器均是NPN管，負載模塊中負載為阻型器件，鐘控管為PMOS管；
[0052]圖9是本實用新型雙鎖存器分頻器實施例7電路圖；在圖9中，放大器均是PNP管，負載模塊中均為NMOS管；
[0053]圖10是本實用新型雙鎖存器分頻器實施例8電路圖；在圖10中，放大器均是PNP管，負載模塊中負載為阻型器件，鐘控管為NMOS管。
[0054]結(jié)合附圖2a，本實用新型實施例中附圖標記如下:
[0055]20-主鎖存器；20’_從鎖存器；21_采樣差分對管；22_鎖存交叉耦合對管；23_負載模塊。
[0056]結(jié)合附圖2b及附圖2c，本實用新型實施例中附圖標記如下:
[0057]20_1—主鎖存器；23_負載模塊；MP1?MP4可以是晶體管或三極管；Z1?Z2—可以是阻性或感性器件。圖2包括圖2bc，其中所有的符號都是抽象符號，用以代替圖3-圖10中所有可能的晶體管，三極管，或者電阻電感等等。實施例中所有符號都是常規(guī)符號，不需要特別指明。
[0058]結(jié)合圖1、圖3-圖10，本實用新型實施例中附圖標記如下:
[0059]11-主觸發(fā)器；12_ 從觸發(fā)器;30、40、50、60、70、80、90、100-第一鎖存器；30 1、40'、50'、60'、70'、80'、90'、100'-第二鎖存器；31、41、51、61、71、81、91、101-采樣差分對(或采樣差分放大器);32、35、42、45、52、55、62、65、72、75、82、85、92、95、102、105-鎖存交叉耦合對(或交叉耦合鎖存放大器)；33、36、43、46、53、56、63、66、73、76、83、86、93、93、103、106-負載模塊(或負載放大器);34、44、54、64、74、84、94、104_采樣差分對管(或采樣差分放大器)。

【具體實施方式】
[0060]以下結(jié)合附圖對本實用新型的優(yōu)選實施例進行說明，應當理解，此處所描述的優(yōu)選實施例僅用于說明和解釋本實用新型，并不用于限定本實用新型。
[0061]根據(jù)本實用新型實施例，如圖2a、圖2b、圖3-圖10所示，提供了一種新型低電壓分頻器，即一種高速、低電源電壓、帶鐘控晶體管的分頻器。該新型低電壓分頻器，在傳統(tǒng)鎖存器的結(jié)構(gòu)(參見圖1，包括主觸發(fā)器11和從觸發(fā)器12)上消除了時鐘輸入差分對管，節(jié)省了一個晶體管的源漏電壓;在負載輸出的兩端添加時鐘控制晶體管，構(gòu)成帶鐘控

diSl
晶體管的低電源電壓分頻器，這種結(jié)構(gòu)可以消除時鐘輸入管，降低對電源電壓的最小值的限制，實現(xiàn)動態(tài)負載在采樣時間期間減小負載電阻從而提高工作頻率的優(yōu)點，得到一種高速、低電壓低功耗分頻器，可提供正交信號。
[0062]本實用新型新型低電壓分頻器的實現(xiàn)原理如下:
[0063]首先分析傳統(tǒng)靜態(tài)負載源耦合邏輯分頻器，如果電路要正常工作，那么首先要保證作為尾電流源晶體管和時鐘控制管處于飽和區(qū)，假設輸出信號擺幅為0.2V，那么電源電壓
_4] I/ >02 + V + V + V ⑴；
y del ^^ y GS5 ' y dSI ^ y dSJs
[0065]為保證尾電流源能夠正常工作，j要大于0.15V，而J7 則決定
dS，Isp dSl
了分頻器的輸入范圍，至少要大約0.2V，所需要的電源電壓最小值
[0066]
Vm=0.2 + 0.65+0.2 + 0.15 = 1.2 ￥(2);
--,ΙΤΙΙΕ
[0067]所以，當電源電壓下降到1.2V以下，傳統(tǒng)靜態(tài)負載結(jié)構(gòu)和改進型動態(tài)負載結(jié)構(gòu)的工作頻率將急劇下降，甚至不能正常工作。而本實用新型提出的低電壓源耦合邏輯分頻器由于減小了一個晶體管的漏源電壓，所以，由(2)式可知，本實用新型中的低電壓源耦合邏輯分頻器可工作在IV的電源電壓下。
[0068]下面分析本實用新型提出的低壓源耦合邏輯分頻器，在加入一個時鐘控制管所帶來的優(yōu)點。由于源耦合鎖存器的速度決定于采樣電路的速度，所以，分析工作于采樣狀態(tài)時的鎖存器，只需分析其小信號等效電路的半邊電路。小信號模型的傳輸函數(shù)AV用下式表示:
[0069]J K __Ι?ι_
^1|/ — — 1 ■—1 1-1 I/ n^J^f.1.?
ill lSC r — Sm% +Gr + — _1--
L ^m3 L O D
11 1^SBr
/^f _
1.f - jr y.j f T
^jI — a Al ^ S ds3
(3);
[0070]式中，gml為采樣對管Ml、M2的跨導，gm3為鎖存對管M3、M4的跨導，GL為采樣管的溝道跨導與鎖存對管的溝道電導之和，R為作為負載電阻的MP1、MP2的直流等效電阻，RSff為增加的鐘控晶體管的等效電阻，CL是輸出節(jié)點總寄生電容以及負載電容之和。
[0071]當小信號傳輸函數(shù)的增益為1，鎖存器輸出節(jié)點最高工作頻率
[0072]
I 2 r I I Y
4 Sml Sm3 ijL ^ η
j, _ I Vsw J
J out.mm ~λ ^
-?πα,
(4);
[0073]在傳統(tǒng)的源耦合鎖存器中，由于采樣管和鎖存管采用相同的尺寸，所以.S ,和負跨導相等，使鎖存器的最高工作頻率受到限制。為
ο m I，max?爪)，nicix
了提高工作頻率，通常減小鎖存管M3、M4的尺寸，但是M3、M4的尺寸的減小會影響鎖存狀態(tài)下電路的工作性能，并且隨著M3、M4尺寸的減小，鎖存器的最低工作頻率逐漸提高而壓縮了鎖存器的工作范圍。
[0074]為了使得控制鎖存器最高工作頻率的參數(shù)不僅局限在Ml?M4對管的尺寸上，本實用新型在鎖存器的設計上增加一個維度，通過在輸出端加入一個鐘控晶體管，并通過優(yōu)化調(diào)整Ml?M4對管的尺寸，來滿足甚高的工作頻率和較寬的工作范圍。
[0075]本實施例的新型低電壓分頻器，包括兩個鎖存器，每個鎖存器的兩個輸出端上接入一個采用反向時鐘信號控制的鐘控晶體管，帶鐘控晶體管鎖存器的動態(tài)負載結(jié)構(gòu)在采樣階段呈低電阻，減小充放電時間，大大提高轉(zhuǎn)換速度，不僅具有提高工作頻率的優(yōu)點，同時克服了電路靜態(tài)偏置點變動的缺點，該動態(tài)負載在鎖存階段呈高電阻值，提供足夠的增益。該新型低電壓分頻器，為增加了一個維度的新型低電壓分頻器，結(jié)構(gòu)為高速、低電壓的分頻器，它比傳統(tǒng)鎖存器的工作頻率更高、工作范圍更寬和電源電壓更低。
[0076]本實用新型的新型低電壓分頻器，由第一鎖存器和第二鎖存器組成，第一鎖存器的電路結(jié)構(gòu)與第二鎖存器的電路結(jié)構(gòu)完全相同，第一鎖存器的輸出端QN和QP直接連接到第二鎖存器的輸入端，第二鎖存器的輸出端IN和IP交叉耦合到第一鎖存器的輸入端。
[0077]其中，每個鎖存器包括采樣差分對管、鎖存交叉耦合對管、帶鐘控晶體管或稱時鐘控制管的負載模塊；時鐘控制管并接在鎖存器的輸出端；時鐘信號輸入差分對管的二個輸入端對應連接輸入時鐘信號CP、CN ;第一鎖存器的時鐘控制管的控制極連接輸入時鐘信號CN，第二鎖存器的時鐘控制管的控制極連接輸入時鐘信號CP ;每個鎖存器輸出信號與其采樣對管柵極所接入的輸入信號的頻率相同，都為輸入的時鐘信號頻率的一半；每個鎖存器的采樣差分對管21由Ml和M2組成，M1、M2的漏極分別連接到該鎖存器20的兩個輸出端，Ml和M2的源極連接在一起，連接到輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極。
[0078]每個鎖存器的交叉耦合鎖存對管22由M3和M4組成，M3、M4的漏極分別連接到該鎖存器的兩個輸出端，M3、M4的源極連接在一起，連接到連接到輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極；M3的柵極和M4的柵極分別交叉連接到該鎖存器的兩個輸出端。
[0079]每個鎖存器的負載模塊23由MPl和MP2及時鐘控制管MC組成，MPl和MP2及時鐘控制管MC為FET場效應管；MP1的漏極和和MP2的漏極分別連接到該鎖存器的兩個輸出端；MP1的源極和和MP2的源極相連接電源Vdd ；MP1的柵極和和MP2的柵極相連接一偏置電位Vb ;所述的每個鎖存器的負載模塊23或由Zl和Z2及時鐘控制管MC組成，Zl和Z2為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件，時鐘控制管MC為FET場效應管；Z1和Z2的一端并聯(lián)接電源Vdd，另一端連接時鐘控制管MC的漏極和源極的其中一極；時鐘控制管MC的漏極和源極分別連接到鎖存器兩個輸出端的其中一個端口，其柵極連接到時鐘信號(CN或CP)經(jīng)過隔直電容之后的信號和偽電流源的漏極；
[0080]分頻器的每一個鎖存器的兩個輸出端上接入的一個鐘控晶體管為采用反向時鐘信號控制的鐘控晶體管，通過鐘控晶體管增加一個控制維度，調(diào)節(jié)時鐘控制管MCl和MC2的尺寸，并優(yōu)化調(diào)整Ml?M4對管的尺寸，滿足極高工作頻率和較寬工作范圍的要求，使鐘控晶體管參與構(gòu)成負載模塊的動態(tài)負載在采樣階段呈低電阻，在鎖存階段呈高電阻，使得帶鐘控晶體管的分頻器為高速、低功耗的分頻器。優(yōu)化調(diào)整電路中Ml?M4晶體管尺寸的步驟:
[0081]首先，合理設置Ml和M2對管的寬長比，得到Ml管跨導與輸出節(jié)點負載電容之比的最大值，Ml與M2保持同樣的尺寸，M3和M4可選擇與Ml和M2同樣的尺寸，或者比Ml和M2略小一些的寬長比，以便得到較寬的工作范圍。
[0082]其次，根據(jù)公式(2)，調(diào)節(jié)時鐘控制管MCl和MC2的寬長比尺寸，使得MCl和MC2的直流等效電阻恰好能夠抵銷負載電阻R、Rsw、采樣管的溝道跨導與鎖存對管的溝道電導，就可以得到由式(3)可知的預分頻的最高工作頻率。僅靠設置Ml?M4的尺寸來優(yōu)化電路，根據(jù)式(2)可知，不可能得到最工作頻率，只能獲得一個次優(yōu)的解。通過增加時鐘控制管相當于為優(yōu)化設計額外增加了一個維度，使得Ml?M4的尺寸得到很好的優(yōu)化，并且能夠獲得更高的工作頻率。
[0083]本實用新型的新型低電壓分頻器，不需要時鐘輸入管，節(jié)省了一個晶體管的源漏電壓，又加入一個鐘控晶體管連接兩個鎖存器的輸出端，采用反向時鐘信號控制。在采樣階段，電阻減小，充放電時間減小，從而提高了轉(zhuǎn)換速度；在鎖存階段，電阻仍然保持大的阻值來提供足夠的增益。
[0084]下面按照本實用新型具體實施例，并結(jié)合附圖，對本實用新型的技術(shù)方案作進一步的說明。
[0085]本實用新型一種新型低電壓分頻器的基本結(jié)構(gòu)的組成示意圖如圖2a所示。一種新型低電壓分頻器由兩個完全相同的、帶鐘控晶體管的鎖存器20和交叉耦合組成。
帶鐘控晶體管的鎖存器包括:采樣差分對放大器21由Ml和M2組成，鎖存交叉耦合對放大器22由M3和M4組成，作為負載模塊23由MP1，MP2和時鐘控制管MC組成。
[0086]低電壓帶鐘控晶體管的一種鎖存器20_1的管級結(jié)構(gòu)參見圖2b。從前端VCO或其他器件來的差分信號CN、CP經(jīng)過隔直電容之后的信號和偽電流源的漏極，帶鐘控晶體管的鎖存器20的采樣差分對管21的差分信號輸入端為IP和IN，鎖存交叉耦合對管22的交叉耦合端為QP和QN，交叉耦合端QP和QN上并接負載模塊23時鐘控制管MC，負載模塊23的MPl，MP2和時鐘控制管MC都是FET場效應管，MPl的柵極和和MP2的柵極相連接一偏置電位Vb，時鐘輸入差分信號CN經(jīng)過隔直電容之后的信號連接MC的控制端，鐘控管等效的阻抗與MPl和MP2形成的并聯(lián)阻抗，可以實現(xiàn)電路的動態(tài)負載改變時，而電路靜態(tài)偏置點不變。
[0087]帶鐘控晶體管的另一種鎖存器20-2的管級結(jié)構(gòu)參見圖2c。它與一種鎖存器20_1管級結(jié)構(gòu)基本相同，其區(qū)別在于:負載模塊23由阻性負載Zl，Z2和時鐘控制管MC組成，Zl?Z2為阻性器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0088]第I實施例
[0089]如圖3給出的是第I實施例的一種新型低電壓分頻器組成電路圖，一種新型低電壓分頻器包括第一鎖存器30和第二鎖存器30'。第一鎖存器包括由Ml和M2組成的采樣差分對31和由M5和M6組成的鎖存交叉耦合對32，由MP1、MP2和時鐘控制管MCl組成的負載模塊33。第二鎖存器包括由M5和M6組成的采樣差分對管34，和由M7和M8組成的鎖存交叉耦合對35，由MP3，MP4和時鐘控制管MC2組成的負載模塊36。圖3中，放大器Ml?M8均是NMOS管，負載模塊中的MPl?MP4和時鐘控制管MCl?MC2均為PMOS管。
[0090]本實施例的新型低電壓分頻器，包括第一鎖存器電路30與該第二鎖存器電路30’，所有采樣差分對31、34，和交叉耦合鎖存對32、35中的放大管為NMOS管；作為負載模塊33、36的負載管MPl?MP4以及時鐘控制管MCl?MC2為PMOS管。
[0091]時鐘信號分別經(jīng)過隔直電容之后和各自鎖存器的偽電流源的漏極連接在一起。
[0092]當時鐘信號CP端為高電平即CN端為低電平時，采樣差分對31被置于不活躍狀態(tài)；時鐘信號CN經(jīng)過隔直電容之后加到交叉耦合鎖存對32的M3?M4的源極輸入端，使交叉耦合鎖存對32處于活躍狀態(tài)，這時第一鎖存器處于鎖存階段。同時，第二鎖存器的交叉耦合鎖存對35被置于不活躍狀態(tài)；時鐘信號CN經(jīng)過隔直電容之后加到采樣差分對管35的M5?M6源極輸入端，采樣差分對34被置于活躍狀態(tài)，這時第二鎖存器處于采樣階段。第一鎖存器的交叉耦合鎖存對32既接收來自時鐘信號CN經(jīng)過隔直電容之后的信號，二個輸出端又分別輸入到交叉耦合鎖存對的M3和M4的柵極，又接收來自鎖存對管的輸出信號，交叉耦合鎖存對32的二個輸出端QN與QP和采樣差分對管31的二個輸出端并接在一起，與鎖存器內(nèi)的負載模塊33共同組成一個完整的交叉耦合鎖存差分放大模塊。
[0093]在時鐘信號CP端的高電平期間完成第一鎖存器的輸出鎖存功能。交叉耦合鎖存對管32把兩路輸出信號相應輸入到第二個鎖存器的采樣差分對34的兩路輸入端，即兩個晶體管M5和M6的柵極。第二鎖存器的采樣差分對34的兩個晶體管的源極還接收來自時鐘信號CN經(jīng)過隔直電容之后的信號。第二個鎖存器采樣差分對34的M5和M6的漏極還分別接收來自交叉耦合鎖存對35的輸出信號，采樣差分對34與負載模塊36共同組成一個完整的差分放大器，把輸出信號輸入到第一個鎖存器的采樣差分對管31。
[0094]當時鐘信號CN為高電平即CP為低電平時，第一鎖存器處于采樣階段，采樣差分對31被置于活躍狀態(tài)，交叉耦合鎖存對32處于不活躍狀態(tài)，第二鎖存器處于鎖存階段，采樣差分對34被置于不活躍狀態(tài)，交叉耦合鎖存對35處于活躍狀態(tài)。
[0095]第二鎖存器的交叉耦合鎖存對35接收來自時鐘信號CP經(jīng)過隔直電容之后的信號，這個信號接入到交叉耦合鎖存對35的兩個晶體管的源極；交叉耦合鎖存對35和采樣差分對34的輸出接在一起，輸出分別輸入到交叉耦合鎖存對35的兩個晶體管的柵極；交叉耦合鎖存對35接收來自時鐘信號CP經(jīng)過隔直電容之后的信號和本身的輸出信號，然后與鎖存器內(nèi)的負載模塊36共同組成一個完整的交叉耦合鎖存差分放大模塊，在時鐘的高電平期間完成第二鎖存器的輸出鎖存功能，把輸出信號輸入到第一鎖存器的米樣差分對31。
[0096]第一鎖存器的采樣差分對31接收來自時鐘信號CP經(jīng)過隔直電容之后的信號，這個信號接入到采樣差分對31的兩個晶體管的源極；采樣差分對31接收來自第二鎖存器中的交叉耦合鎖存對管34的輸出信號，輸入到采樣差分對31的兩個晶體管的柵極；采樣差分對31接收分別來自時鐘信號CP經(jīng)過隔直電容之后的信號和第二個鎖存器中的交叉耦合鎖存對34的輸出信號，然后與負載模塊33共同組成一個完整的差分放大器，把輸出信號輸入到第二個鎖存器的采樣差分對34。
[0097]本實用新型的一種新型低電壓分頻器的預分頻工作過程如下所示:
[0098]I)時鐘信號差分對放大:來自差分VCO或類似模塊的時鐘信號分為差分兩路信號CP和CN，CP經(jīng)過隔直電容之后的信號接到第一個鎖存器的采樣差分對31兩個晶體管的源極和第二個鎖存器的交叉耦合鎖存對35的兩個晶體管的源極；CN經(jīng)過隔直電容之后的信號第二個鎖存器的采樣差分對34兩個晶體管的源極和第一個鎖存器的交叉耦合鎖存對32的兩個晶體管的源極；
[0099]2)第一個鎖存器的采樣差分放大:采樣放大器31接收來自經(jīng)過隔直電容之后的信號，這個信號接入到采樣放大器的兩個晶體管Ml和M2的源極；采樣放大器31接收來自第二個鎖存器中的交叉耦合鎖存放大器35的輸出信號，第二個鎖存器中的交叉耦合鎖存放大器35的輸出信號輸入到采樣差分放大器31的兩個晶體管的柵極；采樣放大器接收分別來自時鐘信號CP經(jīng)過隔直電容之后的信號和第二個鎖存器中的交叉耦合鎖存放大器35輸出信號，然后把輸出信號輸入到負載模塊33和第二個鎖存器的采樣差分放大器34 ；
[0100]3)第一個鎖存器的交叉耦合鎖存放大步驟:配置一個交叉耦合鎖存放大器32 ;交叉耦合鎖存放大器32接收來自時鐘信號CN經(jīng)過隔直電容之后的信號，這個信號接入到交叉耦合鎖存放大器32的兩個晶體管的源極；交叉耦合鎖存放大器32接收來自自己所處的鎖存器中的采樣差分放大器31的輸出信號，即和采樣差分放大器31的輸出接在一起，采樣差分放大器31的輸出信號分別輸入到交叉耦合鎖存放大器32的兩個晶體管的柵極；交叉耦合鎖存放大器32接收分別來自時鐘信號CN經(jīng)過隔直電容之后的信號和采樣差分放大器31輸出信號，然后把輸出信號輸入到負載模塊33和第二個鎖存器的采樣差分放大器34 ；
[0101]4)第一個鎖存器的負載放大步驟:配置一個負載放大器33 ;負載放大器接收來自采樣差分放大器31或者交叉耦合鎖存放大器32的輸出信號，將這個電流變化為電壓信號輸出到第二個鎖存器；也就是說，負載放大器33在輸入時鐘CP為低電平情況下,與米樣差分放大器31組成完整的米樣放大器,完成米樣放大功能；在輸入時鐘為低電平情況下，與交叉耦合鎖存放大器組成鎖存放大器，完成信號鎖存功能；
[0102]5)第二個鎖存器的采樣差分放大步驟:配置采樣差分放大器34 ;采樣放大器34接收來自時鐘信號CN經(jīng)過隔直電容之后的信號，這個信號接入到采樣差分放大器34的兩個晶體管的源極；采樣放大器34接收來自第一個鎖存器中的交叉耦合鎖存放大器32的輸出信號，第一個鎖存器中的交叉耦合鎖存放大器32的輸出信號輸入到采樣差分放大器34的兩個晶體管的柵極；采樣放大器34接收分別來自時鐘信號CN經(jīng)過隔直電容之后的信號和第一個鎖存器中的交叉耦合鎖存放大器32輸出信號，然后把輸出信號輸入到負載模塊36和第一個鎖存器的采樣差分放大器31 ；
[0103]6)第二個鎖存器的交叉耦合鎖存放大步驟:配置一個交叉耦合鎖存放大器35 ;交叉耦合鎖存放大器接收來自時鐘信號CP經(jīng)過隔直電容之后的信號，這個信號接入到交叉耦合鎖存放大器的兩個晶體管的源極；交叉耦合鎖存放大器接收來自自己所處的鎖存器中的采樣差分放大器34的輸出信號，即和采樣差分放大器的輸出接在一起，采樣差分放大器的輸出信號分別輸入到交叉耦合鎖存放大器35的兩個晶體管的柵極；交叉耦合鎖存放大器35接收分別來自時鐘信號CP經(jīng)過隔直電容之后的信號和采樣差分放大器34輸出信號，然后把輸出信號輸入到負載模塊36和第一個鎖存器的米樣差分放大器31 ；
[0104]7)第二個鎖存器的負載放大步驟:配置一個負載放大器36 ;負載放大器36接收來自采樣差分放大器34或者交叉耦合鎖存放大器35的輸出信號，將這個電流變化為電壓信號，然后輸出到第一個鎖存器；也就是說，負載放大器36在輸入時鐘為高電平情況下,與采樣差分放大器34組成完整的采樣放大器，完成采樣放大功能；在輸入時鐘為低電平情況下，與交叉稱合鎖存放大器35組成鎖存放大器,完成信號鎖存功能。
[0105]第2實施實例
[0106]如圖4給出的第2實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第一實施實例的變形，采用阻型器件代替MOS管。一種新型低電壓分頻器包括第一鎖存器40和第二鎖存器40’，第一鎖存器40包括由Ml和M2組成的采樣差分對41，由Ml和M2組成的鎖存交叉耦合對42，由Z1、Z2和時鐘控制管MCl組成的負載模塊43。第二鎖存器40’包括由M5和M6組成的采樣差分對44，由M7和M8組成的鎖存交叉耦合對45，由Z3、Z4和時鐘控制管MC2組成的負載模塊46。Zl?TA的阻型器件為電阻或電感或電阻與電感的組合器件，如果采用電感，不需要高Q值的電感。所有采樣差分對41和44、交叉耦合鎖存對42和45中的放大管為NMOS管，負載模塊43和46中的時鐘控制管MCl和MC2為PMOS管。MPl?MP4為為阻型器件Zl?Z4，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0107]本實施例的新型低電壓分頻器，包括第一鎖存器電路40與該第二鎖存器電路40’，所有采樣差分對41、44，和交叉耦合鎖存對42、45中的放大管為NMOS管；負載模塊43由Zl、Z2和MCl組成，負載模塊46由Z3、TA和MC2組成，作為負載模塊43和46的鐘控晶體管MC1、MC2為PMOS管，Zl?Z4為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0108]第3實施實例
[0109]如圖5給出的第3實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第I實施實例的變形，采用PMOS管作為放大器的組件，而NMOS作為負載管和時鐘控制管。一種新型低電壓分頻器包括第一鎖存器50和第二鎖存器50’。第一鎖存器50包括由Ml和M2組成的采樣差分對51，由M3和M4組成的鎖存交叉耦合對52，由麗1，麗2和時鐘控制管MCl組成的負載模塊53。第二鎖存器50’包括由M5和M6組成的采樣差分對54，和由M7和M8組成的鎖存交叉耦合對55，由麗3，MN4和時鐘控制管MC2組成的負載模塊56。
[0110]本實施例的新型低電壓分頻器，包括第一鎖存器電路50與該第二鎖存器電路50’，采樣差分對51、54，和交叉耦合鎖存對52、55中的放大管為PMOS管；負載模塊53由麗1、麗2和MCl組成，負載模塊56由麗3、MN4和MC2組成，作為負載模塊53和56的晶體管MNl?MN4和鐘控晶體管MC1、MC2為NMOS管。
[0111]第4實施實例
[0112]如圖6給出的第4實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第3實施實例的變形，采用阻型器件代替作為負載的NMOS管。該一種新型低電壓分頻器包括第一鎖存器60和第二鎖存器60’。第一鎖存器60包括由Ml和M2組成的米樣差分對61,和由M3和M4組成的鎖存交叉耦合對62，由Zl，Z2和時鐘控制管MCl組成的負載模塊63 ；第二鎖存器60’包括由M5和M6組成的采樣差分對64，和由M7和M8組成的鎖存交叉耦合對65，由Z3，Z4和時鐘控制管MC2組成的負載模塊66 ；Z1?Z4的阻型器件可以是電阻，可以是電感，甚至可以是電阻與電感的組合；通常來說，如果是電感，不需要很高Q值的電感。
[0113]本實施例的新型低電壓分頻器，包括第一鎖存器電路60與該第二鎖存器電路60’，所有采樣差分對61、64，和交叉耦合鎖存對62、65中的放大管為PMOS管；負載模塊63由Zl、Z2和MCl組成，負載模塊66由Z3、TA和MC2組成，作為負載模塊63和66的鐘控晶體管MC1、MC2為NMOS管，Zl?Z4為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0114]第5實施實例
[0115]如圖7給出的第5實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第I實施實例的變形，采用NPN管作為放大器的組件，而PMOS作為負載管和時鐘控制管。該一種新型低電壓分頻器包括第一鎖存器70和第二鎖存器70’。第一鎖存器70包括由Ml和M2組成的采樣差分對71，和由M3和M4組成的鎖存交叉耦合對72，由MP1，MP2和時鐘控制管MCl組成的負載模塊73 ;包括第二鎖存器70’包括由M5和M6組成的采樣差分對74，和M7和M8組成的鎖存交叉耦合對75，由MP3，MP4和時鐘控制管MC2組成的負載模塊76。
[0116]本實施例的新型低電壓分頻器，包括第一鎖存器電路70與該第二鎖存器電路70’，所有采樣差分對71、74，和交叉耦合鎖存對72、75中的放大管為NPN管；作為負載模塊73和76的負載管MPl?MP4以及時鐘控制管MC1、MC2為PMOS管。
[0117]第6實施實例
[0118]如圖8給出的第6實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第5實施實例的變形，采用阻型器件代替MOS管。該一種新型低電壓分頻器包括第一鎖存器80和第二鎖存器80’。第一鎖存器80包括由Ml和M2組成的采樣差分對81，和由M3和M4組成的鎖存交叉耦合對82，由Zl，Z2和時鐘控制管MCl組成的負載模塊83 ;第二鎖存器80’包括由M5和M6組成的采樣差分對84，和由M7和M8組成的鎖存交叉耦合對85，由Z3，Z4和時鐘控制管MC2組成的負載模塊86 ；Z1?Z4的阻型器件可以是電阻，可以是電感，甚至可以是電阻與電感的組合；通常來說，如果是電感，不需要很高Q值的電感。
[0119]本實施例的新型低電壓分頻器，包括第一鎖存器電路80與該第二鎖存器電路80’，所有采樣差分對81、84，和交叉耦合鎖存對82、85中的放大管為NPN管；負載模塊83由Zl、Z2和MCl組成，負載模塊86由Z3、TA和MC2組成，作為負載模塊83和86的鐘控晶體管MC1、MC2為PMOS管，Zl?Z4為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0120]第7實施實例
[0121]如圖9給出的第7實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第5實施實例的變形，采用PNP管作為放大器的組件，而NMOS作為負載管和時鐘控制管。該一種新型低電壓分頻器包括第一鎖存器90和第二鎖存器90’。第一鎖存器90包括由Ml和M2組成的采樣差分對91，和由M3和M4組成的鎖存交叉耦合對92，由MP1，MP2和時鐘控制管MCl組成的負載模塊93 ;第二鎖存器90’包括由M5和M6組成的采樣差分對94，和由M7和M8組成的鎖存交叉耦合對95，由MP3，MP4和時鐘控制管MC2組成的負載模塊96。
[0122]本實施例的新型低電壓分頻器，包括第一鎖存器電路90與該第二鎖存器電路90’，所有采樣差分對91、94，和交叉耦合鎖存對92、95中的放大管為PNP管；負載模塊93由麗1、麗2和MCl組成，負載模塊96由麗3、MN4和MC2組成，作為負載模塊93和96的晶體管MNl?MN4和鐘控晶體管MC1、MC2為NMOS管。
[0123]第8實施實例
[0124]如圖10給出的第8實施實例所涉及一種新型低電壓分頻器組成框圖所示，它是第7實施實例的變形，采用阻型器件代替MOS管。該一種新型低電壓分頻器包括第一鎖存器100和第二鎖存器100’。第一鎖存器100包括由Ml和M2組成的采樣差分對101，和由M3和M4組成的鎖存交叉耦合對102，由Zl，Z2和時鐘控制管MCl組成的負載模塊103 ;第二鎖存器100’包括由M5和M6組成的采樣差分對104，和由M7和M8組成的鎖存交叉耦合對105，由Z3，Z4和時鐘控制管MC2組成的負載模塊106 ；Z1?Z4的阻型器件可以是電阻，可以是電感，甚至可以是電阻與電感的組合；通常來說，如果是電感，不需要很高Q值的電感。
[0125]本實施例的新型低電壓分頻器，包括第一鎖存器電路100與該第二鎖存器電路100’，所有采樣差分對101、104，和交叉耦合鎖存對102、105中的放大管為PNP管；負載模塊103由Z1、Z2和MCl組成，負載模塊106由Z3、Z4和MC2組成，作為負載模塊103和106的晶體管Zl?TA和鐘控晶體管MC1、MC2為NMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
[0126]上述第I至第8實施例，通過去除了時鐘輸入晶體管，減小了對電源電壓的要求，再添加一個鐘控晶體管連接兩個輸出端，采用反向時鐘信號控制:在鎖存階段，電阻仍然保持大的阻值來提供足夠的增益；在采樣階段，電阻減小，充放電時間減小，大大提高了轉(zhuǎn)換速度，可以實現(xiàn)比傳統(tǒng)鎖存器更高的工作的頻率、更低的功耗，和更寬的工作范圍，能夠保持較高的靈敏度。本實用新型可以實現(xiàn)在較低的電源電壓下工作減小功耗，而且動態(tài)負載在采樣時間期間減小負載電阻從而提高工作頻率的優(yōu)點，并解決了電路結(jié)構(gòu)的動態(tài)負載的變化會弓I起電路靜態(tài)偏置點改變的缺點。
[0127]綜上所述，本實用新型上述各實施例的新型低電壓分頻器，至少可以達到的有益效果包括:
[0128]⑴去除了時鐘輸入管，增加一個時鐘控制晶體管，既保持傳統(tǒng)鎖存器的優(yōu)點，又能使得分頻器在較低的電壓下(180nm CMOS工藝下電源電壓可低至IV)顯著地降低功耗，而且新增器件容易集成，占用的芯片面積較小。
[0129]⑵具有在采樣時間內(nèi)動態(tài)負載的阻值減小的優(yōu)點，從而提高工作頻率，克服了電路結(jié)構(gòu)動態(tài)負載會改變電路靜態(tài)偏置點的缺點，使分頻器具有高工作穩(wěn)定性。
[0130]⑶用一個鐘控晶體管連接兩個輸出端，采用反向時鐘信號控制，通過鐘控晶體管增加一個控制維度，調(diào)節(jié)時鐘控制管MCl和MC2的尺寸，并優(yōu)化調(diào)整Ml?M4對管的尺寸，滿足極高工作頻率和較寬工作范圍的要求，使得一種新型低電壓分頻器為高速、低功耗的分頻器。在采樣階段，電阻減小，使充放電時間減小，而能成倍提高轉(zhuǎn)換速度，在鎖存階段，負載電阻仍然保持大的阻值能提供足夠的增益。
[0131]⑷比傳統(tǒng)鎖存器具有更高的工作頻率、更低的功耗，和更寬的工作范圍，能夠保持較高的靈敏度，可以廣泛應用于移動電話、藍牙產(chǎn)品、第三代移動通信終端、手機電視等無線射頻領(lǐng)域的頻率合成器的鎖相環(huán)以及相應的產(chǎn)品。
[0132]最后應說明的是:以上所述僅為本實用新型的優(yōu)選實施例而已，并不用于限制本實用新型，盡管參照前述實施例對本實用新型進行了詳細的說明，對于本領(lǐng)域的技術(shù)人員來說，其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等同替換。凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種新型低電壓分頻器，其特征在于，包括并行設置、且相互連接的第一鎖存器和第二鎖存器，所述第一鎖存器的結(jié)構(gòu)和第二鎖存器的結(jié)構(gòu)相同； 所述第一鎖存器的第一輸出端QN和第一鎖存器的第二輸出端QP，分別直接連接到第二鎖存器的輸入端；所述第二鎖存器的第一輸出端IN和第二鎖存器的第二輸出端IP，交叉率禹合到第一鎖存器的輸入端。
2.根據(jù)權(quán)利要求1所述的新型低電壓分頻器，其特征在于，每個鎖存器包括采樣差分對管、鎖存交叉耦合對管、帶時鐘控制管的負載模塊；時鐘控制管并接在鎖存器的輸出端； 第一鎖存器的采樣差分對管的源極與第二鎖存器的鎖存交叉耦合對管的源極連接在一起，并連接輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極； 第二鎖存器的采樣差分對管的源極與第一鎖存器的鎖存交叉耦合對管的源極連接在一起，并連接輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極； 每個鎖存器輸出信號與其采樣對管柵極所接入的輸入信號的頻率相同，都為輸入的時鐘信號頻率的一半。
3.根據(jù)權(quán)利要求2所述的新型低電壓分頻器，其特征在于，每個鎖存器的采樣差分對管包括由FET場效應管Ml和FET場效應管M2，F(xiàn)ET場效應管Ml的漏極和FET場效應管M2的漏極分別連接到該鎖存器的兩個輸出端，F(xiàn)ET場效應管Ml的源極和FET場效應管M2的源極接在一起，連接到輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極； 和/或， 每個鎖存器的交叉耦合鎖存對管包括FET場效應管M3和FET場效應管M4，F(xiàn)ET場效應管M3的漏極和FET場效應管M4的漏極分別連接到該鎖存器的兩個輸出端，F(xiàn)ET場效應管M3的源極和FET場效應管M4的源極連接在一起，連接到連接到輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極；FET場效應管M3的柵極和FET場效應管M4的柵極分別交叉連接到該鎖存器的兩個輸出端； 和/或， 每個鎖存器的負載模塊包括FET場效應管MPUFET場效應管MP2及時鐘控制管MC，時鐘控制管MC為FET場效應管； FET場效應管MPl的漏極和和FET場效應管MP2的漏極分別連接到該鎖存器的兩個輸出端；FET場效應管MPl的源極和和FET場效應管MP2的源極相連接電源Vdd ；FET場效應管MPl的柵極和和FET場效應管MP2的柵極相連接一偏置電位Vb。
4.根據(jù)權(quán)利要求2所述的新型低電壓分頻器，其特征在于，每個鎖存器的負載模塊包括阻型器件Zl和阻型器件Z2及時鐘控制管MC組成，阻型器件為電阻或電感、或由電阻和電感組合的阻型器件，時鐘控制管MC為FET場效應管； 阻型器件Zl和阻型器件Z2的一端并聯(lián)接電源Vdd，另一端連接時鐘控制管MC的漏極和源極的其中一極；時鐘控制管MC的漏極和源極分別連接到鎖存器兩個輸出端的其中一個端口，其柵極連接到連接到輸入時鐘信號CP或CN經(jīng)過隔直電容之后的信號和偽電流源的漏極，如第一鎖存器的時鐘控制管MC的柵極接輸入時鐘信號CN經(jīng)過隔直電容之后的信號和偽電流源的漏極，第二鎖存器的時鐘控制管MC的柵極接輸入時鐘信號CP經(jīng)過隔直電容之后的信號和偽電流源的漏極。
5.根據(jù)權(quán)利要求3或4所述的新型低電壓分頻器，其特征在于，在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NMOS管；作為負載模塊的負載管MPl?MP4以及時鐘控制管MCl?MC2為PMOS管； 和/或， 在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NMOS管；負載模塊由Z1、Z2和MCl組成，負載模塊由Z3、Z4和MC2組成，作為負載模塊的鐘控晶體管MC1、MC2為PMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件； 和/或， 在每個鎖存器中，采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PMOS管；負載模塊由麗1、麗2和MCl組成，負載模塊由麗3、MN4和MC2組成，作為負載模塊的晶體管MNl?MN4和鐘控晶體管MC1、MC2為NMOS管； 和/或， 在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PMOS管；負載模塊由Z1、Z2和MCl組成，負載模塊由Z3、Z4和MC2組成，作為負載模塊的鐘控晶體管MC1、MC2為NMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件； 和/或， 在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NPN管；作為負載模塊的負載管MPl?MP4以及時鐘控制管MC1、MC2為PMOS管； 和/或， 在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為NPN管；負載模塊由Zl、Z2和MCl組成，負載模塊由Z3、TA和MC2組成，作為負載模塊的鐘控晶體管MC1、MC2為PMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件； 和/或， 在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PNP管；負載模塊由麗1、麗2和MCl組成，負載模塊由麗3、MN4和MC2組成，作為負載模塊的晶體管MNl?MN4和鐘控晶體管MC1、MC2為NMOS管； 和/或， 在每個鎖存器中，所有采樣差分對管和交叉耦合鎖存對管中晶體管M1-M8為PNP管；負載模塊由Zl、Z2和MCl組成，負載模塊由Z3、TA和MC2組成，作為負載模塊的晶體管Zl?TA和鐘控晶體管MC1、MC2為NMOS管，Zl?TA為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
6.根據(jù)權(quán)利要求1-4中任一項所述的新型低電壓分頻器，其特征在于，該新型低電壓分頻器還包括: 在每個鎖存器的兩個輸出端上接入一個鐘控晶體管為采用反向時鐘信號控制的鐘控晶體管，通過鐘控晶體管增加一個控制維度，調(diào)節(jié)時鐘控制管MCl和MC2的尺寸，并優(yōu)化調(diào)整Ml?M8對管的尺寸，滿足極高工作頻率和較寬工作范圍的要求，使鐘控晶體管參與構(gòu)成負載模塊的動態(tài)負載在采樣階段呈低電阻，在鎖存階段呈高電阻，使得該新型低電壓分頻器為高速、低電源電壓的分頻器。
【文檔編號】H03L7/18GK204013484SQ201420281467
【公開日】2014年12月10日 申請日期:2014年5月29日 優(yōu)先權(quán)日:2014年5月29日
【發(fā)明者】于云豐, 潘文光, 黃偉, 肖時茂 申請人:無錫中科微電子工業(yè)技術(shù)研究院有限責任公司