專利名稱：一種高速的可編程分頻器的制作方法
一種高速的可編程分頻器技術(shù)領(lǐng)域
本發(fā)明屬于頻率合成器技術(shù)領(lǐng)域，特別涉及一種高速的可編程分頻器。
技術(shù)背景
頻率合成器，是以一個精確度、穩(wěn)定度極好的石英晶體震蕩器作為基準頻率，并利 用加、減、乘、除等基本運算，以獲得與石英晶體震蕩器同等精確度和穩(wěn)定度的大量離散頻 率信號的設(shè)備?？删幊谭诸l器是頻率合成器中的一個很重要的模塊，由于頻率合成器中的 壓控振蕩器輸出頻率很高，因此可編程分頻器就必須能對高頻率進行正確分頻，并能實現(xiàn) 較寬的分頻比范圍。
目前高速可編程分頻器結(jié)構(gòu)主要有基于雙模預分頻的吞脈沖分頻器和基于基本 分頻單元的多模分頻器兩種結(jié)構(gòu)?；陔p模預分頻的吞脈沖分頻器因高速、結(jié)構(gòu)簡單等特 點，被廣泛應用頻率合成器中，但是在現(xiàn)有的基于雙模預分頻的吞脈沖分頻器中的檢測置 數(shù)邏輯單元設(shè)計中，大多數(shù)檢測置數(shù)邏輯單元通常是對P計數(shù)器減計數(shù)到0后檢測并產(chǎn)生 一個置數(shù)使能信號，這樣檢測和置數(shù)信號的產(chǎn)生必須在可編程分頻器輸入信號的一個時鐘 周期內(nèi)完成，當輸出信號頻率較高時，檢測置數(shù)邏輯單元的延遲將很難控制在輸入信號的 一個時鐘周期內(nèi)，從而不能正確分頻。發(fā)明內(nèi)容
本發(fā)明的目的是為了解決現(xiàn)有的分頻器在輸出信號頻率較高時不能正確分頻，提 出了一種高速的可編程分頻器。
為了解決上述問題，本發(fā)明的技術(shù)方案是一種高速的可編程分頻器，包括4/5 預分頻器、P計數(shù)器、S計數(shù)器和檢測置數(shù)邏輯單元，所述P計數(shù)器由η個D觸發(fā)器組成，其 中η是不小于4且不大于9的整數(shù)；所述S計數(shù)器由2個D觸發(fā)器組成，其特征在于，所述 檢測置數(shù)邏輯單元由η-2個與門、2個與非門和1個帶有復位功能的D觸發(fā)器組成，所述4/5 預分頻器的反相輸出端連接在帶有復位功能的D觸發(fā)器時鐘信號端，所述檢測置數(shù)邏輯單 元第1個至第η-3個與門的一個輸入端分別連接到P計數(shù)器的第2個至第η-2個D觸發(fā)器 的反相輸出端，第1個至第η-3個與門的另一個輸入端分別連接到第2個至第η-2個與門 的輸出端，第η-2個與門的兩個輸入端分別連接P計數(shù)器的第η-1個和第η個D觸發(fā)器的 反相輸出端；所述檢測置數(shù)邏輯單元的第一個與非門兩個輸入端分別連接到4/5預分頻器 的輸出端和檢測置數(shù)邏輯單元的第二個與非門的輸出端；檢測置數(shù)邏輯單元的第二個與非 門的兩個輸入端分別連接到所述S計數(shù)器的2個D觸發(fā)器的反相輸出端；檢測置數(shù)邏輯單 元的第二個與非門的輸出端連接到4/5預分頻器的分頻比控制端；檢測置數(shù)邏輯單元的1 個帶有復位功能的D觸發(fā)器的復位端連接到檢測置數(shù)邏輯單元的第1個與門的輸出端，其 數(shù)據(jù)端連接到其反相輸出端，其正相輸出端連接到P計數(shù)器中的η個D觸發(fā)器的置數(shù)使能 端和S計數(shù)器中的2個D觸發(fā)器的置數(shù)使能端。
當η = 7時，可以在使得可編程分頻器的分頻比的范圍和工作頻率綜合性能達到最優(yōu)。
本發(fā)明的有益效果本發(fā)明中的檢測置數(shù)邏輯單元相對于傳統(tǒng)的結(jié)構(gòu)縮短了檢測 的延遲，即當P計數(shù)器減計數(shù)到1時，檢測置數(shù)邏輯單元開始檢測，通過一定的邏輯處理產(chǎn) 生一個信號，這個信號使得P計數(shù)器和S計數(shù)器的置數(shù)使能端有效，檢測置數(shù)整個過程控制 在輸入信號的4個時鐘周期內(nèi)，相對于傳統(tǒng)的減計數(shù)到0才開始置數(shù)的檢測置數(shù)邏輯，檢測 和置數(shù)必須控制在輸入信號的1個時鐘周期內(nèi)完成，可以使得可編程分頻器的工作頻率提 高1倍以上，同時P計數(shù)器中D觸發(fā)器的個數(shù)可重置使得可編程分頻器具有靈活的連續(xù)整 數(shù)分頻比范圍。


圖1是本發(fā)明可編程分頻器的結(jié)構(gòu)示意圖。
圖2是本發(fā)明可編程分頻器的電路原理圖。
圖3是本發(fā)明檢測置數(shù)邏輯時序圖。
具體實施方式
下面結(jié)合附圖和具體的實例對本發(fā)明做進一步的說明
如圖1所示本發(fā)明的高速的可編程分頻器包括4/5預分頻器1、P計數(shù)器2、檢 測置數(shù)邏輯單元3和S計數(shù)器4。其中，P計數(shù)器2由η個D觸發(fā)器組成，其中η是不小于 4且不大于9的整數(shù)；S計數(shù)器4由2個D觸發(fā)器組成；檢測置數(shù)邏輯單元3由η-2個與門、 兩個與非門和1個帶有復位功能的D觸發(fā)器組成。
當η = 7時，可以在使得可編程分頻器的分頻比的范圍和工作頻率的綜合性能達 到最優(yōu)。下面以η = 7為例，來說明本發(fā)明的高速的可編程分頻器的具體電路連接和其工 作過程。
如圖2所示，P 計數(shù)器 2 由 7 個D觸發(fā)器DFF21、DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27組成；S計數(shù)器4由2個D觸發(fā)器DFF41、DFF42組成；檢測置數(shù)邏輯單元3由5個與 門 AND31、AND32、AND33、AND34、AND35, 2 個與非門 ANDN31、ANDN32 和 1 個帶有復位功能的 D觸發(fā)器DFF31組成，4/5預分頻器1的輸出反相端f。utn連接在帶有復位功能的D觸發(fā)器 DFF31時鐘信號端CLK，檢測置數(shù)邏輯單元3的第1個至第4個與門AND31、AND32、AND33、 AND34的一個輸入端分別連接到P計數(shù)器2的第2個至第5個觸發(fā)器DFF22、DFF23、DFFM、 DFF25的反相輸出端QN，第1個至第4個與門AND31、AND32、AND33、AND34的另一個輸入端 分別連接到第2個至第5個與門AND32、AND33、AND34、AND35的輸出端，第5個與門AND35 的兩個輸入端分別連接P計數(shù)器2的第6個和第7個D觸發(fā)器DFM6、DFF27的反相輸出 端QN ；所述檢測置數(shù)邏輯單元3的第一個與非門ANDN31兩個輸入端分別連接到4/5預分 頻器1的輸出端和檢測置數(shù)邏輯單元3的第二個與非門ANDN32的輸出端，檢測置數(shù)邏輯單 元3的第二個與非門ANDN32的兩個輸入端分別連接到所述S計數(shù)器4的2個D觸發(fā)器的 DFF4UDFF42反相輸出端QN ；檢測置數(shù)邏輯單元3的第二個與非門ANDN32的輸出端連接到 4/5預分頻器1的分頻比控制端Mode ；檢測置數(shù)邏輯單元3的1個帶有復位功能的D觸發(fā) 器DFF31的復位端RST連接到檢測置數(shù)邏輯單元3的第1個與門AND31的輸出端，其數(shù)據(jù)段 端D連接到其反相輸出端QN，其正相輸出端Q連接到P計數(shù)器2中的7個D觸發(fā)器DFF21、DFF22、DFF23、DFF24、DFF25, DFF26, DFF27的置數(shù)使能端Ld和S計數(shù)器4中的2個D觸發(fā) 器DFF41、DFF42的置數(shù)使能端Ld。f。ut為可編程分頻器的輸出信號，可以從檢測置數(shù)邏輯 單元3的5個與門的其中一個與門輸出端引出，與門的選擇決定了輸出信號的占空比。
由于4/5預分頻器屬于本領(lǐng)域的公知現(xiàn)有技術(shù)，因此在這里對其結(jié)構(gòu)不再做詳細 描述。
具體的工作流程首先P計數(shù)器2和S計數(shù)器4置數(shù)，4/5預分頻器1的分頻比為 5，P計數(shù)器2和S計數(shù)器4都開始計數(shù)，當S計數(shù)器4減計數(shù)到0時，檢測置數(shù)邏輯單元3 中與非門ANDN32輸出0電平給4/5預分頻器1的Mode端，4/5預分頻器1的分頻比變?yōu)?， S計數(shù)器1停止計數(shù)，即通過與非門ANDN31使得S計數(shù)器的輸入為0電平來實現(xiàn)停止計數(shù)， 而P計數(shù)器2繼續(xù)計數(shù)，當P計數(shù)器2減計數(shù)到1時，檢測置數(shù)邏輯單元3通過與門AND31、 AND32、AND33、AND34、AND35，對 P 計數(shù)器 2 中 D 觸發(fā)器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的輸出進行與組合邏輯，即當P計數(shù)器2減計數(shù)到0000001時，與門AND31的輸出由 低電平變?yōu)楦唠娖?，在與門AND31的輸出信號的控制下，D觸發(fā)器DFF31產(chǎn)生一個置數(shù)使能 信號，使P計數(shù)器2和S計數(shù)器4開始重新置數(shù)，可編程分頻器開始進行新一輪的分頻。
具體的檢測置數(shù)時序邏輯如圖3所示，fin為可編程分頻器的輸入信號，f。utn為4/5 預分頻器1的反相輸出信號，連接在D觸發(fā)器DFF31的時鐘信號端CLK，Ren為與門AND31輸 出端信號，Ld為P計數(shù)器2和S計數(shù)器4的置數(shù)使能信號，Mode為4/5預分頻器1的分頻 比控制端Mode的控制信號，f。utp為4/5預分頻器1的正相輸出信號。
當 P 計數(shù)器 2 減計數(shù)到 0000001 時，D 觸發(fā)器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的反相輸出端QN都為1，此時與門AND31輸出端信號的電平由1變?yōu)?，即Rm信號由 高電平變?yōu)榈碗娖?，由于R 作為D觸發(fā)器DFF31復位端的復位信號(低電平有效)，D觸發(fā) 器DFF31開始工作，D觸發(fā)器DFF31的CLK端輸入信號為f。utn，故當信號f。utn的下一個上升 沿到來時，即P計數(shù)器減計數(shù)到0，D觸發(fā)器DFF31輸出信號Ld由低電平變?yōu)楦唠娖?，Ld作 為P計數(shù)器2和S計數(shù)器4的置數(shù)使能信號，故P計數(shù)器2和S計數(shù)器4開始重新置數(shù)，進 行新一輪的計數(shù)，在新一輪的計數(shù)中，Mode信號從低電平變?yōu)楦唠娖剑?/5預分頻器1的分 頻比變?yōu)?，故信號f。utp為輸入信號fin的5分頻信號，從圖3的檢測置數(shù)邏輯時序圖可知， 從檢測到置數(shù)信號有效的整個時延、控制在輸入信號的4個時鐘周期內(nèi)，而傳統(tǒng)的P計數(shù) 器減計數(shù)到0才開始檢測并置數(shù)的檢測置數(shù)時序邏輯中，檢測和置數(shù)必須控制在輸入信號 的1個時鐘周期內(nèi)完成，可以看出相對于傳統(tǒng)的減計數(shù)到0才開始檢測的檢測置數(shù)邏輯，本 發(fā)明的分頻器工作頻率可以提高1倍以上。同時P計數(shù)器中D觸發(fā)器的個數(shù)可重置使得可 編程分頻器具有靈活的連續(xù)整數(shù)分頻比范圍。
本領(lǐng)域的普通技術(shù)人員將會意識到，這里所述的實施例是為了幫助讀者理解本發(fā) 明的原理，應被理解為發(fā)明的保護范圍并不局限于這樣的特別陳述和實施例。凡是根據(jù)上 述描述做出各種可能的等同替換或改變，均被認為屬于本發(fā)明的權(quán)利要求的保護范圍。
權(quán)利要求
1.一種高速的可編程分頻器，包括4/5預分頻器、P計數(shù)器、S計數(shù)器和檢測置數(shù)邏輯 單元，所述P計數(shù)器由η個D觸發(fā)器組成，其中η是不小于4且不大于9的整數(shù)；所述S計 數(shù)器由2個D觸發(fā)器組成，其特征在于，所述檢測置數(shù)邏輯單元由η-2個與門、2個與非門和1個帶有復位功能的D觸發(fā)器組 成，所述4/5預分頻器的反相輸出端連接在帶有復位功能的D觸發(fā)器時鐘信號端，所述檢測 置數(shù)邏輯單元第1個至第η-3個與門的一個輸入端分別連接到P計數(shù)器的第2個至第η-2 個D觸發(fā)器的反相輸出端，第1個至第η-3個與門的另一個輸入端分別連接到第2個至第 η-2個與門的輸出端，第η-2個與門的兩個輸入端分別連接P計數(shù)器的第η_1個和第η個D 觸發(fā)器的反相輸出端；所述檢測置數(shù)邏輯單元的第一個與非門兩個輸入端分別連接到4/5 預分頻器的輸出端和檢測置數(shù)邏輯單元的第二個與非門的輸出端，檢測置數(shù)邏輯單元的第 二個與非門的兩個輸入端分別連接到所述S計數(shù)器的2個D觸發(fā)器的反相輸出端；檢測置 數(shù)邏輯單元的第二個與非門的輸出端連接到4/5預分頻器的分頻比控制端；檢測置數(shù)邏輯 單元的1個帶有復位功能的D觸發(fā)器的復位端連接到檢測置數(shù)邏輯單元的第1個與門的輸 出端，其數(shù)據(jù)端連接到其反相輸出端，其正相輸出端連接到P計數(shù)器中的η個D觸發(fā)器的置 數(shù)使能端和S計數(shù)器中的2個D觸發(fā)器的置數(shù)使能端。
2.根據(jù)權(quán)利要求1所述的高速的可編程分頻器，其特征在于，所述的η為7。
全文摘要
本發(fā)明公開了一種高速的可編程分頻器。本發(fā)明針對現(xiàn)有的分頻器在輸出信號頻率較高時不能正確分頻，提出了一種高速的可編程分頻器，包括4/5預分頻器、P計數(shù)器、S計數(shù)器和檢測置數(shù)邏輯單元，其特征在于所述檢測置數(shù)邏輯單元由n-2個與門、2個與非門和1個帶有復位功能的D觸發(fā)器組成。檢測置數(shù)邏輯單元相對于傳統(tǒng)的結(jié)構(gòu)縮短了檢測的延遲，即當P計數(shù)器減計數(shù)到1時，檢測置數(shù)邏輯單元開始檢測，通過一定的邏輯處理產(chǎn)生一個信號，這個信號使得P計數(shù)器和S計數(shù)器的置數(shù)使能端有效，檢測置數(shù)整個過程控制在輸入信號的4個時鐘周期內(nèi)，相對于傳統(tǒng)的減計數(shù)到0才開始置數(shù)的檢測置數(shù)邏輯，使得可編程分頻器的工作頻率提高1倍以上。
文檔編號H03K23/00GK102035538SQ201010590208
公開日2011年4月27日 申請日期2010年12月16日 優(yōu)先權(quán)日2010年12月16日
發(fā)明者文光俊, 楊擁軍, 鞠英 申請人:電子科技大學