本發(fā)明涉及電子電路技術(shù)領(lǐng)域，具體涉及一種比較器及逐次逼近型模數(shù)轉(zhuǎn)換器。

背景技術(shù)：

逐次逼近型模數(shù)轉(zhuǎn)換器(saradc)是具有中等轉(zhuǎn)換速度精度和中等轉(zhuǎn)換速度的模數(shù)轉(zhuǎn)換器。saradc采用cmos工藝實現(xiàn)，不僅功耗低、占用的芯片面積小，而且易于實現(xiàn)多路轉(zhuǎn)換?？傮w而言，saradc在精度、速度、功耗和成本方面具有綜合優(yōu)勢，因此被廣泛應(yīng)用與工業(yè)控制、醫(yī)療儀器以及微處理器等領(lǐng)域。

在saradc中，比較器是必不可少的器件，主要作用是將一個模擬信號同另一個模擬信號或者參考信號進(jìn)行比較，并根據(jù)比較結(jié)果輸出一個二進(jìn)制數(shù)。隨著工藝的演進(jìn)，器件本身增益以及電源電壓越來越低，這些都增加了比較器的設(shè)計難度。因此，在比較器結(jié)構(gòu)上有所突破，對于整個saradc有著很重要的意義。

通常情況下，比較器在一個時鐘周期內(nèi)通常要完成多次的比較，留給比較器每次比較時間很短。同時，saradc需要分辨很小的輸入電壓，使得比較器需要較高的增益。另外，由于saradc的電路結(jié)構(gòu)可以實現(xiàn)低功耗，使得比較器也要實現(xiàn)低功耗。因此，需要設(shè)計一個高速、高增益、低功耗的比較器，以滿足saradc的上述要求。

然而，現(xiàn)有saradc中，比較器的運算速度難以滿足用戶的需求。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的技術(shù)問題是如何進(jìn)一步提高saradc中比較器的運算速度。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種比較器，所述比較器包括：前置運放電路、共模前饋電路及鎖存器電路，其中：

所述前置運放電路與第一時鐘信號輸入端及待比較信號輸入端連接，適于在所述第一時鐘信號輸入端輸入的時鐘信號的控制下，對所述待比較信號輸入端輸入的信號進(jìn)行放大，并輸入至所述共模前饋電路的輸入端；所述共模前饋電路與所述前置運放電路及所述鎖存器電路耦接，適于在所述前置運放電路輸出的信號的控制下，產(chǎn)生相應(yīng)的共模信號并輸入至所述鎖存器電路中cmos反相器的信號輸出端；所述鎖存器電路，與所述共模前饋電路耦接，適于對所述共模前饋電路輸入的共模信號進(jìn)行比較，并根據(jù)比較結(jié)果輸出相應(yīng)的數(shù)字信號。

可選地，所述鎖存器電路包括：第一cmos反相器、第二cmos反相器，第一pmos管及第二pmos管，其中：

所述第一cmos反相器的信號輸入端與所述第二cmos反相器的信號輸出端連接，信號輸出端與所述第二cmos反相器的信號輸入端連接；所述第一cmos反相器的電壓輸入端經(jīng)所述第一pmos管與電源電壓輸入端連接，電壓輸出端接地；所述第二cmos反相器的電壓輸入端經(jīng)所述第二pmos管與所述電源電壓輸入端連接，電壓輸出端接地。

可選地，所述共模前饋電路包括：第三pmos管、第四pmos管、第一nmos管及第二nmos管，其中：

所述第三pmos管的源極與所述電源電壓輸入端連接，柵極與所述第一nmos管的柵極連接，漏極與所述第一nmos管的漏極及所述第一cmos反相器的信號輸入端連接；所述第四pmos管的源極與所述電源電壓輸入端連接，柵極與所述第二nmos管的柵極連接，漏極與所述第二nmos管的漏極及所述第二cmos反相器的信號輸入端連接；所述第一nmos管及第二nmos管的柵極分別與所述前置運放電路的輸出端連接，源極接地。

可選地，所述比較器還包括：復(fù)位電路，與第二時鐘信號輸入端及所述鎖存器電路連接，適于在所述第二時鐘信號輸入端輸入的時鐘信號的控制下，對所述鎖存器電路進(jìn)行復(fù)位操作，所述第二時鐘信號輸入端輸入的時鐘信號與所述第一時鐘信號輸入端輸入的時鐘信號相反。

可選地，所述復(fù)位電路包括：第三noms管及第四nmos管，其中：

所述第三noms管及第四nmos管的柵極分別與所述第二時鐘信號輸入端連接，漏極與所述鎖存器電路中cmos反相器的電壓輸入端連接，源極接地。

可選地，所述復(fù)位電路還包括：第五noms管及第六nmos管，其中：

所述第五noms管及第六nmos管的柵極分別與所述第二時鐘信號輸入端連接，漏極與所述鎖存器電路中cmos反相器的信號輸出端連接，源極接地。

本發(fā)明實施例還提供了一種逐次逼近型模數(shù)轉(zhuǎn)換器，所述逐次逼近型模數(shù)轉(zhuǎn)換器上述任一種比較器。

與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下有益效果：

通過設(shè)置共模前饋電路，將共模前饋電路與所述前置運放電路及所述鎖存器電路耦接，在所述前置運放電路輸出的信號的控制下，共模前饋電路可以產(chǎn)生相應(yīng)的共模信號并輸入至所述鎖存器電路中cmos反相器的輸出端，由此可以使得cmos反相器中的nmos管快速導(dǎo)通，提高鎖存器電路的運算速度，從而使得比較器的運算速度提高。

進(jìn)一步地，在鎖存器電路中，通過將第一cmos反相器及第二cmos反相器的電壓輸出端接地，可以消除第一cmos反相器及第二cmos反相器中nmos管的源極負(fù)反饋電阻，進(jìn)一步提高鎖存器電路的運算速度，同時降低電源電壓的影響，從而使得比較器的運算速度進(jìn)一步提高，并且，在低電壓電壓下，所述比較器也可以保持高速高增益。

進(jìn)一步地，通過設(shè)置復(fù)位電路，可以避免鎖存器電路在非工作狀態(tài)時，產(chǎn)生靜態(tài)功耗，進(jìn)一步降低比較器的功耗。

附圖說明

圖1是現(xiàn)有技術(shù)中一種比較器的電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明實施例中一種比較器的結(jié)構(gòu)示意圖；

圖3a是現(xiàn)有技術(shù)中比較器在電源電壓為1.08v時輸入輸出的時序圖；

圖3b是本發(fā)明實施例中比較器在電源電壓為1.08v時輸入輸出時序圖；

圖4a是現(xiàn)有技術(shù)中比較器在電源電壓為0.95v時輸入輸出時序圖；

圖4b是本發(fā)明實施例中比較器在電源電壓為0.95v時輸入輸出時序圖；

圖5a是現(xiàn)有技術(shù)中比較器在電源電壓為0.8v時輸入輸出時序圖；

圖5b是本發(fā)明實施例中比較器在電源電壓為0.8v時輸入輸出時序圖。

具體實施方式

圖1為現(xiàn)有的saradc中比較器的電路結(jié)構(gòu)圖。如圖1所示，所述比較器可以包括第一前置運放電路11，第二前置運放電路121及122，第三前置運放電路131及132，以及鎖存器電路14。其中，所述第一前置運放電路11，第二前置運放電路121及122，以及第三前置運放電路131及132分別適于對輸入的信號進(jìn)行逐級放大，最終由鎖存器電路14將輸入的信號進(jìn)行比較，并根據(jù)比較結(jié)果輸出相應(yīng)的數(shù)字信號。

具體地，所述第二前置運放電路121包括串聯(lián)連接的pmos管p1及nmos管p2，所述第三前置運放電路131包括pmos管p3及pmos管p4，所述鎖存器電路14包括：第一cmos反相器141、第二cmos反相器142、nmos管p5及nmos管p6。其中，p1、p3及p4的源極與電源電壓vdd連接；p1及p2的漏極與p3、p4及p5的柵極連接；p3的漏極與第一cmos反相器141的信號輸出端outn連接；第一cmos反相器141的信號輸入端與第二cmos反相器142的信號輸出端outp連接；第一cmos反相器141及第二cmos反相器142的電壓輸入端與電源電壓vdd連接，電壓輸出端分別經(jīng)p5及p6接地。

需要說明的是，第二前置運放電路121及122以及第三前置運放電路131及132均為對稱電路，關(guān)于第二前置運放電路122及第三前置運放電路132在比較器中的電路結(jié)構(gòu)及連接關(guān)系可以參照上述對第二前置運放電路121及第三前置運放電路131的描述進(jìn)行實施，此處不再贅述。

所述第一前置運放電路11在時鐘信號latch的控制下，對輸入信號vip及vin進(jìn)行放大，對應(yīng)得到放大后的信號x1p及x1n。信號x1p及x1n再分別由第二前置運放電路121及122進(jìn)行放大，分別得到信號x2n及x2p。信號x2n及x2p再分別經(jīng)第二前置運放電路131及132的放大后，輸入至鎖 存器電路14中，由鎖存器電路14對輸入的信號進(jìn)行比較，并根據(jù)比較結(jié)果輸出相應(yīng)的數(shù)字信號。

在上述比較器中，由于第一前置運放電路11、第二前置運放電路121及122以及第三前置運放電路131及132均是在時鐘信號latch的控制下進(jìn)行工作，因此可以避免消耗靜態(tài)電流，也就不會產(chǎn)生靜態(tài)功耗，使得所述比較器的整體功耗降低，并且可以滿足用于對比較器的增益的要求。

然而，在上述比較器中，鎖存器電路14在工作時，p5或p6處于導(dǎo)通狀態(tài)。也就是說，鎖存器電路14在工作時，會存在導(dǎo)通阻抗。導(dǎo)通阻抗的存在，會相應(yīng)弱化了第一cmos反相器141或第二cmos反相器142的有效低頻跨導(dǎo)(gm)值，導(dǎo)致第一cmos反相器141及第二cmos反相器142的運算速度降低，最終導(dǎo)致比較器的運算速度降低。尤其在電源電壓較低時，導(dǎo)通阻抗越大，第一cmos反相器141及第二cmos反相器142的運算速度下降越明顯，比較器的運算速度難以滿足用戶要求。

針對上述問題，本發(fā)明實施例提供了一種比較器，所述比較器中設(shè)置有共模前饋電路，并且共模前饋電路與所述前置運放電路及所述鎖存器電路耦接，在所述前置運放電路輸出的信號的控制下，共模前饋電路可以產(chǎn)生相應(yīng)的共模信號并輸入至所述鎖存器電路中cmos反相器的輸出端，由此可以使得cmos反相器中的nmos管快速導(dǎo)通，提高鎖存器電路的運算速度，從而使得比較器的運算速度提高。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)地說明。

如圖2所示，本發(fā)明實施例提供了一種比較器，所述比較器可以包括：前置運放電路21，共模前饋電路221及222，以及鎖存器電路23。其中：

所述前置運放電路21與第一時鐘信號輸入端及待比較信號輸入端連接，適于在所述第一時鐘信號輸入端輸入的時鐘信號的控制下，對所述待比較信號輸入端輸入的信號進(jìn)行放大，并輸入至所述共模前饋電路的輸入端；

所述共模前饋電路221及222分別與所述前置運放電路21及所述鎖存器電路23耦接，適于在所述前置運放電路21輸出的信號的控制下，產(chǎn)生相應(yīng) 的共模信號并輸入至所述鎖存器電路23中cmos反相器的信號輸出端；

所述鎖存器電路23，分別與所述共模前饋電路221及222耦接，適于對所述共模前饋電路221及222輸入的共模信號進(jìn)行比較，并根據(jù)比較結(jié)果輸出相應(yīng)的數(shù)字信號。

在具體實施中，所述前置運放電路21，共模前饋電路221及222，以及鎖存器電路23可以存在多種電路結(jié)構(gòu)，具體不受限制。無論具體電路結(jié)構(gòu)如何，均不構(gòu)成對本發(fā)明的限制，且均在本發(fā)明的保護(hù)范圍之內(nèi)。

在本發(fā)明的一實施例中，所述鎖存器電路23可以包括：第一cmos反相器231、第二cmos反相器232，第一pmos管m1及第二pmos管m2。其中：

所述第一cmos反相器231的信號輸入端與所述第二cmos反相器232的信號輸出端outn連接，信號輸出端outp與所述第二cmos反相器232的信號輸入端連接；所述第一cmos反相器231的電壓輸入端經(jīng)所述第一pmos管m1與電源電壓輸入端連接，電壓輸出端接地；所述第二cmos反相器232的電壓輸入端經(jīng)所述第二pmos管m2與所述電源電壓輸入端連接，電壓輸出端接地。

在本發(fā)明的一實施例中，所述共模前饋電路221可以包括：第三pmos管m3及第一nmos管m4，所述共模前饋電路包括222可以包括：第四pmos管m5及第二nmos管m6。其中：

所述第三pmos管m3的源極與所述電源電壓輸入端連接，柵極與所述第一nmos管m4的柵極連接，漏極與所述第一nmos管m4的漏極及所述第一cmos反相器231的信號輸入端連接；

所述第四pmos管m5的源極與所述電源電壓輸入端連接，柵極與所述第二nmos管m2的柵極連接，漏極與所述第二nmos管m2的漏極及所述第二cmos反相器232的信號輸入端連接；

所述第一nmos管m4及第二nmos管m2的柵極分別與所述前置運放電路21的輸出端連接，源極接地。

需要說明的是，在本發(fā)明的實施例中，所述共模前饋電路221及222不僅可以為鎖存器電路23提供共模信號，還可以對前置放大電路21輸出的信號進(jìn)行放大。也就是說，所述共模前饋電路221及222還具有放大的作用，因此可以進(jìn)一步提高比較器的增益。

在本發(fā)明的一實施例中，所述前置運放電路21可以包括：第五pmos管m7、第六pmos管m8、第七nmos管m9、第八nmos管m10及第九nmos管m11。其中：

第五pmos管m7的柵極與第六pmos管m8的柵極均與第一時鐘信號輸入端相連。第五pmos管m7與第六pmos管m8的漏極均與電源電壓輸入端連接。第五pmos管m7的源極與第七nmos管m9的漏極連接，第六pmos管m8的源極與第八nmos管m10的漏極連接。第七nmos管m9及第八nmos管m10的柵極與待比較信號輸入端連接，第七nmos管m9及第八nmos管m10的源極均與第九nmos管m11的漏極連接。第九nmos管m11的柵極與第一時鐘信號輸入端相連，源極接地。

需要說明的是，在本發(fā)明的實施例中，所述電源電壓輸入端適于提供電源電壓vdd，所述第一時鐘信號輸入端適于提供第一時鐘信號latch，所述待比較信號輸入端適于提供輸入待比較信號vip及vin。

下面以所述第一cmos反相器231及第二cmos反相器232均包括串聯(lián)連接的一pmos管及一nmos管為例，對上述實施例中所給出的比較器的工作原理進(jìn)行詳細(xì)說明：

當(dāng)?shù)谝粫r鐘信號latch為低電平時，第五pmos管m7導(dǎo)通，第五nmos管m11關(guān)斷，前置運放電路21內(nèi)沒有電流，第一pmos管m1關(guān)斷，其它之路上也沒有電流，此時比較器沒有靜態(tài)功耗，使得所述比較器的整體功耗降低。

當(dāng)?shù)谝粫r鐘信號latch為高電平時，第七nmos管m9及第八nmos管m10將分別將待比較信號vip及vin進(jìn)行放大，對應(yīng)得到放大后的信號x2p及x2n。其中，x1n為輸入信號vip的差分信號，x1p為輸入信號vin的差分信號。信號x1n及x1p分別經(jīng)共模前饋電路221及222的處理，對應(yīng)獲 得共模信號x2p及x2n后，將共模信號x2p及x2n輸入至鎖存器電路23進(jìn)行比較。

由于在鎖存器電路23中，主要靠各cmos反相器中的noms管工作，即靠第十nmos管m12及第十一nmos管m13工作，當(dāng)?shù)谌齪mos管m3及第四pmos管m5分別向第五nmos管m12及第六nmos管m13輸入共模信號時，可以使得第十nmos管m12及第十一nmos管m13快速導(dǎo)通，而無須等待由第一pmos管m1及第二pmos管m2流經(jīng)的電流，因此可以提高鎖存器電路23的工作速度。

當(dāng)比較結(jié)果出來后，第一cmos反相器的信號輸出端outp及第二cmos反相器的信號輸出端outn中，一個輸出高電平，一個輸出低電平，此時第一cmos反相器中的第七pmos管m14或第二cmos反相器中的第八pmos管m15關(guān)斷比較器的主通路，比較過程完成。比如，當(dāng)outp輸出高電平、outn輸出低電平時，由第七pmos管m14斷比較器的主通路，反之，則由第八pmos管m15關(guān)斷比較器的主通路。

在上述比較器的電路結(jié)構(gòu)中，當(dāng)?shù)谝粫r鐘信號latch為高電平時，即鎖存器電路23處于工作狀態(tài)時，主要由第三pmos管m3、第五nmos管m12及第六nmos管m13工作，因此，即便在低電壓下，上述比較器也可以提供較高的運算速度。

在具體實施中，所述比較器還可以包括：復(fù)位電路。所述復(fù)位電路與第二時鐘信號輸入端及所述鎖存器電路23連接，適于在所述第二時鐘信號輸入端輸入的時鐘信號latchb的控制下，對所述鎖存器電路23進(jìn)行復(fù)位操作，所述第二時鐘信號輸入端輸入的時鐘信號latchb與所述第一時鐘信號輸入端輸入的時鐘信號latch相反。

在本發(fā)明的一實施例中，所述復(fù)位電路包括：第三noms管m16及第四nmos管m17，其中：所述第三noms管m16的柵極與所述第二時鐘信號輸入端連接，漏極與所述鎖存器電路23中第一cmos反相器231的電壓輸入端連接，源極接地。所述第四nmos管m17的柵極與所述第二時鐘信號輸入端連接，漏極與所述鎖存器電路23中第一cmos反相器232的電壓輸入端連 接，源極接地。

在本發(fā)明的另一實施例中，為了進(jìn)一步強(qiáng)化復(fù)位效果，所述復(fù)位電路除第三noms管m16及第四nmos管m17外，還包括第五noms管m18及第六nmos管m19，其中：所述第五noms管m18的柵極與所述第二時鐘信號輸入端連接，漏極與所述鎖存器電路中第一cmos反相器231的信號輸出端連接，源極接地。所述第六nmos管m19的柵極所述第二時鐘信號輸入端連接，漏極與所述鎖存器電路中第二cmos反相器232的信號輸出端連接，源極接地。

第一時鐘信號latch為低電平時，第五pmos管m7導(dǎo)通，信號x1n及x1p為均高電平，第一nmos管m4導(dǎo)通，第一cmos反相器231的信號輸出端outp及第二cmos反相器232的信號輸出端outn均為低電平。此時，latchb為高電平，m16～m19導(dǎo)通，信號x2p及x2n均為低電平，由此可以使得比較器在信號x2p及x2n的輸出端電壓相同，保證不會有上次比較的結(jié)果殘留，即比較器處于reset狀態(tài)。

為了使本領(lǐng)域技術(shù)人員更加直觀地了解本發(fā)明實施例中所述比較器的技術(shù)效果，分別將現(xiàn)有技術(shù)中比較器的運算速度，與本發(fā)明實施例中比較器的運算速度進(jìn)行了對比。下面對具體比較過程及比較結(jié)果進(jìn)行詳細(xì)描述：

以輸入信號為0.2mv的差分信號為例，電源電壓vdd等于1.08v，第一時鐘信號latch為高電平(即大于等于0.5v)時，現(xiàn)有技術(shù)中的比較器及本發(fā)明實施例中比較器比較結(jié)果的輸出延時情況，可參照圖3a及圖3b。從圖3a中可以看出，現(xiàn)有技術(shù)中的比較器在第一時鐘信號latch為高電平時，比較結(jié)果輸出的延時時間△t1≈754ps。從圖3b中可以看出，本發(fā)明實施例中比較器在第一時鐘信號latch為高電平時，比較結(jié)果輸出的延時時間△t2≈240ps。相對于現(xiàn)有技術(shù)中的比較器，在電源電壓vdd等于1.08v時，本發(fā)明實施例中比較器的運算速度提高超過2倍。

電源電壓vdd等于0.95v，第一時鐘信號latch為高電平(即大于等于0.5v)時，現(xiàn)有技術(shù)中的比較器及本發(fā)明實施例中比較器比較結(jié)果的輸出延時情況，可參照圖4a及圖4b。從圖4a中可以看出，現(xiàn)有技術(shù)中的比較器在 第一時鐘信號latch為高電平時，比較結(jié)果輸出的延時時間△t3≈4.33ns。從圖4b中可以看出，本發(fā)明實施例中比較器在第一時鐘信號latch為高電平時，比較結(jié)果輸出的延時時間△t4≈412ps。將圖4a與圖4b對比可知，在電源電壓vdd等于0.95v時，現(xiàn)有技術(shù)中的比較器比較結(jié)果的輸出延時時間較長，也就是比較器的運算速度較慢，不適合在高速環(huán)境下應(yīng)用。

電源電壓vdd等于0.8v，第一時鐘信號latch為高電平(即大于等于0.5v)時，現(xiàn)有技術(shù)中的比較器及本發(fā)明實施例中比較器比較結(jié)果的輸出延時情況，可參照圖5a及圖5b。從圖5a中可以看出，現(xiàn)有技術(shù)中的比較器在第一時鐘信號latch為高電平時，比較結(jié)果輸出的延時時間△t5≈77.4ns。從圖5b中可以看出，本發(fā)明實施例中比較器在第一時鐘信號latch為高電平時，比較結(jié)果輸出的延時時間△t6≈1.13ns。將圖5a與圖5b對比可知，在電源電壓vdd等于0.8v時，現(xiàn)有技術(shù)中的比較器比較結(jié)果的輸出延時時間較長，也就是比較器的運算速度較慢，不適合在高速環(huán)境下應(yīng)用。

從圖3a、圖4a及圖5a可以看出，隨著電源電壓vdd的降低，現(xiàn)有技術(shù)中比較器比較結(jié)果的輸出延時時間越來越長，也就是說，現(xiàn)有技術(shù)中比較器的運算速度受電源電壓影響較大，并且不適合在高速環(huán)境下應(yīng)用。

從圖3b、圖4b及圖5b中可以看出，隨著電源電壓vdd的降低，本發(fā)明實施例中比較器比較結(jié)果的輸出延時時間遠(yuǎn)遠(yuǎn)小于現(xiàn)有技術(shù)中比較器比較結(jié)果的輸出延時時間，也就是說，相對于現(xiàn)有技術(shù)中比較器的運算速度，本發(fā)明實施例中比較器的運算速度受電源電壓影響較小，并且更適合在高速環(huán)境下應(yīng)用。

本發(fā)明實施例還提供了一種逐次逼近型模數(shù)轉(zhuǎn)換器，所述逐次逼近型模數(shù)轉(zhuǎn)換器包括上述實施例中的比較器。

在具體實施中，除比較器外，所述逐次逼近型模數(shù)轉(zhuǎn)換器還包括：與比較器的輸出端連接的控制器，以及與控制器的輸出端連接的數(shù)/模轉(zhuǎn)換電路，以及為數(shù)/模轉(zhuǎn)換電路提供參考信號的參考電路。比較器的比較結(jié)果輸入至控制器，由控制器根據(jù)比較結(jié)果產(chǎn)生相應(yīng)的數(shù)字信號并輸入至數(shù)/模轉(zhuǎn)換電路。接著，數(shù)/模轉(zhuǎn)換電路根據(jù)參考電路輸出的參考信號，對控制器輸出的信號進(jìn) 行數(shù)模轉(zhuǎn)換，并將轉(zhuǎn)換結(jié)果輸入至比較器的輸入端，重復(fù)執(zhí)行上述控制過程，直至數(shù)/模轉(zhuǎn)換電路的轉(zhuǎn)換結(jié)果與輸入至比較器的信號的電壓接近。

需要說明的是，在具體實施中，所述逐次逼近型模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)不限于上述實施例中所給出的電路結(jié)構(gòu)，只要所述逐次逼近型模數(shù)轉(zhuǎn)換器中包括上述實施例中所給出的比較器即可。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。