本實(shí)用新型涉及芯片設(shè)計(jì)領(lǐng)域，具體涉及一種增強(qiáng)電壓緩沖器線性度的電路。

背景技術(shù)：

軟件無線電等通信系統(tǒng)的關(guān)鍵器件是高速模數(shù)轉(zhuǎn)換器(ADC)。隨著技術(shù)的發(fā)展，ADC已實(shí)現(xiàn)16bit 300Msps采樣速率，以適應(yīng)高性能多載波無線通信應(yīng)用需求。通常情況下高速ADC采樣電容會(huì)流過非常大的瞬態(tài)電流，導(dǎo)致噪聲和線性度降低。同時(shí)封裝和PCB寄生也會(huì)引起ADC性能退化，而且這兩部分寄生影響很難預(yù)測(cè)。為改善上述導(dǎo)致ADC線性退化的因素同時(shí)簡(jiǎn)化設(shè)計(jì)，現(xiàn)在主流的設(shè)計(jì)是在高性能流水線結(jié)構(gòu)ADC采樣電容前加上一個(gè)電壓緩沖器，使之更容易驅(qū)動(dòng)采樣電容。實(shí)現(xiàn)緩沖器的高線性有許多難點(diǎn)，其中最大的難點(diǎn)是大信號(hào)流過緩沖器的電流對(duì)采樣電容的充放電，由于MOS管的I-V非線性特征導(dǎo)致緩沖器輸入輸出的非線性，其關(guān)系如下方程所示：

Itot＝Ibias+Itransient≈1/2Kp(Ggs-Vth)^2

當(dāng)ADC采用很大的采樣電容或者很高的輸入信號(hào)頻率時(shí)，這種由于緩沖所引入的非線性更嚴(yán)重，惡化了高速流水線結(jié)構(gòu)ADC的線性度。為了改善輸入緩沖器的非線性，常規(guī)的方法是增加源跟隨器的偏置電流，減小信號(hào)瞬變電流和偏置電流的比例以降低非線性影響。但是這個(gè)方法不但顯著增加功耗，而且會(huì)增加源跟隨器面積，導(dǎo)致前級(jí)負(fù)載加大。

為了盡量降低輸入緩沖器功耗，現(xiàn)有技術(shù)中存在使用NPN和PNP兩個(gè)三極管構(gòu)成的推挽輸出結(jié)構(gòu)，在相同偏置電流的情況下該結(jié)構(gòu)能減少將近一半輸出阻抗。但這種結(jié)構(gòu)要求在相同電流條件下，推挽的兩個(gè)互補(bǔ)管子具有完全相同的渡越時(shí)間，這在半導(dǎo)體工藝上很難實(shí)現(xiàn)。還有一種基于傳統(tǒng)的Class-A源跟隨緩沖器的線性增強(qiáng)結(jié)構(gòu)。這個(gè)結(jié)構(gòu)中，用一個(gè)電容器連接在緩沖器輸入端和偏置電流源之間。當(dāng)緩沖器給ADC內(nèi)采樣電容充電時(shí)，電容同時(shí)被充電，并且會(huì)從緩沖器源跟隨器的偏置電流中抽取電流，這意味著源跟隨器只有非常少的瞬時(shí)電流。理想情況下，如果該電容和采樣電容相等，源跟隨器幾乎沒有瞬變電流流過，也就是形成電流對(duì)消，從而緩沖器獲得良好的線性度和功耗的平衡。在實(shí)際情況中，電流對(duì)消效果受限于源跟隨器的阻抗。但這個(gè)結(jié)構(gòu)更嚴(yán)重的缺點(diǎn)是增加的電容會(huì)對(duì)前級(jí)形成一個(gè)很大的負(fù)載，影響了緩沖器的驅(qū)動(dòng)效果。因此芯片設(shè)計(jì)中要花大量精力去平衡線性度和前級(jí)負(fù)載。

技術(shù)實(shí)現(xiàn)要素：

實(shí)用新型目的：為了解決現(xiàn)有技術(shù)存在的問題，在不增加輸入端負(fù)載的同時(shí)改善輸入緩沖器線性度，本實(shí)用新型提供一種增強(qiáng)電壓緩沖器線性度的電路。

技術(shù)方案：一種增強(qiáng)電壓緩沖器線性度的電路，包括電壓緩沖器及負(fù)載電容C_S，所述電壓緩沖器包括第一晶體管M₀、第二晶體管M₁及偏置電流源I；所述第一晶體管M₀的柵極連接輸入信號(hào)，漏極連接電源電壓，源級(jí)連接負(fù)載電容C_S的輸入端以及第二晶體管M₁的漏極；所述第二晶體管M₁的柵極連接固定偏置電壓，源級(jí)連接偏置電流源I的輸入端；偏置電流源I的輸入端與負(fù)載電容C_S的輸出端連接，偏置電流源I的輸出端接地。

進(jìn)一步的，所述偏置電流源I的輸入端與負(fù)載電容C_S的輸出端直接連接。

進(jìn)一步的，所述偏置電流源I的輸入端與負(fù)載電容C_S的輸出端之間通過交流耦合電容C_ac連接。

進(jìn)一步的，所述第一晶體管M₀和第二晶體管M₁為NMOS管。

進(jìn)一步的，所述第一晶體管M₀和第二晶體管M₁為PMOS管。

進(jìn)一步的，所述第一晶體管M₀和第二晶體管M₁為雙極型晶體管。

進(jìn)一步的，所述負(fù)載電容C_S為采樣電容。

進(jìn)一步的，所述負(fù)載電容C_S為模數(shù)轉(zhuǎn)換器中的采樣電容。

進(jìn)一步的，所述電壓緩沖器為集成芯片。

有益效果：本實(shí)用新型提供的一種增強(qiáng)電壓緩沖器線性度的電路，與現(xiàn)有技術(shù)相比，在不增加輸入端負(fù)載的同時(shí)，可以改善輸入緩沖器線性度，電路結(jié)構(gòu)簡(jiǎn)單，構(gòu)思巧妙，不增加芯片面積和功耗，有效提升了高速開關(guān)電容電路的性能。

附圖說明

圖1是本實(shí)用新型實(shí)施例一的電路結(jié)構(gòu)圖；

圖2是本實(shí)用新型實(shí)施例二的電路結(jié)構(gòu)圖。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說明。

實(shí)施例一：如圖1所示，增強(qiáng)電壓緩沖器線性度的電路包括電壓緩沖器1及負(fù)載電容C_S，所述電壓緩沖器1包括第一晶體管M₀、第二晶體管M₁及偏置電流源I；所述第一晶體管M₀的柵極連接輸入信號(hào)V_in，漏極連接電源電壓V_CC，源級(jí)連接負(fù)載電容C_S的輸入端以及第二晶體管M₁的漏極；所述第二晶體管M₁的柵極連接固定偏置電壓V_p，源級(jí)連接偏置電流源I的輸入端；偏置電流源I的輸入端與負(fù)載電容C_S的輸出端直接連接，偏置電流源I的輸出端接地。第一晶體管M₀和第二晶體管M₁為NMOS管。電壓緩沖器1集成為芯片，芯片上留有相應(yīng)的與負(fù)載電容相接的引腳。

本實(shí)施例提供了一個(gè)負(fù)載電容C_S輸出端到緩沖器偏置電流源I輸入端的通道，簡(jiǎn)單的將負(fù)載電容Cs的輸出端(B點(diǎn))和緩沖器的直流偏置電流源I的輸入端(A點(diǎn))相連。其中第一晶體管M₀是緩沖器核心器件，第二晶體管M₁可增強(qiáng)偏置電流源I的輸出阻抗。當(dāng)電壓緩沖器1對(duì)采樣電容C_S充電時(shí)，瞬時(shí)電流會(huì)流過C_S然后回到緩沖器的偏置電流源I，于是源跟隨器第一晶體管M₀增加的瞬態(tài)電流和減少的偏置電流相等。由于源跟隨器第一晶體管M₀的總電流包括瞬態(tài)電流和偏置電流，因此這個(gè)結(jié)構(gòu)可以使第一晶體管M₀的電流與輸入信號(hào)V_in幅度無關(guān)、與瞬態(tài)電流大小無關(guān)以及和信號(hào)頻率無關(guān)，最終第一晶體管M₀電流保持恒定。相對(duì)于現(xiàn)有技術(shù)在電壓緩沖器輸入端和偏置電流源之間連接一個(gè)電容器的方法，本實(shí)用新型可以獲得同樣的電流對(duì)消效果，但同時(shí)改善了現(xiàn)有技術(shù)結(jié)構(gòu)對(duì)前級(jí)負(fù)載的影響。

本實(shí)施例中的負(fù)載電容C_S為模數(shù)轉(zhuǎn)換器ADC中的采樣電容，也可以是其他類似的開關(guān)電容電路中的采樣電容，即該增強(qiáng)電壓緩沖器線性度的電路不局限于用在模數(shù)轉(zhuǎn)換器上。第一晶體管M₀和第二晶體管M₁也可以是PMOS管或雙極型晶體管等，效果一樣。

實(shí)施例二：如圖2所示，增強(qiáng)電壓緩沖器線性度的電路包括電壓緩沖器1及負(fù)載電容C_S，所述電壓緩沖器包括第一晶體管M₀、第二晶體管M₁及偏置電流源I；所述第一晶體管M₀的柵極連接輸入信號(hào)Vin，漏極連接電源電壓V_cc，源級(jí)連接負(fù)載電容C_S的輸入端以及第二晶體管M₁的漏極；所述第二晶體管M₁的柵極連接固定偏置電壓V_p，源級(jí)連接偏置電流源I的輸入端；偏置電流源I的輸入端與負(fù)載電容C_S的輸出端之間通過交流耦合電容C_ac連接，偏置電流源I的輸出端接地。第一晶體管M₀和第二晶體管M₁為NMOS管。電壓緩沖器1集成為芯片，芯片上留有相應(yīng)的與負(fù)載電容相接的引腳。

在實(shí)際電路中，有時(shí)由于電壓緩沖器1的直流偏置和負(fù)載電容C_S的直流偏置電壓不同，導(dǎo)致從負(fù)載電容Cs的輸出到偏置電流源I的輸入端直接連接無法實(shí)現(xiàn)，這時(shí)可以在負(fù)載電容Cs輸出端(B點(diǎn))和偏置電流源I輸入端(A點(diǎn))間增加一個(gè)交流耦合電容C_ac，通過交流耦合電容C_ac相連，同樣在改善輸入緩沖器線性度的同時(shí)不會(huì)增加前級(jí)負(fù)載，對(duì)系統(tǒng)影響很小，提高了設(shè)計(jì)優(yōu)化收斂的效率。因此，本實(shí)施例是一個(gè)更加實(shí)用的電路結(jié)構(gòu)，優(yōu)點(diǎn)是第二晶體管M₁源極和負(fù)載電容C_S輸出端的直流電壓偏置電壓可以不同，便于靈活設(shè)計(jì)。

本實(shí)施例中的負(fù)載電容C_S為模數(shù)轉(zhuǎn)換器ADC中的采樣電容，也可以是其他類似的開關(guān)電容電路中的采樣電容，即該增強(qiáng)電壓緩沖器線性度的電路不局限于用在模數(shù)轉(zhuǎn)換器上。第一晶體管M₀和第二晶體管M₁也可以是PMOS管或雙極型晶體管等，效果一樣。

本電路曾在65nm工藝中仿真驗(yàn)證過，對(duì)于輸入信號(hào)從300M到2GHz，相比傳統(tǒng)電路，在同樣負(fù)載和電流情況下，線性度可提高5-20dB，充分說明了本實(shí)用新型的有效性。而且電路結(jié)構(gòu)簡(jiǎn)單，構(gòu)思巧妙，可以在不增加芯片面積和功耗的情況下，改善輸入緩沖器的線性度，有效提升了高速流水線ADC的性能。