1.一種單端比較器，其支持對(duì)輸入的信號(hào)電壓vin進(jìn)行單比特量化，其特征在于，所述單端比較器包括三個(gè)pmos管p0～p2，三個(gè)nmos管n0～n2，一個(gè)電容c，三個(gè)傳輸門(mén)tg1～tg3；電路連接關(guān)系如下；
2.如權(quán)利要求1所述的單端比較器，其特征在于：其實(shí)現(xiàn)對(duì)輸入信號(hào)vin和參考電壓vref進(jìn)行比較的操作策略包括置位階段和比較階段，過(guò)程如下：
3.如權(quán)利要求2所述的單端比較器，其特征在于：
4.如權(quán)利要求3所述的單端比較器，其特征在于：在比較階段，所述單端比較器的輸出邏輯如下：
5.如權(quán)利要求1所述的單端比較器，其特征在于：其還包括一個(gè)用于控制輸出端out在置位階段的電平狀態(tài)的pmos管p3；其中，p3的柵極接使能信號(hào)en，p3的源極接電源vdd，p3的漏極接p2的柵極；
6.一種多比特sar-adc電路，其特征在于，其包括：
7.如權(quán)利要求6所述的多比特sar-adc電路，其特征在于：當(dāng)數(shù)字d0～d3和采樣信號(hào)clk-sample為低電平，則sw1～sw5的輸入端接地，tg0斷開(kāi)；當(dāng)數(shù)字d0～d3和采樣信號(hào)clk-sample為高電平，則sw1～sw4接vref，sw5接vin，tg0導(dǎo)通。
8.如權(quán)利要求7所述的多比特sar-adc電路，其特征在于：其用于實(shí)現(xiàn)對(duì)輸入信號(hào)vin按照最高4bit的精度等級(jí)進(jìn)行量化；4bit量化操作包括采樣階段和比較階段，過(guò)程如下：
9.如權(quán)利要求6所述的多比特sar-adc電路，其特征在于，所述cadc采樣電路中的電容和二選一選通器的數(shù)量n＞6；此時(shí)，多比特sar-adc電路用于實(shí)現(xiàn)對(duì)輸入信號(hào)vin按照最高(n-2)bit的精度等級(jí)進(jìn)行量化；
10.一種cim芯片，其特征在于：其集成有如權(quán)利要求1或5所述的單端比較器，或者集成有如權(quán)利要求6所述的多比特sar-adc電路；并利用所述單端比較器或所述多比特sar-adc電路對(duì)cim芯片中計(jì)算模塊的計(jì)算結(jié)果進(jìn)行量化。