多功能字識(shí)別器元件的制作方法
【專利說明】
[0001] 本申請(qǐng)是申請(qǐng)日為2010年1月15日、申請(qǐng)?zhí)枮?01010005532. 6、發(fā)明名稱為"多 功能字識(shí)別器元件"的專利申請(qǐng)的分案申請(qǐng)。
技術(shù)領(lǐng)域
[0002] 本公開設(shè)及字識(shí)別器元件，具體來說設(shè)及多功能字識(shí)別器元件和包括該元件的測 試和測量儀器。
【背景技術(shù)】
[0003] 在測試和測量儀器中，可W使用某個(gè)字作為用于觸發(fā)的條件。例如，可W在被測裝 置的探測的數(shù)據(jù)總線上出現(xiàn)特定數(shù)字字時(shí)生成觸發(fā)。為了生成此類觸發(fā)，可W使用數(shù)字比 較器來檢測何時(shí)兩個(gè)數(shù)字字匹配。此類電路可W使用分立邏輯口來實(shí)現(xiàn)。例如，可W將輸 入字與觸發(fā)條件字按位異或非。對(duì)于每個(gè)結(jié)果輸出，可W在第二個(gè)邏輯口中組合不理會(huì)位 (do-not-carebit)?？蒞在邏輯電路中將不理會(huì)位修改的結(jié)果輸出組合在一起，W生成指 示輸入字中是否出現(xiàn)觸發(fā)條件字的信號(hào)。
[0004] 但是，上面的實(shí)現(xiàn)導(dǎo)致通過字識(shí)別器的至少S個(gè)口延遲。此外，數(shù)據(jù)總線、探頭和 /或字識(shí)別器中的邏輯口中的延遲差（偏移（skew))可能在數(shù)據(jù)總線的多個(gè)位基本同時(shí)變 化時(shí)導(dǎo)致字的誤識(shí)別。

【發(fā)明內(nèi)容】

[0005] 一個(gè)實(shí)施例包括一種電路，其包括；負(fù)載；禪合到該負(fù)載并響應(yīng)輸入數(shù)據(jù)的第一 差分對(duì)（differentialpair);禪合到該負(fù)載并響應(yīng)輸入數(shù)據(jù)的第二差分對(duì)；禪合到第一 差分對(duì)和第二差分對(duì)并響應(yīng)第一控制信號(hào)和第二控制信號(hào)的第=差分對(duì)；配置成拉禪合到 第一差分對(duì)和第二差分對(duì)的節(jié)點(diǎn)的偏置電路；W及禪合到第=差分對(duì)和偏置電路的電流 源。
[0006] 另一個(gè)實(shí)施例包括一種測試和測量儀器，其包括：配置成獲取多個(gè)數(shù)據(jù)信號(hào)的獲 取電路；多個(gè)字識(shí)別器元件，每個(gè)字識(shí)別器元件配置成將所述數(shù)據(jù)信號(hào)的對(duì)應(yīng)一個(gè)與期望 數(shù)據(jù)位比較，并且每個(gè)字識(shí)別器元件具有小于或等于大約一個(gè)口延遲的延遲；將字識(shí)別器 元件的輸出組合的邏輯電路；化及響應(yīng)該邏輯電路的觸發(fā)電路。
【附圖說明】
[0007] 圖1是根據(jù)一個(gè)實(shí)施例的多功能字識(shí)別器元件的框圖。
[000引圖2是具有可變延遲的圖1的多功能字識(shí)別器元件的示例的示意圖。
[0009] 圖3是圖2的多功能字識(shí)別器元件的偏置電路的示例的示意圖。
[0010] 圖4是根據(jù)一個(gè)實(shí)施例的具有可變延遲的多功能字識(shí)別器元件的示意圖。
[0011] 圖5是根據(jù)一個(gè)實(shí)施例的具有多功能字識(shí)別器的測試和測量儀器的框圖。
【具體實(shí)施方式】
[0012] 圖1是根據(jù)一個(gè)實(shí)施例的多功能字識(shí)別器元件的框圖。字識(shí)別器元件10包括負(fù) 載12、第一差分對(duì)14、第二差分對(duì)16、第立差分對(duì)18、偏置電路20和電流源22。第一差分 對(duì)14和第二差分對(duì)16各自響應(yīng)輸入數(shù)據(jù)D。在此實(shí)施例中，第一差分對(duì)14和第二差分對(duì) 16還響應(yīng)互補(bǔ)輸入數(shù)據(jù)/D，但是第一差分對(duì)14和第二差分對(duì)16還能具有備選輸入，例如 闊值，而非互補(bǔ)輸入數(shù)據(jù)/D。而且，雖然圖示了輸入數(shù)據(jù)D和互補(bǔ)輸入數(shù)據(jù)/D的特定連接， 但是第一差分對(duì)14和第二差分對(duì)16可W配置成根據(jù)邏輯電平、晶體管類型或諸如此類按 期望的來操作。
[0013] 第一差分對(duì)14和第二差分對(duì)16禪合到負(fù)載。差分對(duì)14和16的每個(gè)包括差分輸 出。該些差分輸出交叉禪合到負(fù)載12。
[0014] 第立差分對(duì)18也具有差分輸出。第立差分對(duì)18的第一輸出26禪合到第一差分 對(duì)14的公共節(jié)點(diǎn)。第二輸出28禪合到第二差分對(duì)16的公共節(jié)點(diǎn)。第S差分對(duì)18響應(yīng)第 一控制信號(hào)30和第二控制信號(hào)32。
[0015] 在一個(gè)實(shí)施例中，差分對(duì)14、16和18可W由完全相同的晶體管對(duì)來形成。在另一 個(gè)實(shí)施例中，正如下文進(jìn)一步描述的，第一差分對(duì)14和第二差分對(duì)16可W由較高速的晶體 管來形成而第=差分對(duì)可W由較低速的晶體管來形成。
[0016] 差分對(duì)14、16和18可W由任何多種不同的晶體管來形成。例如，差分對(duì)14、16和 18各自能夠是差分雙極晶體管，W集電級(jí)作為輸出、基極作為差分輸入，而共同禪合的發(fā)射 極作為公共節(jié)點(diǎn)。
[0017] 負(fù)載12可W是任何多種不同的負(fù)載。例如，負(fù)載可W是一對(duì)電阻器、電流發(fā)射鏡 或諸如此類?？蒞將可用作差分放大器的負(fù)載的任何類型的負(fù)載能用作負(fù)載12。
[0018] 偏置電路20可W配置成拉禪合到第一差分對(duì)14和第二差分對(duì)16的節(jié)點(diǎn)。該節(jié) 點(diǎn)可W是第一差分對(duì)14和第二差分對(duì)16之間公共的節(jié)點(diǎn)。正如下文將描述的，該節(jié)點(diǎn)可 W備選地是負(fù)載12的節(jié)點(diǎn)。
[0019] 電流源22禪合到第=差分對(duì)18和偏置電路20。電流源22可W采用多種方式來 實(shí)現(xiàn)。例如，電流源可W是禪合在節(jié)點(diǎn)34和電源端36之間的電阻器。在另一個(gè)實(shí)施例中， 電流源22可W是作為電流發(fā)射鏡的部分的晶體管。無論其何種形式，都可W將來自電流源 22的電流引導(dǎo)到偏置電路20或差分對(duì)18。
[0020] 控制電路24可W禪合到第S差分對(duì)18?？刂齐娐?4配置成生成第一控制信號(hào) 30和第二控制信號(hào)32?？刂齐娐?4可W是任何多種不同的電路。例如，控制電路24可包 括例如可編程口陣列、處理器、分立邏輯或諸如此類的裝置。
[0021] 在一個(gè)實(shí)施例中，第一控制信號(hào)30可W稱為控制信號(hào)W。第二控制信號(hào)可W稱為 控制信號(hào)V?？刂菩盘?hào)W和V由等式（1)和（2)給出：
[0022] W=PT (1)
[0023] F=FI (2)
[0024] 此處，P是期望數(shù)據(jù)信號(hào)。例如，期望數(shù)據(jù)信號(hào)P可W是在匹配輸入數(shù)據(jù)的情況下 能貢獻(xiàn)于字的匹配的位。X是不理會(huì)信號(hào)（do-not-caresi即al)。因此，控制信號(hào)W可W 是不理會(huì)信號(hào)X的相反信號(hào)和期望數(shù)據(jù)信號(hào)P的邏輯與，而控制信號(hào)V可W是不理會(huì)信號(hào) X的相反信號(hào)和期望數(shù)據(jù)信號(hào)P的相反信號(hào)的邏輯與。
[0025] 在一個(gè)實(shí)施例中，取決于控制信號(hào)W和V，可W將第=差分對(duì)18配置成使得流經(jīng) 第=差分對(duì)18的電流可W交替地被引導(dǎo)到第一輸出26或第二輸出28。例如，假定不理會(huì) 信號(hào)X為低，則控制信號(hào)W和V分別遵循期望數(shù)據(jù)信號(hào)P W及期望數(shù)據(jù)信號(hào)P的相反信號(hào)。 結(jié)果，可W使用期望數(shù)據(jù)信號(hào)P將流經(jīng)第=差分對(duì)18的電流引導(dǎo)到第一差分對(duì)14或第二 差分對(duì)16。
[0026] 偏置電路20可配置成使得如果使不理會(huì)信號(hào)X生效，則來自電流源22的電流被 引導(dǎo)到偏置電路20。因此，在不理會(huì)條件中，偏置電路20可W配置成將輸出節(jié)點(diǎn)拉到特定 的狀態(tài)。例如，偏置電路20可W將輸出節(jié)點(diǎn)拉到指示沒有失配的狀態(tài)，使得當(dāng)使不理會(huì)信 號(hào)X生效時(shí)，字識(shí)別器元件10的輸出的任何后續(xù)使用將不否定匹配。但是，狀態(tài)不需要是 匹配狀態(tài)。狀態(tài)可W是使得使用字識(shí)別器元件10的輸出不影響后續(xù)結(jié)果的任何狀態(tài)，而無 論是如何組合字識(shí)別器元件的輸出。
[0027] 在一個(gè)實(shí)施例中，偏置電路20不需要直接響應(yīng)不理會(huì)信號(hào)X。正如下文進(jìn)一步描 述的，偏置電路20可W配置成通過其到其他電路（例如第=差分對(duì)18)的連接來間接響應(yīng) 此類信號(hào)。
[002引圖2是圖1的多功能字識(shí)別器元件的一個(gè)示例的示意圖。該字識(shí)別器是電路60， 包括第一晶體管Q1、第二晶體管Q2、第=晶體管Q3、第四晶體管Q4、第五晶體管Q5、第六晶 體管Q6和第走晶體管Q7。第一晶體管Q1禪合于第一節(jié)點(diǎn)N1與第二節(jié)點(diǎn)N2之間并響應(yīng)數(shù) 據(jù)信號(hào)D。第二晶體管Q2禪合于第S節(jié)點(diǎn)N3與第二節(jié)點(diǎn)N2之間并響應(yīng)相反數(shù)據(jù)信號(hào)/D。 第S晶體管Q3禪合于第S節(jié)點(diǎn)N3與第四節(jié)點(diǎn)M之間并響應(yīng)數(shù)據(jù)信號(hào)D。第四晶體管Q4 禪合于第一節(jié)點(diǎn)N1與第四節(jié)點(diǎn)M之間并響應(yīng)相反數(shù)據(jù)信號(hào)/D。第五晶體管Q5禪合于第 二節(jié)點(diǎn)N2與第五節(jié)點(diǎn)N5之間并響應(yīng)第一控制信號(hào)W。第六晶體管Q6禪合于第四節(jié)點(diǎn)M 與第五節(jié)點(diǎn)N5之間并響應(yīng)第二控制信號(hào)V。第走晶體管Q7禪合于第一節(jié)點(diǎn)N1、第五節(jié)點(diǎn) N5和電壓源VI之間。
[0029] 電阻器R1和R2禪合于節(jié)點(diǎn)N1和N3W及電源Vcc之間。電阻器R1和R2形成晶 體管對(duì)Q1和Q2W及晶體管對(duì)Q3和Q4形成的差分對(duì)的負(fù)載。
[0030] 在一個(gè)實(shí)施例中，第五、第六和第晶體管Q5-7的轉(zhuǎn)換頻率（transition hequency) (ft) 可W小于第一至第四晶體管Ql-4的ft。例如，第五、第六和第^；^晶體管Q5-7 的ft可W小于第一至第四晶體管Ql-4的轉(zhuǎn)換頻率的一半。在分立邏輯電路中，開關(guān)晶體管 必須具有最高ftW便提供最高速度。因?yàn)檩斎霐?shù)據(jù)D能W高速開關(guān)，所W晶體管Q1-4能 具有較高的ft。但是，在操作中，如上所述，此處由控制信號(hào)W和V表示的期望數(shù)據(jù)可能變 化遠(yuǎn)不如輸入數(shù)據(jù)D頻繁。因此，晶體管Q5-7能具有較低的ft。實(shí)際上，晶體管Q5-7的ft 可W低于晶體管Q1-4的ft的1/10。
[0031] 在一個(gè)實(shí)施例中，電路60可W包括禪合于第五節(jié)點(diǎn)N5和電源端Vee之間的電阻 器R3。此處，電阻器R3可W起圖1的電流源22的作用。即，可從隱經(jīng)過電阻器R3的電流 提供到晶體管Q5和Q6形成的差分對(duì)W及提供到形成偏置電路20的部分的晶體管Q7。
[0032] 在圖2中，偏置電路20包括電阻器R4、晶體管Q7和電壓源VI。在一個(gè)實(shí)施例中， 電壓源VI可選擇成具有基本上介于表示控制信號(hào)W和V的邏輯電平的電壓之間的輸出電 壓。例如，電壓源VI可W配置成生成約為控制信號(hào)W和V的高邏輯電平和低邏輯電平之間 的半程的電壓。
[0033] 因此，當(dāng)使控制信號(hào)W和V之一在高狀態(tài)中生效時(shí)，晶體管Q5和Q6中的對(duì)應(yīng)晶體 管將導(dǎo)通，而另一個(gè)晶體管將斷開。此外，當(dāng)使控制信號(hào)W和V中的任一個(gè)在高狀態(tài)中生效 時(shí)，該高狀態(tài)高于電壓源VI的電壓。因此，晶體管Q7被斷開。此外，如果如上所述，使不理 會(huì)信號(hào)X生效，則控制信號(hào)W和V會(huì)都處于低狀態(tài)中。因此，晶體管Q7將導(dǎo)通，因?yàn)殡妷涸?VI的電壓將高于控制信號(hào)W和V。
[0034] 應(yīng)該注意，在本實(shí)施例中，當(dāng)使不理會(huì)信號(hào)X生效時(shí)，輸出邏輯電平將不同。例如， 當(dāng)使控制信號(hào)W或V生效時(shí)，它將高于電壓源VI的電壓。對(duì)應(yīng)的電流將由于跨R3生成的 節(jié)點(diǎn)N5上的電壓而流動(dòng)。但是，當(dāng)電壓源VI的較低電平正在導(dǎo)致晶體管Q7導(dǎo)通時(shí)，將跨 電阻器R3在節(jié)點(diǎn)N5上生成更小的電壓。因此，經(jīng)過電阻器R3的電流將更小。因?yàn)楣?jié)點(diǎn)N1 處的輸出上的電壓擺動(dòng)取決于經(jīng)過電阻器R3的電流，所W當(dāng)使不理會(huì)信號(hào)X生效時(shí)和當(dāng)未 使它生效時(shí)電壓電平將是不同的。
[0035]電壓電平中的該種差異能在其他字識(shí)別器元件的輸出之間引入偏移和/或延遲。 例如，因更小量的