專利名稱：一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，特別涉及一種用于高速攝像機(jī)或攝像機(jī)陣列的多通道圖像數(shù)據(jù)流實(shí)時(shí)采集與存儲(chǔ)系統(tǒng)，屬于數(shù)字圖像處理領(lǐng)域。
背景技術(shù)：
基于視覺感知的攝像機(jī)作為一種普遍的外界場景信息獲取手段，已經(jīng)在許多領(lǐng)域的很多方面得到了非常廣泛的應(yīng)用。圖像采集設(shè)備作為圖像處理系統(tǒng)必備的一個(gè)組成部分，其獲取的圖像質(zhì)量狀況直接決定了后續(xù)過程的處理難度和算法過程設(shè)計(jì)。在如虹膜識別、姿態(tài)識別和目標(biāo)跟蹤等圖像處理中，對采集圖像進(jìn)行實(shí)時(shí)處理的同時(shí)，需要對圖像進(jìn)行實(shí)時(shí)存儲(chǔ)，以進(jìn)行離線分析和算法研究。近年來，隨著半導(dǎo)體工藝的不斷提高，圖像傳感器在分辨率和響應(yīng)靈敏度上都獲得了極大的性能提升，圖像傳感器的行方向上和列方向上的像元數(shù)目各提高一倍，隨之而來的數(shù)據(jù)量就提高了四倍。如何實(shí)現(xiàn)高速實(shí)時(shí)無損圖像數(shù)據(jù)采集和存儲(chǔ)成為了當(dāng)前實(shí)際應(yīng)用和研究領(lǐng)域迫切需要解決的難題?，F(xiàn)有的圖像采集存儲(chǔ)系統(tǒng)為保證系統(tǒng)傳輸?shù)膶?shí)時(shí)性，往往通過限制傳輸碼率的有損壓縮方法，達(dá)到對圖像數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)。在很多對原始圖像數(shù)據(jù)要求無損采集和存儲(chǔ)的場合，當(dāng)前的大部分系統(tǒng)無法滿足需要。此外隨著圖像傳感器分辨率的提高，對系統(tǒng)的數(shù)據(jù)傳輸帶寬也提出了更高的要求。基于攝像機(jī)陣列的結(jié)構(gòu)設(shè)計(jì)方法有著大視場高分辨率的優(yōu)點(diǎn)，在虛擬現(xiàn)實(shí)、機(jī)器視覺、場景拼接等場合得到廣泛研究和應(yīng)用，這也增加了對圖像采集和存儲(chǔ)系統(tǒng)的性能要求。

發(fā)明內(nèi)容
本發(fā)明的目的是為了滿足超高速攝像機(jī)和攝像機(jī)陣列對數(shù)據(jù)采集存儲(chǔ)設(shè)備的性能要求，以實(shí)現(xiàn)以超高速帶寬對多通道圖像數(shù)據(jù)流進(jìn)行實(shí)時(shí)的無損圖像數(shù)據(jù)采集和存儲(chǔ)操作，提出一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)。本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的。本發(fā)明的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，由背板、主控制板、一臺(tái)或者一臺(tái)以上的攝像機(jī)和一個(gè)或者一個(gè)以上的子板組成，其中每臺(tái)攝像機(jī)通過數(shù)據(jù)線連接到一個(gè)子板上，攝像機(jī)或者子板的最大數(shù)量均為10個(gè)，主控制板和子板均插在背板的不同插槽中，通過背板總線實(shí)現(xiàn)相互間的通信；攝像機(jī)將圖像數(shù)據(jù)以LVDS差分串行信號的方式通過數(shù)據(jù)線傳輸?shù)狡鋵?yīng)的子板，采用串行數(shù)據(jù)的方式可以提高圖像數(shù)據(jù)流在傳輸過程中抗干擾能力，同時(shí)也提高了傳輸距離；每個(gè)子板由子板控制器、串轉(zhuǎn)并電路、LVDS驅(qū)動(dòng)電路、SDRAM、VGA驅(qū)動(dòng)電路、背板總線控制電路和8個(gè)SD卡座構(gòu)成；其中子板控制器由FPGA實(shí)現(xiàn)，F(xiàn)PGA采用模塊設(shè)計(jì)的方法，其程序由Verilog HDL語言進(jìn)行開發(fā)，其硬件邏輯模塊包括系統(tǒng)控制模塊、系統(tǒng)仲裁模塊、圖像數(shù)據(jù)預(yù)處理模塊、控制命令發(fā)送模塊、SDRAM控制模塊、VGA控制模塊、10個(gè)PIPO控制模塊和8個(gè)SD卡控制模塊；FPGA中的SDRAM控制模塊通過FPGA接口與SDRAM相連接，對 SDRAM實(shí)現(xiàn)配置、讀數(shù)據(jù)和寫數(shù)據(jù)，SDRAM為子板的幀圖像緩存；VGA控制模塊通過FPGA接口與VGA驅(qū)動(dòng)電路連接，為VGA驅(qū)動(dòng)電路提供數(shù)據(jù)和同步配置；串轉(zhuǎn)并電路負(fù)責(zé)接收攝像機(jī)通過數(shù)據(jù)線傳輸來的串行信號并將其轉(zhuǎn)換為并行信號送入FPGA的圖像數(shù)據(jù)預(yù)處理模塊； 系統(tǒng)控制模塊通過控制命令發(fā)送模塊為FPGA外部LVDS驅(qū)動(dòng)電路提供控制命令，LVDS驅(qū)動(dòng)電路將控制命令送至攝像機(jī)的控制接口，系統(tǒng)控制模塊與背板總線控制電路相連；FPGA中圖像預(yù)處理模塊、VGA控制模塊和8個(gè)SD卡控制模塊分別通過一個(gè)PIPO控制模塊與系統(tǒng)仲裁模塊相連，此外SDRAM控制模塊和系統(tǒng)控制模塊也與系統(tǒng)仲裁模塊相連，系統(tǒng)仲裁模塊負(fù)責(zé)協(xié)調(diào)各個(gè)模塊對SDRAM中幀數(shù)據(jù)的操作；FPGA中每個(gè)SD控制模塊通過SD總線方式分別與一個(gè)SD卡座對應(yīng)相連，實(shí)現(xiàn)SD卡座中SD卡的讀寫和配置操作；主控制板由主板控制器、SDRAM、VGA驅(qū)動(dòng)電路、紅外控制電路、背板總線控制電路和USB總線控制電路構(gòu)成；其中主板控制器由FPGA實(shí)現(xiàn)，F(xiàn)PGA采用模塊設(shè)計(jì)的方法，其程序由Verilog HDL語言進(jìn)行開發(fā)，其硬件邏輯模塊包括系統(tǒng)控制模塊、系統(tǒng)仲裁模塊、SDRAM 控制模塊、VGA控制模塊、紅外控制模塊和PIPO控制模塊；FPGA中的SDRAM控制模塊通過 FPGA接口與SDRAM相連接，對SDRAM實(shí)現(xiàn)配置、讀數(shù)據(jù)和寫數(shù)據(jù)，SDRAM為主控制板的幀圖像緩存；VGA控制模塊通過FPGA接口與VGA驅(qū)動(dòng)電路連接，為VGA驅(qū)動(dòng)電路提供數(shù)據(jù)和同步配置；紅外控制模塊與紅外控制電路相連，實(shí)現(xiàn)系統(tǒng)控制命令的人機(jī)接口 ；系統(tǒng)控制模塊與背板總線控制電路相連；SDRAM控制模塊和系統(tǒng)控制模塊均與系統(tǒng)仲裁模塊相連，此外VGA控制模塊也通過PIPO控制模塊與系統(tǒng)仲裁模塊相連；USB控制模塊與USB總線控制電路相連，實(shí)現(xiàn)與上位機(jī)之間的數(shù)據(jù)通訊；背板包括12個(gè)插槽，其中1個(gè)用于插接主控制板，10個(gè)用于插接子板，另外1個(gè)為擴(kuò)展板插槽，用于對其他應(yīng)用實(shí)現(xiàn)外圍擴(kuò)展；同時(shí)背板上帶有同步時(shí)鐘發(fā)生電路，采用4 個(gè)CY2309時(shí)鐘發(fā)生器生成12個(gè)嚴(yán)格同步的時(shí)鐘信號，作為背板總線通訊的時(shí)鐘分別傳輸給主控制板、擴(kuò)展板和子板，主控制板、擴(kuò)展板和子板以該始終信號作為總線控制模塊的時(shí)鐘驅(qū)動(dòng)源來進(jìn)行工作；上述子板中FPGA的系統(tǒng)控制模塊的功能為負(fù)責(zé)子板所有功能模塊之間的狀態(tài)協(xié)調(diào)，驗(yàn)證各模塊的工作狀態(tài)和運(yùn)行情況，同時(shí)其內(nèi)部總線控制狀態(tài)機(jī)保持與主控制板進(jìn)行通訊，接受主控制板發(fā)來的系統(tǒng)同步采集命令，轉(zhuǎn)發(fā)對應(yīng)攝像機(jī)中的FPGA控制單元，以實(shí)現(xiàn)對圖像傳感器進(jìn)行配置，啟動(dòng)數(shù)據(jù)采集操作；上述子板中的SDRAM作為系統(tǒng)圖像數(shù)據(jù)流的緩沖中心，其存儲(chǔ)空間分成三個(gè)緩沖區(qū)，每個(gè)緩沖區(qū)保存著一整幀圖像數(shù)據(jù)，其中每兩個(gè)緩沖區(qū)組成一個(gè)PIPO緩沖區(qū)，由FPGA 的系統(tǒng)仲裁模塊采用乒乓控制方法進(jìn)行切換，實(shí)現(xiàn)了系統(tǒng)的數(shù)據(jù)協(xié)調(diào)；上述子板中FPGA的系統(tǒng)仲裁器模塊負(fù)責(zé)對SDRAM中的數(shù)據(jù)進(jìn)行管理，具體過程為首先將從攝像機(jī)傳輸過來的圖像數(shù)據(jù)寫入到SDRAM的一個(gè)緩沖區(qū)中，當(dāng)寫滿一幀后， 切換到一個(gè)新的緩沖區(qū)，而此時(shí)將開始將已經(jīng)寫滿的一幀圖像存儲(chǔ)到SD卡中，如此往復(fù)循環(huán)；SD卡的寫入速度大于攝像機(jī)數(shù)據(jù)的傳輸速度；上述主控制板按照背板總線的通信協(xié)議，以數(shù)據(jù)輪詢的方式對系統(tǒng)中所有的子板進(jìn)行訪問控制；本發(fā)明的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其工作過程為
1)系統(tǒng)上電后，主控制板與所有子板均進(jìn)行系統(tǒng)初始化，由主控制板確認(rèn)系統(tǒng)當(dāng)前狀態(tài)，而攝像機(jī)配置圖像傳感器后進(jìn)入暫停重啟狀態(tài)，此時(shí)無圖像數(shù)據(jù)輸出；2)主控制板通過紅外控制模塊接收到啟動(dòng)攝像機(jī)運(yùn)行的命令；3)主控制板向所有子板發(fā)送攝像機(jī)重啟命令，子板則通過LVDS驅(qū)動(dòng)模塊啟動(dòng)攝像機(jī)，這樣所有攝像機(jī)同時(shí)開始工作，保證了每幀圖像的時(shí)間同步；4)攝像機(jī)通過數(shù)據(jù)線將圖像數(shù)據(jù)傳給子板，每塊子板分別對當(dāng)前幀數(shù)據(jù)進(jìn)行緩存；攝像機(jī)每當(dāng)傳控制輸完一幀圖像數(shù)據(jù)后，即進(jìn)入暫停重啟狀態(tài)；5)主板設(shè)置當(dāng)前子板為第一塊子板；6)主控制板向當(dāng)前子板發(fā)送數(shù)據(jù)請求命令，該子板接收到后發(fā)送當(dāng)前幀數(shù)據(jù)給主板；7)當(dāng)前子板接受并處理完畢一幀圖像數(shù)據(jù)后，發(fā)送傳輸結(jié)束的狀態(tài)給主控制板， 主控制板查詢到當(dāng)前子板傳輸結(jié)束的狀態(tài)后，設(shè)置下一塊子板為當(dāng)前子板，進(jìn)行步驟4)； 當(dāng)主控制板查詢到最后一塊子板的傳輸結(jié)束狀態(tài)后，進(jìn)入步驟8)；8)重復(fù)步驟幻至步驟7)，實(shí)現(xiàn)攝像機(jī)的連續(xù)采集和存儲(chǔ)操作。有益效果本發(fā)明實(shí)現(xiàn)了系統(tǒng)中所有攝像機(jī)之間的幀同步，對高速的圖像數(shù)據(jù)實(shí)時(shí)采集，同時(shí)可以對圖像數(shù)據(jù)實(shí)現(xiàn)無損的高速存儲(chǔ)。


圖1為本發(fā)明的結(jié)構(gòu)示意圖；圖2為本發(fā)明的子板硬件結(jié)構(gòu)連接圖；圖3為本發(fā)明的子板FPGA邏輯結(jié)構(gòu)圖；圖4為本發(fā)明的主控制板硬件結(jié)構(gòu)連接圖；圖5為本發(fā)明的主控制板FPGA邏輯結(jié)構(gòu)圖；圖6為本發(fā)明的攝像機(jī)、子板和主控板控制狀態(tài)圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對本發(fā)明做進(jìn)一步說明。一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，如圖1所示，由背板、主控制板、8個(gè)攝像機(jī)和8個(gè)子板組成，其中每臺(tái)攝像機(jī)通過數(shù)據(jù)線連接到一個(gè)子板上，主控制板和子板均插在背板的不同插槽中，通過背板總線實(shí)現(xiàn)相互間的通信；攝像機(jī)將圖像數(shù)據(jù)以LVDS差分串行信號的方式通過數(shù)據(jù)線傳輸?shù)狡鋵?yīng)的子板，采用串行數(shù)據(jù)的方式可以提高圖像數(shù)據(jù)流在傳輸過程中抗干擾能力，同時(shí)也提高了傳輸距離；每個(gè)子板由子板控制器、串轉(zhuǎn)并電路、LVDS驅(qū)動(dòng)電路、SDRAM、VGA驅(qū)動(dòng)電路、背板總線控制電路和8個(gè)SD卡座構(gòu)成，如圖2所示，；其中子板控制器由FPGA實(shí)現(xiàn)，F(xiàn)PGA采用模塊設(shè)計(jì)的方法，其程序由Verilog HDL語言進(jìn)行開發(fā)，其硬件邏輯模塊包括系統(tǒng)控制模塊、 系統(tǒng)仲裁模塊、圖像數(shù)據(jù)預(yù)處理模塊、控制命令發(fā)送模塊、SDRAM控制模塊、VGA控制模塊、 10個(gè)PIPO控制模塊和8個(gè)SD卡控制模塊，如圖3所示；
主控制板由主板控制器、SDRAM、VGA驅(qū)動(dòng)電路、紅外控制電路、背板總線控制電路和USB總線控制電路構(gòu)成，如圖4所示；其中主板控制器由FPGA實(shí)現(xiàn)，F(xiàn)PGA采用模塊設(shè)計(jì)的方法，其程序由Verilog HDL語言進(jìn)行開發(fā)，其硬件邏輯模塊包括系統(tǒng)控制模塊、系統(tǒng)仲裁模塊、SDRAM控制模塊、VGA控制模塊、紅外控制模塊和PIPO控制模塊，如圖5所示；背板包括12個(gè)插槽，其中1個(gè)用于插接主控制板，10個(gè)用于插接子板，另外1個(gè)為擴(kuò)展板插槽，用于對其他應(yīng)用實(shí)現(xiàn)外圍擴(kuò)展；同時(shí)背板上帶有同步時(shí)鐘發(fā)生電路，采用4 個(gè)CY2309時(shí)鐘發(fā)生器生成12個(gè)嚴(yán)格同步的時(shí)鐘信號，作為背板總線通訊的時(shí)鐘分別傳輸給主控制板、擴(kuò)展板和子板，主控制板、擴(kuò)展板和子板以該始終信號作為總線控制模塊的時(shí)鐘驅(qū)動(dòng)源來進(jìn)行工作；上述主控制板與子板上FPGA均為Xi 1 inx Spartan 6芯片，SDRAM均采用 IS42S32800B芯片，VGA驅(qū)動(dòng)電路的主芯片均采用ADV7125芯片；上述子板上串轉(zhuǎn)并電路采用SN65LV1224B芯片；上述主控制板上USB總線控制電路采用CY7C68013A芯片；上述一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，工作過程中其攝像機(jī)、子板和主控板控制狀態(tài)圖如圖6所示。
實(shí)施例攝像機(jī)采用Aptina公司的MT9P031黑白圖像傳感器，在本實(shí)施例中使用 2560X1920的分辨率，8位圖像數(shù)據(jù)；攝像機(jī)采用Xilinx公司的Spartan 3A型號FPGA進(jìn)行傳感器驅(qū)動(dòng)配置和圖像數(shù)據(jù)傳輸，并行信號包括8位數(shù)據(jù)信號和2位控制信號，由并轉(zhuǎn)串電路生成高速串行LVDS差分信號。每個(gè)攝像機(jī)連接到一個(gè)子板，每個(gè)子板上插入了 4塊SD卡，選擇了比較主流的SDHC 存儲(chǔ)卡，Sandisk 公司的 4G Class6 的 Extreme III 133x SDHC 卡。實(shí)施過程中進(jìn)行約90秒的存儲(chǔ)操作，每塊卡存儲(chǔ)2198380544 Byte數(shù)據(jù)，平均速度為 4MB/s。本實(shí)施例中的圖像采集存儲(chǔ)系統(tǒng)，每個(gè)子板上最多采用8塊SDHC卡，單子板存儲(chǔ)速度最大可達(dá)到192MB/S，通過最多10塊子板的配置，可最大實(shí)現(xiàn)15. 36Gbps的寫入速度。
權(quán)利要求
1. 一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 由背板、主控制板、一臺(tái)或者一臺(tái)以上的攝像機(jī)和一個(gè)或者一個(gè)以上的子板組成，其中每臺(tái)攝像機(jī)通過數(shù)據(jù)線連接到一個(gè)子板上，攝像機(jī)或者子板的最大數(shù)量均為10個(gè)，主控制板和子板均插在背板的不同插槽中，通過背板總線實(shí)現(xiàn)相互間的通信；攝像機(jī)將圖像數(shù)據(jù)以LVDS差分串行信號的方式通過數(shù)據(jù)線傳輸?shù)狡鋵?yīng)的子板； 每個(gè)子板由子板控制器、串轉(zhuǎn)并電路、LVDS驅(qū)動(dòng)電路、SDRAM、VGA驅(qū)動(dòng)電路、背板總線控制電路和8個(gè)SD卡座構(gòu)成；其中子板控制器由FPGA實(shí)現(xiàn)，F(xiàn)PGA采用模塊設(shè)計(jì)的方法， 其程序由Verilog HDL語言進(jìn)行開發(fā)，其硬件邏輯模塊包括系統(tǒng)控制模塊、系統(tǒng)仲裁模塊、 圖像數(shù)據(jù)預(yù)處理模塊、控制命令發(fā)送模塊、SDRAM控制模塊、VGA控制模塊、10個(gè)PIPO控制模塊和8個(gè)SD卡控制模塊；FPGA中的SDRAM控制模塊通過FPGA接口與SDRAM相連接，對 SDRAM實(shí)現(xiàn)配置、讀數(shù)據(jù)和寫數(shù)據(jù)，SDRAM為子板的幀圖像緩存；VGA控制模塊通過FPGA接口與VGA驅(qū)動(dòng)電路連接，為VGA驅(qū)動(dòng)電路提供數(shù)據(jù)和同步配置；串轉(zhuǎn)并電路負(fù)責(zé)接收攝像機(jī)通過數(shù)據(jù)線傳輸來的串行信號并將其轉(zhuǎn)換為并行信號送入FPGA的圖像數(shù)據(jù)預(yù)處理模塊； 系統(tǒng)控制模塊通過控制命令發(fā)送模塊為FPGA外部LVDS驅(qū)動(dòng)電路提供控制命令，LVDS驅(qū)動(dòng)電路將控制命令送至攝像機(jī)的控制接口，系統(tǒng)控制模塊與背板總線控制電路相連；FPGA中圖像預(yù)處理模塊、VGA控制模塊和8個(gè)SD卡控制模塊分別通過一個(gè)PIPO控制模塊與系統(tǒng)仲裁模塊相連，此外SDRAM控制模塊和系統(tǒng)控制模塊也與系統(tǒng)仲裁模塊相連，系統(tǒng)仲裁模塊負(fù)責(zé)協(xié)調(diào)各個(gè)模塊對SDRAM中幀數(shù)據(jù)的操作；FPGA中每個(gè)SD控制模塊通過SD總線方式分別與一個(gè)SD卡座對應(yīng)相連，實(shí)現(xiàn)SD卡座中SD卡的讀寫和配置操作；主控制板由主板控制器、SDRAM、VGA驅(qū)動(dòng)電路、紅外控制電路、背板總線控制電路和 USB總線控制電路構(gòu)成；其中主板控制器由FPGA實(shí)現(xiàn)，F(xiàn)PGA采用模塊設(shè)計(jì)的方法，其程序由 Verilog HDL語言進(jìn)行開發(fā)，其硬件邏輯模塊包括系統(tǒng)控制模塊、系統(tǒng)仲裁模塊、SDRAM控制模塊、VGA控制模塊、紅外控制模塊和PIPO控制模塊；FPGA中的SDRAM控制模塊通過FPGA 接口與SDRAM相連接，對SDRAM實(shí)現(xiàn)配置、讀數(shù)據(jù)和寫數(shù)據(jù)，SDRAM為主控制板的幀圖像緩存；VGA控制模塊通過FPGA接口與VGA驅(qū)動(dòng)電路連接，為VGA驅(qū)動(dòng)電路提供數(shù)據(jù)和同步配置；紅外控制模塊與紅外控制電路相連，實(shí)現(xiàn)系統(tǒng)控制命令的人機(jī)接口 ；系統(tǒng)控制模塊與背板總線控制電路相連；SDRAM控制模塊和系統(tǒng)控制模塊均與系統(tǒng)仲裁模塊相連，此外VGA 控制模塊也通過PIPO控制模塊與系統(tǒng)仲裁模塊相連；USB控制模塊與USB總線控制電路相連，實(shí)現(xiàn)與上位機(jī)之間的數(shù)據(jù)通訊；背板包括12個(gè)插槽，其中1個(gè)用于插接主控制板，10個(gè)用于插接子板，另外1個(gè)為擴(kuò)展板插槽，用于對其他應(yīng)用實(shí)現(xiàn)外圍擴(kuò)展；同時(shí)背板上帶有同步時(shí)鐘發(fā)生電路，采用4個(gè) CY2309時(shí)鐘發(fā)生器生成12個(gè)嚴(yán)格同步的時(shí)鐘信號，作為背板總線通訊的時(shí)鐘分別傳輸給主控制板、擴(kuò)展板和子板，主控制板、擴(kuò)展板和子板以該始終信號作為總線控制模塊的時(shí)鐘驅(qū)動(dòng)源來進(jìn)行工作；上述子板中FPGA的系統(tǒng)控制模塊負(fù)責(zé)子板所有功能模塊之間的狀態(tài)協(xié)調(diào)，驗(yàn)證各模塊的工作狀態(tài)和運(yùn)行情況，同時(shí)其內(nèi)部總線控制狀態(tài)機(jī)保持與主控制板進(jìn)行通訊，接受主控制板發(fā)來的系統(tǒng)同步采集命令，轉(zhuǎn)發(fā)對應(yīng)攝像機(jī)中的FPGA控制單元，以實(shí)現(xiàn)對圖像傳感器進(jìn)行配置，啟動(dòng)數(shù)據(jù)采集操作；上述子板中的SDRAM作為系統(tǒng)圖像數(shù)據(jù)流的緩沖中心，其存儲(chǔ)空間分成三個(gè)緩沖區(qū)，每個(gè)緩沖區(qū)保存著一整幀圖像數(shù)據(jù)，其中每兩個(gè)緩沖區(qū)組成一個(gè)PIPO緩沖區(qū)，由FPGA的系統(tǒng)仲裁模塊采用乒乓控制方法進(jìn)行切換，實(shí)現(xiàn)了系統(tǒng)的數(shù)據(jù)協(xié)調(diào)；上述子板中FPGA的系統(tǒng)仲裁器模塊負(fù)責(zé)對SDRAM中的數(shù)據(jù)進(jìn)行管理，具體過程為首先將從攝像機(jī)傳輸過來的圖像數(shù)據(jù)寫入到SDRAM的一個(gè)緩沖區(qū)中，當(dāng)寫滿一幀后，切換到一個(gè)新的緩沖區(qū)，而此時(shí)將開始將已經(jīng)寫滿的一幀圖像存儲(chǔ)到SD卡中，如此往復(fù)循環(huán)；SD 卡的寫入速度大于攝像機(jī)數(shù)據(jù)的傳輸速度；上述主控制板按照背板總線的通信協(xié)議，以數(shù)據(jù)輪詢的方式對系統(tǒng)中所有的子板進(jìn)行訪問控制。
2.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于系統(tǒng)工作過程為1)系統(tǒng)上電后，主控制板與所有子板均進(jìn)行系統(tǒng)初始化，由主控制板確認(rèn)系統(tǒng)當(dāng)前狀態(tài)，而攝像機(jī)配置圖像傳感器后進(jìn)入暫停重啟狀態(tài)，此時(shí)無圖像數(shù)據(jù)輸出；2)主控制板通過紅外控制模塊接收到啟動(dòng)攝像機(jī)運(yùn)行的命令；3)主控制板向所有子板發(fā)送攝像機(jī)重啟命令，子板則通過LVDS驅(qū)動(dòng)模塊啟動(dòng)攝像機(jī)， 這樣所有攝像機(jī)同時(shí)開始工作，保證了每幀圖像的時(shí)間同步；4)攝像機(jī)通過數(shù)據(jù)線將圖像數(shù)據(jù)傳給子板，每塊子板分別對當(dāng)前幀數(shù)據(jù)進(jìn)行緩存；攝像機(jī)每當(dāng)傳控制輸完一幀圖像數(shù)據(jù)后，即進(jìn)入暫停重啟狀態(tài)；5)主板設(shè)置當(dāng)前子板為第一塊子板；6)主控制板向當(dāng)前子板發(fā)送數(shù)據(jù)請求命令，該子板接收到后發(fā)送當(dāng)前幀數(shù)據(jù)給主板；7)當(dāng)前子板接受并處理完畢一幀圖像數(shù)據(jù)后，發(fā)送傳輸結(jié)束的狀態(tài)給主控制板，主控制板查詢到當(dāng)前子板傳輸結(jié)束的狀態(tài)后，設(shè)置下一塊子板為當(dāng)前子板，進(jìn)行步驟4)；當(dāng)主控制板查詢到最后一塊子板的傳輸結(jié)束狀態(tài)后，進(jìn)入步驟8)；8)重復(fù)步驟幻至步驟7)，實(shí)現(xiàn)攝像機(jī)的連續(xù)采集和存儲(chǔ)操作。
3.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 所述主控制板與子板上FPGA均為Xilinx Spartan 6芯片。
4.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 所述主控制板與子板上SDRAM均采用IS42S32800B芯片。
5.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 所述主控制板與子板上VGA驅(qū)動(dòng)電路的主芯片均采用ADV7125芯片。
6.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 所述子板上串轉(zhuǎn)并電路采用SN65LV1224B芯片。
7.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 所述主控制板上USB總線控制電路采用CY7C68013A芯片。
8.根據(jù)權(quán)利要求1所述的一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，其特征在于 所述攝像機(jī)采用Xilinx公司的Spartan 3A型號FPGA進(jìn)行傳感器驅(qū)動(dòng)配置和圖像數(shù)據(jù)傳輸，待傳輸?shù)牟⑿行盘柊?位數(shù)據(jù)信號和2位控制信號，由并轉(zhuǎn)串電路生成高速串行LVDS 差分信號。
全文摘要
本發(fā)明涉及一種嵌入式高速多通道圖像采集與存儲(chǔ)系統(tǒng)，特別涉及一種用于高速攝像機(jī)或攝像機(jī)陣列的多通道圖像數(shù)據(jù)流實(shí)時(shí)采集與存儲(chǔ)系統(tǒng)，屬于數(shù)字圖像處理領(lǐng)域。系統(tǒng)由背板、主控制板、一臺(tái)或者一臺(tái)以上的攝像機(jī)和一個(gè)或者一個(gè)以上的子板組成，其中每臺(tái)攝像機(jī)通過數(shù)據(jù)線連接到一個(gè)子板上，主控制板和子板均插在背板的不同插槽中，通過背板總線實(shí)現(xiàn)相互間的通信。本發(fā)明實(shí)現(xiàn)了系統(tǒng)中所有攝像機(jī)之間的幀同步，對高速的圖像數(shù)據(jù)實(shí)時(shí)采集，同時(shí)可以對圖像數(shù)據(jù)實(shí)現(xiàn)無損的高速存儲(chǔ)。
文檔編號H04N5/232GK102202171SQ20111010031
公開日2011年9月28日 申請日期2011年4月21日 優(yōu)先權(quán)日2011年4月21日
發(fā)明者侯廣琦, 魏平 申請人:北京理工大學(xué)