基于dsp和fpga的圖像采集處理系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種基于DSP和FPGA的圖像采集處理系統(tǒng)，包括視頻輸入轉(zhuǎn)換電路、DSP圖像處理器和接口電路，所述視頻輸入轉(zhuǎn)換電路包括第一放大器、第二放大器、第三放大器、第四放大器、第五放大器、視頻同步分離芯片、A/D轉(zhuǎn)換器、FPGA、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第十一電阻、第十二電阻、第十三電阻、第十四電阻、熱敏電阻、第一電容、第二電容和第三電容。本發(fā)明發(fā)揮了FPGA靈活性強(qiáng)和DSP芯片運(yùn)算速度高、尋址方式靈活的優(yōu)點(diǎn),更好地促進(jìn)了數(shù)字圖像信號(hào)的實(shí)時(shí)采集、處理和遠(yuǎn)程通信能力。
【專利說明】基于DSP和FPGA的圖像采集處理系統(tǒng)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種圖像采集處理系統(tǒng)，尤其涉及一種基于DSP和FPGA的圖像采集處 理系統(tǒng)。

【背景技術(shù)】
[0002] 圖像采集與處理技術(shù)已經(jīng)得到廣泛的應(yīng)用，如在實(shí)現(xiàn)對(duì)具有粗糙表面特性的電池 極片涂敷層進(jìn)行厚度及厚度均勻性在線實(shí)時(shí)高精度測量中，此技術(shù)已對(duì)電池的好壞起到?jīng)Q 定性的作用.一般的圖像采集、處理系統(tǒng)采用PC機(jī)作為核心處理單元，由于圖像處理需要 大量的時(shí)間和內(nèi)存，也有使用高性能的工作站和小型機(jī)來完成這一工作，前者構(gòu)造系統(tǒng)的 實(shí)時(shí)性不好，后者構(gòu)造的系統(tǒng)造價(jià)高、系統(tǒng)復(fù)雜、體積龐大。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的就在于為了解決上述問題而提供一種能實(shí)現(xiàn)信號(hào)實(shí)時(shí)采集和遠(yuǎn)程 通信的基于DSP和FPGA的圖像采集處理系統(tǒng)。
[0004] 本發(fā)明通過以下技術(shù)方案來實(shí)現(xiàn)上述目的：
[0005] -種基于DSP和FPGA的圖像采集處理系統(tǒng)，包括視頻輸入轉(zhuǎn)換電路、DSP圖像處 理器和接口電路，所述視頻輸入轉(zhuǎn)換電路包括第一放大器、第二放大器、第三放大器、第四 放大器、第五放大器、視頻同步分離芯片、A/D轉(zhuǎn)換器、FPGA、第一電阻、第二電阻、第三電阻、 第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第i^一電阻、第 十二電阻、第十三電阻、第十四電阻、熱敏電阻、第一電容、第二電容和第三電容，所述第一 電阻的第一端、所述第一放大器的正極輸入端和所述第五電阻的第一端與所述視頻信號(hào)輸 入端連接，所述第二電阻的第一端分別與所述第一放大器的負(fù)極輸入端和所述第三電阻的 第一端連接，所述第一放大器的輸出端分別與所述第三電阻的第二端、第四電阻的第一端 和所述第一電容的第一端連接，所述第一電容的第二端和所述視頻同步分離芯片的信號(hào)輸 入端連接，所述視頻同步分離芯片的信號(hào)輸出端與所述FPGA的信號(hào)輸入端連接，所述第五 電阻的第二端分別與所述第六電阻的第一端和所述第二放大器的負(fù)極輸入端連接，所述第 六電阻的第二端分別與所述第二放大器的輸出端、第七電阻的第一端、第四放大器的輸出 端和所述第四放大器的負(fù)極輸入端連接，所述第二放大器的正極輸入端分別與所述第十電 阻的第二端和所述第十一電阻的第一端連接，所述第七電阻的第二端分別與所述第三放大 器的負(fù)極輸入端和所述第八電阻的第一端連接，所述第八電阻的第二端分別與所述第三放 大器的輸出端和第九電阻的第一端連接，所述第三放大器的正極輸入端分別與所述第二電 容的第一端、第十三電阻的第一端和所述第十四電阻的第一端連接，所述第十三電阻的第 一端分別與所述第五放大器的輸出端和所述第五放大器的負(fù)極輸入端連接，所述第五放大 器的正極輸入端、第三電容的第一端和所述第九電阻的第二端均與所述A/D轉(zhuǎn)換器的信號(hào) 輸入端連接，所述A/D轉(zhuǎn)換器的信號(hào)輸出端與所述FPGA的信號(hào)輸入端連接，所述第三電容 的第二端分別與所述第十四電阻的第一端和所述第二電容的第二端和所述熱敏電阻的第 一端連接，所述熱敏電阻的第二端分別與所述第十二電阻的第一端和所述第四放大器的正 極輸入端連接。
[0006] 具體地，所述DSP圖像處理器包括第一 DSP處理器、第二DSP處理器、第三DSP處 理器、第四DSP處理器和存儲(chǔ)器，所述第一 DSP處理器的數(shù)據(jù)端口與所述存儲(chǔ)器的數(shù)據(jù)端 口、FPGA的信號(hào)輸出端、第二DSP處理器的數(shù)據(jù)端口和所述第三DSP處理器的數(shù)據(jù)端口，所 述第四DSP處理器的數(shù)據(jù)端口分別與所述第二處理器的數(shù)據(jù)端口和所述第三DSP處理器的 數(shù)據(jù)端口連接。
[0007] 具體地，所述PCI接口電路包括雙口 RAM和PCI接口，所述雙口 RAM的數(shù)據(jù)端口分 別與所述第四DSP處理器的數(shù)據(jù)端口和所述PCI接口連接。
[0008] 本發(fā)明的有益效果在于：
[0009] 本發(fā)明充分發(fā)揮了 FPGA靈活性強(qiáng)和DSP芯片運(yùn)算速度高、尋址方式靈活的優(yōu)點(diǎn)， 更好地促進(jìn)了數(shù)字圖像信號(hào)的實(shí)時(shí)采集、處理和遠(yuǎn)程通信。該系統(tǒng)加上圖像處理軟件，還可 以輔助進(jìn)行圖像分析。

【專利附圖】

【附圖說明】
[0010] 圖1是本發(fā)明基于DSP和FPGA的圖像采集處理系統(tǒng)的結(jié)構(gòu)示意圖；
[0011] 圖2是本發(fā)明中視頻輸入轉(zhuǎn)換電路的電路圖。

【具體實(shí)施方式】
[0012] 下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說明：
[0013] 如圖1所示，本發(fā)明基于DSP和FPGA的圖像采集處理系統(tǒng)，包括視頻輸入轉(zhuǎn)換電 路、DSP圖像處理器和接口電路，如圖2所示，所述視頻輸入轉(zhuǎn)換電路包括第一放大器A1、 第二放大器A2、第三放大器A3、第四放大器A4、第五放大器A5、視頻同步分離芯片IC1、A/ D轉(zhuǎn)換器、FPGA、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電 阻R6、第七電阻R7、第八電阻R8、第九電阻R9、第十電阻R10、第i^一電阻R11、第十二電阻 R12、第十三電阻R13、第十四電阻R14、熱敏電阻RT、第一電容C1、第二電容C2和第三電容 C3,所述第一電阻R1的第一端、所述第一放大器A1的正極輸入端和所述第五電阻R5的第 一端與所述視頻信號(hào)輸入端連接，所述第二電阻R2的第一端分別與所述第一放大器A1的 負(fù)極輸入端和所述第三電阻R3的第一端連接，所述第一放大器A1的輸出端分別與所述第 三電阻R3的第二端、第四電阻R4的第一端和所述第一電容C1的第一端連接，所述第一電 容C1的第二端和所述視頻同步分離芯片IC1的信號(hào)輸入端連接，所述視頻同步分離芯片 IC1的信號(hào)輸出端與所述FPGA的信號(hào)輸入端連接，所述第五電阻R5的第二端分別與所述 第六電阻R6的第一端和所述第二放大器A2的負(fù)極輸入端連接，所述第六電阻R6的第二端 分別與所述第二放大器A2的輸出端、第七電阻R7的第一端、第四放大器A4的輸出端和所 述第四放大器A4的負(fù)極輸入端連接，所述第二放大器A2的正極輸入端分別與所述第十電 阻R10的第二端和所述第十一電阻R11的第一端連接，所述第七電阻R7的第二端分別與所 述第三放大器A3的負(fù)極輸入端和所述第八電阻R8的第一端連接，所述第八電阻R8的第二 端分別與所述第三放大器A3的輸出端和第九電阻R9的第一端連接，所述第三放大器A3的 正極輸入端分別與所述第二電容C2的第一端、第十三電阻R13的第一端和所述第十四電阻 R14的第一端連接，所述第十三電阻R13的第一端分別與所述第五放大器A5的輸出端和所 述第五放大器A5的負(fù)極輸入端連接，所述第五放大器A5的正極輸入端、第三電容C3的第 一端和所述第九電阻R9的第二端均與所述A/D轉(zhuǎn)換器的信號(hào)輸入端連接，所述A/D轉(zhuǎn)換 器的信號(hào)輸出端與所述FPGA的信號(hào)輸入端連接，所述第三電容C3的第二端分別與所述第 十四電阻R14的第一端和所述第二電容C2的第二端和所述熱敏電阻RT的第一端連接，所 述熱敏電阻RT的第二端分別與所述第十二電阻R12的第一端和所述第四放大器A4的正極 輸入端連接。
[0014] 如圖1所示，所述DSP圖像處理器包括第一 DSP處理器、第二DSP處理器、第三DSP 處理器、第四DSP處理器和存儲(chǔ)器，所述第一 DSP處理器的數(shù)據(jù)端口與所述存儲(chǔ)器的數(shù)據(jù)端 口、FPGA的信號(hào)輸出端、第二DSP處理器的數(shù)據(jù)端口和所述第三DSP處理器的數(shù)據(jù)端口，所 述第四DSP處理器的數(shù)據(jù)端口分別與所述第二處理器的數(shù)據(jù)端口和所述第三DSP處理器的 數(shù)據(jù)端口連接。
[0015] 如圖1所示，所述PCI接口電路包括雙口 RAM和PCI接口，所述雙口 RAM的數(shù)據(jù)端 口分別與所述第四DSP處理器的數(shù)據(jù)端口和所述PCI接口連接。
【權(quán)利要求】
1. 一種基于DSP和FPGA的圖像采集處理系統(tǒng)，其特征在于：包括視頻輸入轉(zhuǎn)換電路、 DSP圖像處理器和接口電路，所述視頻輸入轉(zhuǎn)換電路包括第一放大器、第二放大器、第三放 大器、第四放大器、第五放大器、視頻同步分離芯片、A/D轉(zhuǎn)換器、FPGA、第一電阻、第二電 阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第 十一電阻、第十二電阻、第十三電阻、第十四電阻、熱敏電阻、第一電容、第二電容和第三電 容，所述第一電阻的第一端、所述第一放大器的正極輸入端和所述第五電阻的第一端與所 述視頻信號(hào)輸入端連接，所述第二電阻的第一端分別與所述第一放大器的負(fù)極輸入端和所 述第三電阻的第一端連接，所述第一放大器的輸出端分別與所述第三電阻的第二端、第四 電阻的第一端和所述第一電容的第一端連接，所述第一電容的第二端和所述視頻同步分離 芯片的信號(hào)輸入端連接，所述視頻同步分離芯片的信號(hào)輸出端與所述FPGA的信號(hào)輸入端 連接，所述第五電阻的第二端分別與所述第六電阻的第一端和所述第二放大器的負(fù)極輸入 端連接，所述第六電阻的第二端分別與所述第二放大器的輸出端、第七電阻的第一端、第四 放大器的輸出端和所述第四放大器的負(fù)極輸入端連接，所述第二放大器的正極輸入端分別 與所述第十電阻的第二端和所述第十一電阻的第一端連接，所述第七電阻的第二端分別與 所述第三放大器的負(fù)極輸入端和所述第八電阻的第一端連接，所述第八電阻的第二端分別 與所述第三放大器的輸出端和第九電阻的第一端連接，所述第三放大器的正極輸入端分別 與所述第二電容的第一端、第十三電阻的第一端和所述第十四電阻的第一端連接，所述第 十三電阻的第一端分別與所述第五放大器的輸出端和所述第五放大器的負(fù)極輸入端連接， 所述第五放大器的正極輸入端、第三電容的第一端和所述第九電阻的第二端均與所述A/D 轉(zhuǎn)換器的信號(hào)輸入端連接，所述A/D轉(zhuǎn)換器的信號(hào)輸出端與所述FPGA的信號(hào)輸入端連接， 所述第三電容的第二端分別與所述第十四電阻的第一端和所述第二電容的第二端和所述 熱敏電阻的第一端連接，所述熱敏電阻的第二端分別與所述第十二電阻的第一端和所述第 四放大器的正極輸入端連接。
2. 根據(jù)權(quán)利要求1所述的基于DSP和FPGA的圖像采集處理系統(tǒng)，其特征在于：所述DSP 圖像處理器包括第一 DSP處理器、第二DSP處理器、第三DSP處理器、第四DSP處理器和存 儲(chǔ)器，所述第一 DSP處理器的數(shù)據(jù)端口與所述存儲(chǔ)器的數(shù)據(jù)端口、FPGA的信號(hào)輸出端、第二 DSP處理器的數(shù)據(jù)端口和所述第三DSP處理器的數(shù)據(jù)端口，所述第四DSP處理器的數(shù)據(jù)端口 分別與所述第二處理器的數(shù)據(jù)端口和所述第三DSP處理器的數(shù)據(jù)端口連接。
3. 根據(jù)權(quán)利要求2所述的基于DSP和FPGA的圖像采集處理系統(tǒng)，其特征在于：所述PCI 接口電路包括雙口 RAM和PCI接口，所述雙口 RAM的數(shù)據(jù)端口分別與所述第四DSP處理器 的數(shù)據(jù)端口和所述PCI接口連接。
【文檔編號(hào)】H04N5/232GK104065864SQ201310088698
【公開日】2014年9月24日 申請(qǐng)日期:2013年3月19日 優(yōu)先權(quán)日:2013年3月19日
【發(fā)明者】郭輝, 羅彬 , 覃樹建 申請(qǐng)人:成都凱智科技有限公司