基于fpga芯片的信號峰均比抑制裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及高速無線通信領(lǐng)域，尤其涉及一種基于FPGA芯片的信號峰均比抑制裝置及方法，用于降低高速無線通信系統(tǒng)中面臨的較高峰均比的問題。
【背景技術(shù)】
[0002]隨著大規(guī)模集成電路地迅速發(fā)展，使用硬件實(shí)現(xiàn)0FDM(0rthogonal FrequencyDivis1n Multiplexing)信號的調(diào)制解調(diào)已變得相對容易，但是高速無線通信系統(tǒng)面臨較高峰均比的問題也越來越突出。

【發(fā)明內(nèi)容】

[0003]針對上述問題，本發(fā)明的目的在于提供一種基于FPGA芯片的信號峰均比抑制裝置及方法，能夠提高高速無線通信系統(tǒng)的峰均比抑制能力，同時降低硬件實(shí)現(xiàn)的復(fù)雜度。
[0004]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案予以實(shí)現(xiàn)。
[0005]技術(shù)方案一:
[0006]一種基于FPGA芯片的信號峰均比抑制裝置，用于對無線通信系統(tǒng)中的0FDM數(shù)據(jù)進(jìn)行峰均比抑制，所述裝置至少包括:時鐘模塊、與所述時鐘模塊電連接的ROM模塊、與所述ROM模塊電連接的ROM控制模塊、與所述時鐘模塊和所述ROM模塊分別電連接的選擇性映射SLM模塊以及與所述SLM模塊電連接的限幅模塊；
[0007]其中，所述時鐘模塊，用于提供工作時鐘；
[0008]所述ROM模塊，用于存儲所述0FDM數(shù)據(jù)；
[0009]所述ROM控制模塊，用于控制所述ROM模塊的工作時序和所述ROM模塊輸出0FDM數(shù)據(jù)的地址；
[0010]所述SLM模塊，用于對所述ROM模塊中存儲的0FDM數(shù)據(jù)進(jìn)行選擇性映射計(jì)算并輸出計(jì)算結(jié)果序列；
[0011]所述限幅模塊，用于對所述SLM模塊輸出的計(jì)算結(jié)果序列進(jìn)行削峰操作。
[0012]技術(shù)方案一的特點(diǎn)和進(jìn)一步的改進(jìn)為:
[0013](1)所述時鐘模塊，用于采用FPGA芯片中的鎖相環(huán)作為獨(dú)立的時鐘，且所述時鐘模塊的輸入時鐘由外部晶振提供，所述時鐘模塊的輸出時鐘作為工作時鐘。
[0014](2)所述ROM模塊，用于分別存儲所述0FDM數(shù)據(jù)的實(shí)部和虛部。
[0015](3)所述SLM模塊，用于將所述0FDM數(shù)據(jù)進(jìn)行基帶映射，得到Μ個離散頻域數(shù)據(jù)序列；
[0016]所述SLM模塊，還用于獲取Μ個隨機(jī)序列，并將Μ個隨機(jī)序列所述Μ個離散頻域數(shù)據(jù)序列與所述Μ個離散頻域數(shù)據(jù)序列Μ個隨機(jī)序列進(jìn)行點(diǎn)乘操作，得到的Μ個結(jié)果序列；
[0017]所述SLM模塊，還用于將所述Μ個結(jié)果序列進(jìn)行逆傅里葉變換，得到Μ個時域序列；
[0018]所述SLM模塊，還用于分別計(jì)算所述Μ個時域序列的峰均比，選擇得到具有最小峰均比的時域序列輸出至限幅模塊。
[0019](4)所述SLM模塊包括SLM_control子模塊、SLM_R0M子模塊、乘法器、計(jì)算子模塊；
[0020]其中，所述SLM_control子模塊，用于控制SLM模塊的工作時序；
[0021]所述SLM_R0M子模塊，用于存儲所述Μ個隨機(jī)序列的實(shí)部和虛部；
[0022]所述計(jì)算子模塊，用于將所述0FDM數(shù)據(jù)進(jìn)行基帶映射，得到Μ個離散頻域數(shù)據(jù)序列；
[0023]所述乘法器，用于將所述Μ個離散頻域數(shù)據(jù)序列與Μ個隨機(jī)序列進(jìn)行點(diǎn)乘操作得到的Μ個結(jié)果序列；
[0024]所述計(jì)算子模塊，還用于將所述Μ個結(jié)果序列進(jìn)行逆傅里葉變換，得到Μ個時域序列，分別計(jì)算所述Μ個時域序列的峰均比，選擇得到具有最小峰均比的時域序列。
[0025](5)所述ROM模塊和ROM控制模塊的工作時鐘由FPGA芯片的鎖相環(huán)提供。
[0026](6)所述限幅模塊，用于對所述SLM模塊輸出的計(jì)算結(jié)果序列進(jìn)行削峰操作，具體包括:
[0027]所述限幅模塊，用于設(shè)定削峰門限值，并當(dāng)所述SLM模塊輸出的計(jì)算結(jié)果序列中各離散點(diǎn)的幅度模值超過所述削峰門限值，則將所述各離散點(diǎn)的幅度設(shè)置為所述削峰門限值。
[0028]技術(shù)方案二:
[0029]一種基于FPGA芯片的信號峰均比抑制方法，所述方法包括:
[0030]獲取0FDM數(shù)據(jù)，并將所述0FDM數(shù)據(jù)進(jìn)行存儲；
[0031 ] 將所述0FDM數(shù)據(jù)進(jìn)行基帶映射，得到Μ個離散頻域數(shù)據(jù)序列；
[0032]產(chǎn)生Μ個隨機(jī)序列，將所述Μ個隨機(jī)序列與所述Μ個離散頻域數(shù)據(jù)序列進(jìn)行點(diǎn)乘，得到Μ個結(jié)果序列；
[0033]對所述Μ個結(jié)果序列進(jìn)行逆傅里葉變換，得到Μ個時域序列；
[0034]分別計(jì)算所述Μ個時域序列的峰均比，選擇具有最小峰均比的時域序列；
[0035]對所述具有最小峰均比的時域序列進(jìn)行削峰操作，得到經(jīng)過峰均比抑制的時域序列。
[0036]技術(shù)方案二的特點(diǎn)和進(jìn)一步的改進(jìn)為:
[0037](1)所述對所述具有最小峰均比的時域序列進(jìn)行削峰操作，具體包括:
[0038]設(shè)定削峰門限值，并當(dāng)所述具有最小峰均比的時域序列中各離散點(diǎn)的幅度模值超過所述削峰門限值，則將所述個離散點(diǎn)的幅度設(shè)置為所述削峰門限值。
[0039]本發(fā)明公開的一種基于FPGA芯片的信號峰均比抑制裝置，運(yùn)用限幅、SLM (Selective Mapping，選擇性映射)聯(lián)合方法進(jìn)行峰均比抑制；該芯片設(shè)計(jì)包括時鐘模塊、ROM模塊和ROM控制模塊、限幅模塊、SLM模塊。采用了本發(fā)明所公開的技術(shù)方案后，高速傳輸?shù)男盘柦?jīng)過該芯片進(jìn)行峰均比抑制處理，獲得了較高的峰均比抑制能力，并且降低硬件實(shí)現(xiàn)的復(fù)雜度。
【附圖說明】
[0040]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0041]圖1為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的結(jié)構(gòu)示意圖；
[0042]圖2為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的限幅、SLM聯(lián)合方法不意圖；
[0043]圖3為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的硬件實(shí)現(xiàn)示意圖；
[0044]圖4為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的時鐘模塊不意圖；
[0045]圖5為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的ROM模塊和ROM控制模塊示意圖；
[0046]圖6為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的SLM模塊不意圖；
[0047]圖7為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制裝置的限幅模塊不意圖；
[0048]圖8為本發(fā)明實(shí)施例提供的一種基于FPGA芯片的信號峰均比抑制方法的流程示意圖。
【具體實(shí)施方式】
[0049]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0050]本發(fā)明實(shí)施例提供一種基于FPGA芯片的信號峰均比抑制裝置，所述裝置用于對無線通信系統(tǒng)中的0FDM數(shù)據(jù)進(jìn)行峰均比抑制，如圖1所示，所述裝置至少包括:時鐘模塊1、與所述時鐘模塊1電連接的ROM模塊2、與所述ROM模塊2電連接的ROM控制模塊3、與所述時鐘模塊1和所述ROM模塊2分別電連接的選擇性映射SLM模塊4以及與所述SLM模塊4電連接的限幅模塊5。
[0051]其中，所述時鐘模塊1，用于提供工作時鐘。
[0052]所述ROM模塊2，用于存儲所述0FDM數(shù)據(jù)。
[0053]所述ROM控制模塊3，用于控制所述ROM模塊2的工作時序和所述ROM模塊輸出0FDM數(shù)據(jù)的地址。
[0054]所述SLM模塊4，用于對所述ROM模塊2中存儲的0FDM數(shù)據(jù)進(jìn)行選擇性映射的計(jì)算并輸出計(jì)算結(jié)果序列。
[0055]所述限幅模塊5，用于對所述SLM模塊4輸出的計(jì)算結(jié)果序列進(jìn)行削峰操作。
[0056]所述時鐘模塊1，用于采用FPGA中的鎖相環(huán)作為獨(dú)立的時鐘，且所述時鐘模塊1的輸入時鐘由外部晶振提供，所述時鐘模塊1的輸出時鐘作為所述芯片的工作時鐘。
[0057]所述ROM模塊2，用于分別存儲所述0FDM數(shù)據(jù)的實(shí)部和虛部。
[0058]所述SLM模塊4，用于將所述0FDM數(shù)據(jù)進(jìn)行基帶映射得到Μ個離散頻域數(shù)據(jù)序列，并將所述Μ個離散頻域數(shù)據(jù)序列與Μ個隨機(jī)序列進(jìn)行點(diǎn)乘操作得到的Μ個結(jié)果序列，將所述Μ個結(jié)果序列進(jìn)行逆傅里葉變換得到Μ個時域序列，分別計(jì)算所述Μ個時域序列的峰均比，選擇得到具有最小峰均比的時域序列輸出至限幅模塊。
[0059]具體的，所述SLM模塊包括SLM_contro 1子模塊、SLM_R0M子模塊、乘法器、計(jì)算子模塊。
[0060]其中，所述SLM_control子模塊，用于控制SLM模塊的工作時序。
[0061 ] 所述SLM_R0M子模塊，用于存儲所述Μ個隨機(jī)序列的實(shí)部和虛部。
[0062]所述計(jì)算子模塊，用于將所述0FDM數(shù)據(jù)進(jìn)行基帶映射得到Μ各離散頻域數(shù)據(jù)序列。
[0063]所述乘法器，用于將所述Μ個離散頻域數(shù)據(jù)序列與Μ個隨機(jī)序列進(jìn)行點(diǎn)乘操作得到的Μ個結(jié)果序列。
[0064]所述計(jì)算子模塊，還用于將所述Μ個結(jié)果序列進(jìn)行逆傅里葉變換得到Μ個時域序列，分別計(jì)算所述Μ個時域序列的峰均比，選擇得到具有最小峰均比的時域序列。
[0065]所述ROM模塊和ROM控制模塊的工作時鐘由FPGA架構(gòu)的鎖相環(huán)提供。
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