基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)及方法
【專利摘要】本發(fā)明涉及移動終端，公開了一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)及方法。本發(fā)明中，通信系統(tǒng)的主控制器通過簡化雙倍速率同步動態(tài)隨機(jī)存儲器接口與從控制器通信，該接口包含6根信號線，片選信號(CS#)、正時鐘信號(CK)、負(fù)時鐘信號(CK#)、讀寫選擇信號(WE#)在主控制器中為輸出信號，在從控制器中為輸入信號；數(shù)據(jù)信號(DQ)、數(shù)據(jù)選通脈沖信號(DQS)為輸入輸出信號；DQS與CK同頻，且利用DQS的上下雙邊沿進(jìn)行數(shù)據(jù)傳輸。僅使用6根信號線即可實現(xiàn)高速數(shù)據(jù)傳輸，將主控制器和從控制器分別用于基帶通信處理器和應(yīng)用處理器，解決了傳統(tǒng)UART接口傳輸速率不足和USB軟件開發(fā)移植過于復(fù)雜的問題。
【專利說明】基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)及方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及移動終端，特別涉及一種實現(xiàn)應(yīng)用處理器（AP)和基帶通信處理器 (CP)之間高速數(shù)據(jù)傳輸?shù)暮喕p倍速率同步動態(tài)隨機(jī)存儲器（SDDR)接口的通信系統(tǒng)及方 法。

【背景技術(shù)】
[0002] 隨著移動通訊技術(shù)迅速發(fā)展，從之前的2G到目前的3G，特別是未來不久即將商用 的4G LTE寬帶無線通訊技術(shù)，使得無線數(shù)據(jù)的上下行傳輸速率迅速提高，下行傳輸速度的 要求從原來的幾 Mbps到上百M(fèi)bps的水平，上行傳輸速度也達(dá)到了幾 Mbps到幾十Mbps的 水平。而在2G時代，傳統(tǒng)的利用標(biāo)準(zhǔn)RS232即異步串行通信接口（簡稱"UART"）在基帶通 信處理器（CP)和應(yīng)用處理器（AP)之間進(jìn)行數(shù)據(jù)傳輸?shù)耐ㄓ嵓夹g(shù)在速率上已經(jīng)無法滿足要 求。目前一般采用USB接口技術(shù)或UART技術(shù)作為其高速CP和AP之間的通訊接口，但這兩 種技術(shù)的缺陷在3G時代非常明顯，而到了 4G時代更顯得捉襟見肘。
[0003] USB接口技術(shù)雖然在PC上獲得了廣泛的應(yīng)用，但對于手機(jī)終端而言，由于其軟件 移植的復(fù)雜性以及軟件開發(fā)工作量巨大，往往使得一個AP和CP數(shù)據(jù)傳輸通訊由于軟件問 題使產(chǎn)品上市計劃緩慢甚至延期，USB技術(shù)的軟件復(fù)雜性已經(jīng)為其作為高速CP和AP之間 的通訊接口造成了巨大的障礙；另外雖然USB2. Ohigh speed的理論帶寬高達(dá)480Mbps，但 是由于協(xié)議開銷以及系統(tǒng)軟件設(shè)計的影響，通常其實際有效帶寬一般很難超過200Mbps。
[0004] UART接口技術(shù)由于異步傳輸異步采樣的基本原理，為了保證UART數(shù)據(jù)傳輸?shù)姆€(wěn) 定性，其內(nèi)部采樣速率一般都要求達(dá)到接口能夠支持的波特率的16倍左右，而由于芯片內(nèi) 部控制器的時鐘采樣率一般最高也只能夠做到100M?200M左右，這樣就導(dǎo)致UART接口速 率最理想只能做到10Mbps左右的波特率。UART的速率，對于現(xiàn)有的3G技術(shù)還基本夠用， 但到了 4G LTE時代，當(dāng)CP和AP之間的通訊速率要求達(dá)到下行上百M(fèi)bps和幾十Mbps并發(fā) 時，這種傳輸技術(shù)將會無能為力。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種基于雙倍速率同步動態(tài)隨機(jī)存儲器SDDR接口的通信 系統(tǒng)及方法，使得僅使用6根信號線實現(xiàn)高速數(shù)據(jù)傳輸，不但減少了控制器設(shè)計的復(fù)雜度， 降低了設(shè)計成本，而且省去了繁瑣的命令訪問的時間開銷，提高了接口的有效傳輸帶寬。
[0006] 為解決上述技術(shù)問題，本發(fā)明的實施方式提供了一種基于雙倍速率同步動態(tài)隨機(jī) 存儲器接口的通信系統(tǒng)，包含：主控制器和從控制器；所述主控制器通過簡化雙倍速率同 步動態(tài)隨機(jī)存儲器SDDR接口與所述從控制器通信；
[0007] 所述SDDR接口包含6根信號線，分別為傳輸片選信號CS#、正時鐘信號CK、負(fù)時 鐘信號CK#、讀寫選擇信號WE#、數(shù)據(jù)信號DQ和數(shù)據(jù)選通脈沖信號DQS ;其中，所述CS#、CK、 CK#、WE#在所述主控制器中為輸出信號，在所述從控制器中為輸入信號；所述DQ、DQS為輸 入輸出信號；所述DQS與所述CK同頻，并且利用所述DQS的上下雙邊沿同時進(jìn)行DQ數(shù)據(jù)傳 輸。
[0008] 本發(fā)明的實施方式還提供了一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信 方法，包含以下步驟：
[0009] 主控制器的AHB總線的寫控制信號控制主控制器的發(fā)送控制狀態(tài)機(jī)開始工作而 接收控制狀態(tài)機(jī)不工作；
[0010] 監(jiān)測到主控制器的發(fā)送狀態(tài)機(jī)開始工作時，檢查主控制器的發(fā)送FIFO內(nèi)是否有 數(shù)據(jù)；
[0011] 在主控制器的發(fā)送FIFO內(nèi)有數(shù)據(jù)時，控制經(jīng)過組合邏輯后的片選信號CS#和讀寫 選擇信號WE#均為低電平，且通過內(nèi)部AHB總線將主控制器的發(fā)送FIFO的數(shù)據(jù)打到主控制 器的發(fā)送移位寄存器中；
[0012] 控制主控制器的發(fā)送移位寄存器隨著主控制器內(nèi)部原始信號DQS_WE的雙邊沿， 同步將數(shù)據(jù)逐位打到數(shù)據(jù)DQ信號線上，同時DQS_WE信號經(jīng)過延遲鎖相環(huán)DLL延遲1/4相 位后的信號，打到數(shù)據(jù)選通脈沖DQS信號線上；
[0013] 所述從控制器監(jiān)測到CS#和WE#均為低電平時，啟動所述從控制器的接收狀態(tài)機(jī) 開始工作，通過DQS雙邊沿對齊DQ數(shù)據(jù)中心方式，同步采樣輸入的DQ數(shù)據(jù)，將DQ數(shù)據(jù)存入 所述從控制器的接收移位寄存器中，并通過內(nèi)部AHB總線將接收移位寄存器的數(shù)據(jù)打到從 控制器的接收FIFO中。
[0014] 本發(fā)明的實施方式還提供了一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信 方法，包含以下步驟：
[0015] 主控制器的AHB總線的寫控制信號實現(xiàn)主控制器的接收控制狀態(tài)機(jī)開始工作而 發(fā)送控制狀態(tài)機(jī)不工作；將CS#設(shè)置為低電平，WE#設(shè)置為高電平；
[0016] 從控制器監(jiān)測到CS#為低電平和WE#為高電平后，控制從控制器的發(fā)送移位寄存 器將數(shù)據(jù)逐位打到DQ信號線上，數(shù)據(jù)隨著DQS雙邊沿同步變化；
[0017] DQS信號到達(dá)主控制器內(nèi)部DLL模塊后經(jīng)過1/4相位延遲，產(chǎn)生DQS_RD，作為主控 制器的接收移位寄存器的控制信號，采樣輸入的DQ數(shù)據(jù)；并通過內(nèi)部AHB總線將接收移位 寄存器的數(shù)據(jù)打到主控制器的接收FIFO中。
[0018] 本發(fā)明實施方式相對于現(xiàn)有技術(shù)而言，通信系統(tǒng)的主控制器通過簡化雙倍速率同 步動態(tài)隨機(jī)存儲器接口與從控制器通信，該接口包含6根信號線，片選信號（CS#)、正時鐘 信號（CK)、負(fù)時鐘信號（CK#)、讀寫選擇信號（WE#)在主控制器中為輸出信號，在從控制器 中為輸入信號；數(shù)據(jù)信號（DQ)、數(shù)據(jù)選通脈沖信號（DQS)為輸入輸出信號；DQS與CK同頻， 且利用DQS的上下雙邊沿進(jìn)行數(shù)據(jù)傳輸。僅使用6根信號線即可實現(xiàn)高速數(shù)據(jù)傳輸，不但 減少了控制器設(shè)計的復(fù)雜度，降低了設(shè)計成本，而且省去了繁瑣的命令訪問的時間開銷，提 高了接口的有效傳輸帶寬。
[0019] 另外，所述CS#是一個幀同步信號，在需要通信時，所述CS#設(shè)置為低電平；
[0020] 所述WE#用來控制讀寫選擇，當(dāng)所述WE#為高電平時，所述通信系統(tǒng)進(jìn)行讀操作； 當(dāng)所述WE#為低電平時，所述通信系統(tǒng)進(jìn)行寫操作；
[0021] 其中，在所述通信系統(tǒng)進(jìn)行讀操作時，所述DQ和DQS信號線上的信號由所述從控 制器傳送到所述主控制器；
[0022] 在所述通信系統(tǒng)進(jìn)行寫操作時，所述DQ和DQS信號線上的信號由所述主控制器傳 送到所述從控制器。
[0023] 僅使用1根數(shù)據(jù)DQ和1根DQS鎖存信號，可以最大化簡化刪除接口信號，刪除了 原有DDR接口信號中與尋址有關(guān)的地址信號、命令信號，僅需支持讀寫操作，易于完成相應(yīng) 硬件設(shè)計。
[0024] 另外，所述主控制器包含：AHB接口模塊、接收FIFO、接收控制狀態(tài)機(jī)、接收移位寄 存器、延遲鎖相環(huán)DLL、發(fā)送控制狀態(tài)機(jī)、發(fā)送FIFO、發(fā)送移位寄存器、組合邏輯和雙向輸入 輸出緩沖器；
[0025] 所述AHB接口模塊的總線時鐘信號BUSCLK經(jīng)延遲后作為CK輸出，經(jīng)延遲反相之 后作為CK#輸出，經(jīng)所述DLL延遲鎖定后作為DQS輸出；所述AHB接口模塊的寫控制信號 PWRITE經(jīng)所述接收控制狀態(tài)機(jī)、所述發(fā)送控制狀態(tài)機(jī)、所述組合邏輯后產(chǎn)生CS#和WE#輸 出；所述AHB接口模塊的寫數(shù)據(jù)信號PWDATA經(jīng)所述發(fā)送FIFO、發(fā)送移位寄存器、雙向輸入 輸出緩沖器后作為DQ輸出；
[0026] 作為輸入的DQS經(jīng)所述DLL延遲鎖定后，控制所述接收移位寄存器；作為輸入的 DQ經(jīng)所述雙向輸入輸出緩沖器、接收移位寄存器、所述接收FIFO后輸入到所述AHB接口模 塊。
[0027] 另外，所述從控制器的輸入信號CS#和WE# -起控制并選擇所述從從控制器的發(fā) 送狀態(tài)機(jī)或者接收狀態(tài)機(jī)；所述DQS的雙邊沿作為所述接收移位寄存器鎖存數(shù)據(jù)的觸發(fā)信 號，或者所述發(fā)送移位寄存器寫出數(shù)據(jù)的觸發(fā)信號。
[0028] 另外，所述主控制器位于基帶通信處理器CP中，所述從控制器位于應(yīng)用處理器AP 中；通過所述主控制器和所述從控制器實現(xiàn)所述CP與所述AP之間的數(shù)據(jù)通信；
[0029] 所述AP還具有發(fā)送請求信號GPI0_TxReq和接收請求信號GPI0_RxReq輸出端，所 述CP還具有發(fā)送中斷信號GPI0_Tx和接收中斷信號GPI0_Rx輸入端，所述GPI0_TxReq與 所述GPI0_Tx連接，所述GPI0_RxReq與所述GPI0_Rx連接。
[0030] 將主控制器和從控制器分別用于基帶通信處理器（CP)和應(yīng)用處理器（AP)，解決 了 CP和AP之間采用傳統(tǒng)UART接口傳輸速率不足，或者采用USB軟件開發(fā)移植過于復(fù)雜的 問題。
[0031] 另外，應(yīng)用處理器AP和基帶通信處理器CP通過SDDR接口進(jìn)行數(shù)據(jù)通信的流程如 下：
[0032] 首先進(jìn)行初始化：應(yīng)用處理器AP和基帶通信處理器CP根據(jù)雙方預(yù)先約定的數(shù)據(jù) 包頭大小配置各自的接收通道，做好接收對方數(shù)據(jù)包頭信息的準(zhǔn)備，其中，包頭信息包含： 數(shù)據(jù)類型、數(shù)據(jù)包長度；所述CP與所述AP通過所述主控制器和所述從控制器實現(xiàn)數(shù)據(jù)通 信；所述主控制器位于通訊處理器CP中，所述從控制器位于應(yīng)用處理器AP中；
[0033] CP發(fā)送數(shù)據(jù)給AP :所述CP直接發(fā)送數(shù)據(jù)包頭，當(dāng)所述CP發(fā)送完控制序列后，等待 所述AP發(fā)送一個GPI0_RxReq上升沿中斷給所述CP，再接著發(fā)送有效的數(shù)據(jù)包；
[0034] 所述AP接收完控制序列，并根據(jù)包頭信息配置好從控制器，準(zhǔn)備進(jìn)行有效數(shù)據(jù)包 的接收；
[0035] 所述AP通過GPI0_RXReq上升沿中斷通知所述CP開始發(fā)送有效數(shù)據(jù)包；
[0036] 所述CP配置主控制器，并再次啟動發(fā)送有效數(shù)據(jù)包；
[0037] 所述AP接收數(shù)據(jù)包，直到數(shù)據(jù)包發(fā)送完畢。
[0038] AP發(fā)送AT命令給CP :所述AP將要發(fā)送的數(shù)據(jù)配置好并準(zhǔn)備以DMA或CPU寫的方 式發(fā)送給所述CP，并通過GPI0_TXReq的上升沿中斷來通知所述CP準(zhǔn)備進(jìn)行數(shù)據(jù)接收；
[0039] 所述CP將所述主控制器配置好并啟動后，通過WE#，CS#，CK和CK#四個控制信號 觸發(fā)所述AP開始發(fā)送數(shù)據(jù)，在完成數(shù)據(jù)包頭信息的接收后，WE#，CS#，CK和CK#四個信號 再次恢復(fù)為無效狀態(tài)，所述AP發(fā)送完包頭信息后也將GPI0_T XReq管腳拉低以處于空閑狀 態(tài)；
[0040] 當(dāng)所述CP根據(jù)收到的包頭信息解析出要接收的數(shù)據(jù)包類型以及長度后，配置好 所述主控制器，等待所述AP再次發(fā)送GPI0_TxR eq的上升沿中斷；
[0041] 所述CP在收到GPI0_TxReq的上升沿中斷后，再次通過WE#，CS#，CK和CK#四個控 制信號觸發(fā)所述AP進(jìn)行數(shù)據(jù)發(fā)送，并以DMA的方式啟動接收有效數(shù)據(jù)包，直到數(shù)據(jù)接收完 畢。
[0042] 通過將主控制器和從控制器分別用于基帶通信處理器（CP)和應(yīng)用處理器（AP)， 省去了繁瑣的命令訪問的時間開銷，提高了接口的有效傳輸帶寬。

【專利附圖】

【附圖說明】
[0043] 圖1是根據(jù)本發(fā)明第一實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通 信系統(tǒng)的結(jié)構(gòu)示意圖；
[0044] 圖2是本發(fā)明第一實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系 統(tǒng)中主控制器的內(nèi)部結(jié)構(gòu)示意圖；
[0045] 圖3是本發(fā)明第一實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系 統(tǒng)的寫操作時序圖；
[0046] 圖4是本發(fā)明第一實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系 統(tǒng)的讀操作時序圖；
[0047] 圖5是本發(fā)明第二實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系 統(tǒng)實現(xiàn)CP和AP互連通信的示意圖；
[0048] 圖6是本發(fā)明第四實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方 法實現(xiàn)CP發(fā)送數(shù)據(jù)給AP的流程圖；
[0049] 圖7是本發(fā)明第六實施方式的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方 法實現(xiàn)AP發(fā)送數(shù)據(jù)給CP的流程圖。

【具體實施方式】
[0050] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的各實 施方式進(jìn)行詳細(xì)的闡述。然而，本領(lǐng)域的普通技術(shù)人員可以理解，在本發(fā)明各實施方式中， 為了使讀者更好地理解本申請而提出了許多技術(shù)細(xì)節(jié)。但是，即使沒有這些技術(shù)細(xì)節(jié)和基 于以下各實施方式的種種變化和修改，也可以實現(xiàn)本申請各權(quán)利要求所要求保護(hù)的技術(shù)方 案。
[0051] 本發(fā)明的第一實施方式涉及一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信 系統(tǒng)，如圖1所示，該系統(tǒng)包含：主控制器和從控制器；主控制器通過簡化雙倍速率同步動 態(tài)隨機(jī)存儲器SDDR接口與從控制器通信。SDDR接口包含6根信號線，分別為傳輸片選信號 (CS#)、正時鐘信號（CK)、負(fù)時鐘信號（CK#)、讀寫選擇信號（WE#)、數(shù)據(jù)信號（DQ)和數(shù)據(jù)選 通脈沖信號（DQS);其中，CS#、CK、CK#、WE#在主控制器中為輸出信號，在從控制器中為輸入 信號；DQ、DQS為輸入輸出信號；DQS與CK同頻，并且利用DQS的上下雙邊沿同時進(jìn)行DQ數(shù) 據(jù)傳輸。
[0052] 關(guān)于SDDR的具體接口信號，參考現(xiàn)有的雙倍速率同步動態(tài)隨機(jī)存儲器接口標(biāo)準(zhǔn) (Double Data Rate(DDR) SDRAM Standard，簡稱"DDR 接口"）的基礎(chǔ)上，采用類似于 SPI 接 口無需尋址的命令機(jī)制，所以在DDR接口信號中刪除了與尋址有關(guān)的地址信號A0?An (η 比如為12或13)、ΒΑ0/ΒΑ1和命令信號RAS、CAS ;同時由于主控制器（MASTER側(cè)）和從控 制器（SLAVE側(cè)）均有各自的FIFO,且僅使用lbit的數(shù)據(jù)線DQ，所以刪除眾多的數(shù)據(jù)信號 DQ1?DQ15、LDM、UDM、DQS1 ;命令機(jī)制僅需支持讀寫操作，所以再去掉無需使用到的信號 CKE。最終，SDDR接口總共6個信號線：片選CS#、正負(fù)時鐘CK和CK#、讀寫選擇WE#、1根數(shù) 據(jù)DQ和1根數(shù)據(jù)選通脈沖DQS。由于SDDR將僅需6根信號線，可以較容易完成硬件設(shè)計， 尤其便于PCB布線設(shè)計。此外，拋棄了傳統(tǒng)的尋址方式以及眾多繁瑣的命令機(jī)制，僅使用了 讀寫命令機(jī)制，不但減少了控制器設(shè)計的復(fù)雜度，還降低了設(shè)計成本。
[0053] SDDR接口的各個信號作用說明如下：
[0054] (1)片選信號CS#是一個幀同步信號，在需要通信時，CS#設(shè)置為低電平；也就是 說，需要通訊時此信號將拉低。
[0055] (2)差分時鐘對CK和CK#，由于數(shù)據(jù)時在CK同頻的DQS的上下沿觸發(fā)，造成傳輸 周期縮短了一半，因此為了保證傳輸周期的穩(wěn)定以及確保數(shù)據(jù)的正確傳輸，這就要求CK的 上下沿間距要有的精確的控制。但由于溫度等環(huán)境因素的改變將引起CK的上下沿間距的 變化，因此引入反相的CK#可以起到糾正的作用。
[0056] (3)讀寫選擇信號WE#用來控制讀寫選擇，當(dāng)WE#為高電平時，通信系統(tǒng)進(jìn)行讀操 作；當(dāng)WE#為低電平時，通信系統(tǒng)進(jìn)行寫操作。
[0057] (4)僅使用1根數(shù)據(jù)DQ和1根DQS鎖存信號，最大化簡化刪除接口信號。其中DQS 與時鐘CK同頻，并且利用DQS上下雙邊沿同時進(jìn)行DQ數(shù)據(jù)傳輸，使數(shù)據(jù)傳輸率達(dá)到總線時 鐘頻率的2倍。在通信系統(tǒng)進(jìn)行讀操作時，DQ和DQS信號線上的信號由從控制器傳送到主 控制器；在通信系統(tǒng)進(jìn)行寫操作時，DQ和DQS信號線上的信號由主控制器傳送到從控制器。
[0058] 請參閱圖2所示，是實現(xiàn)主控制器的一種內(nèi)部實現(xiàn)框圖，主控制器包含：AHB接口 模塊、接收FIFO、接收控制狀態(tài)機(jī)、接收移位寄存器、延遲鎖相環(huán)DLL、發(fā)送控制狀態(tài)機(jī)、發(fā) 送FIFO、發(fā)送移位寄存器、組合邏輯和雙向輸入輸出緩沖器；其中，發(fā)送狀態(tài)機(jī)和接收狀態(tài) 機(jī)相互獨(dú)立，即發(fā)送和接收獨(dú)立控制。
[0059] AHB接口模塊的總線時鐘信號BUSCLK經(jīng)延遲后作為CK輸出，經(jīng)延遲反相之后作 為CK#輸出，經(jīng)DLL延遲鎖定后作為DQS輸出；AHB接口模塊的寫控制信號PWRITE經(jīng)接收 控制狀態(tài)機(jī)、發(fā)送控制狀態(tài)機(jī)、組合邏輯后產(chǎn)生CS#和WE#輸出；AHB接口模塊的寫數(shù)據(jù)信 號PWDATA經(jīng)發(fā)送FIFO、發(fā)送移位寄存器、雙向輸入輸出緩沖器后作為DQ輸出。作為輸入的 DQS經(jīng)DLL延遲鎖定后，控制接收移位寄存器；作為輸入的DQ經(jīng)雙向輸入輸出緩沖器、接收 移位寄存器、接收FIFO后輸入到AHB主接口模塊。
[0060] MASTER側(cè)SDDR控制器（即主控制器）具體工作過程說明如下：當(dāng)MASTER要對 SLAVE進(jìn)行寫操作時，其實質(zhì)是對SDDR控制器的發(fā)送FIFO進(jìn)行寫操作。此時，AHB總線的 寫控制信號實現(xiàn)發(fā)送控制狀態(tài)機(jī)開始工作而接收控制狀態(tài)機(jī)不工作；一旦發(fā)送狀態(tài)機(jī)開始 工作，則檢查發(fā)送FIFO是否有數(shù)據(jù)。若有數(shù)據(jù)，則經(jīng)過組合邏輯后的CS#拉低片選有效和 WE#拉低寫有效，且通過內(nèi)部AHB總線將發(fā)送FIFO的數(shù)據(jù)打到發(fā)送移位寄存器中；緊接著 控制發(fā)送移位寄存器隨著MASTER控制器內(nèi)部原始信號DQS_WE雙邊沿，同步將數(shù)據(jù)逐位打 到DQ信號線上，而DQS_WE信號經(jīng)過DLL延遲大約1/4相位后的信號，打到DQS信號線上。 SLAVE端（即從控制器）在監(jiān)測到CS#低和WE#低后，啟動從控制器的接收狀態(tài)機(jī)開始工 作，并通過DQS雙邊沿對齊DQ數(shù)據(jù)中心方式，同步采樣輸入的DQ數(shù)據(jù)。接口信號具體寫時 序，參考如圖3所示，MASTER側(cè)的原始DQS_WE信號經(jīng)DLL的大約1/4相位延遲后產(chǎn)生DQS， 使DQ數(shù)據(jù)被DQS同步采樣，即圖中所示的虛線一DQS大約采在DQ有效數(shù)據(jù)窗的中心點附 近，確保SLAVE側(cè)采樣數(shù)據(jù)的正確性。
[0061] 類似地，當(dāng)MASTER要對SLAVE進(jìn)行讀操作時，實質(zhì)是對主控制器的接收FIFO進(jìn)行 讀操作。此時主控制器的接收控制狀態(tài)機(jī)開始工作而發(fā)送控制狀態(tài)機(jī)不工作，SLAVE端在監(jiān) 測到CS#低和WE#高后，將從控制器的發(fā)送FIFO中的數(shù)據(jù)逐位打到DQ信號線上，數(shù)據(jù)隨著 DQS雙邊沿同步變化；而DQS信號到達(dá)主控制器內(nèi)部DLL模塊后經(jīng)過大約1/4相位延遲，產(chǎn) 生的DQS_RD作為MASTER的接收移位寄存器的控制信號，采樣輸入的DQ數(shù)據(jù)。接口信號具 體讀時序，參考如圖4所示，DQ數(shù)據(jù)隨著DQS同步變化，即圖中所示的虛線一DQ的周期分 割點與DQS的雙邊沿對齊，這樣DQS再經(jīng)MASTER側(cè)內(nèi)部DLL的大約1/4相位延遲后的DQS_ RE，確保MASTER采樣數(shù)據(jù)的正確性。外部接口讀寫時序圖不體現(xiàn)控制器DLL相關(guān)的內(nèi)部信 號 DQS_WE 和 DQS_RD。
[0062] SLAVE側(cè)的SDDR控制器（即從控制器）實現(xiàn)機(jī)理與MASTER側(cè)類似，CS#，WE#，CK 和CK#四個信號變?yōu)檩斎胄盘?，CS#和WE# -起協(xié)同來控制其發(fā)送狀態(tài)機(jī)還是接收狀態(tài)機(jī) 工作。省去了 DLL模塊，且DQS的雙邊沿作為接收通道移位寄存器鎖存數(shù)據(jù)的觸發(fā)信號以 及發(fā)送通道移位寄存器寫出數(shù)據(jù)的觸發(fā)信號，具體地說，DQS的雙邊沿作為從控制器的接收 移位寄存器鎖存數(shù)據(jù)的觸發(fā)信號，或者發(fā)送移位寄存器寫出數(shù)據(jù)的觸發(fā)信號。
[0063] 為了提高傳輸效率，SDDR接口規(guī)范建議MASTER和SLAVE端的FIFO深度都設(shè)置為 16, FIFO寬度為32bit，而數(shù)據(jù)幀長度為32bit。SDDR參考類比DDR接口的CK時鐘頻率可以 高達(dá)200MHz，假定MASTER端控制每次數(shù)據(jù)發(fā)送和接收時，兩個相鄰的數(shù)據(jù)幀之間的時間間 隔為1CK即等效于1*2 = 2bit。根據(jù)圖示的讀寫時序波形，在CS#拉低的一幀內(nèi)時間內(nèi)傳 輸有效數(shù)據(jù)32bit，而無效數(shù)據(jù)均占用了 1. 5CK即等效為1. 5*2 = 3bit，基于DQS雙邊沿采 樣方式則每秒鐘的接收或發(fā)送傳輸?shù)挠行捑鶠?00M*2*32biV(32+2+3) = 346Mbps， 這樣的傳輸效率比USB2.0High Speed的有效傳輸速度也高出不少。通過數(shù)據(jù)可以看出本 發(fā)明提出的SDDR接口，其傳輸帶寬可以很好地滿足當(dāng)前4G甚至將來5G移動通訊高速速率 要求。
[0064] 與現(xiàn)有技術(shù)相比，本發(fā)明通信系統(tǒng)的主控制器通過簡化雙倍速率同步動態(tài)隨機(jī)存 儲器接口與從控制器通信，該接口包含6根信號線，片選信號（CS#)、正時鐘信號（CK)、負(fù)時 鐘信號（CK#)、讀寫選擇信號（WE#)在主控制器中為輸出信號，在從控制器中為輸入信號； 數(shù)據(jù)信號（DQ)、數(shù)據(jù)選通脈沖信號（DQS)為輸入輸出信號；DQS與CK同頻，且利用DQS的上 下雙邊沿進(jìn)行數(shù)據(jù)傳輸。僅使用6根信號線即可實現(xiàn)高速數(shù)據(jù)傳輸，不但減少了控制器設(shè) 計的復(fù)雜度，降低了設(shè)計成本，而且省去了繁瑣的命令訪問的時間開銷，提高了接口的有效 傳輸帶寬。
[0065] 本發(fā)明的第二實施方式涉及一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信 系統(tǒng)。第二實施方式在第一實施方式基礎(chǔ)上做了進(jìn)一步改進(jìn)，主要改進(jìn)之處在于：在本發(fā)明 第二實施方式中，主控制器位于基帶通信處理器CP中，從控制器位于應(yīng)用處理器AP中；通 過主控制器和從控制器實現(xiàn)CP與AP之間的數(shù)據(jù)通信，如圖5所示。
[0066] 此外，AP還具有發(fā)送請求信號GPI0_TxReq和接收請求信號GPI0_RxReq輸出端， CP還具有發(fā)送中斷信號GPI0_Tx和接收中斷信號GPI0_Rx輸入端，GPI0_TxReq與GPI0_Tx 連接，GPI0_RxReq 與 GPI0_Rx 連接。
[0067] 在AP要發(fā)送AT命令給CP時，相當(dāng)于通信系統(tǒng)進(jìn)行讀操作，AP通過GPI0_TxReq通 知CP準(zhǔn)備進(jìn)行讀操作，CP的主控制器通過WE#，CS#，CK和CK#四個控制信號觸發(fā)AP的從 控制器開始發(fā)送數(shù)據(jù)，CP接收數(shù)據(jù)，直到數(shù)據(jù)接收完畢。在CP要發(fā)送數(shù)據(jù)給AP時，相當(dāng)于 通信系統(tǒng)進(jìn)行寫操作，CP的主控制器通過WE#，CS#，CK和CK#四個控制信號觸發(fā)AP準(zhǔn)備接 收數(shù)據(jù)，待AP的從控制器準(zhǔn)備好之后，通過GPI0_R XReq通知CP進(jìn)行數(shù)據(jù)發(fā)送，AP接收數(shù) 據(jù)，直到數(shù)據(jù)接收完畢。
[0068] 將主控制器和從控制器分別用于基帶通信處理器（CP)和應(yīng)用處理器（AP)，可以 較好的滿足4G LTE智能平臺方案中，基帶通信處理器CP和應(yīng)用處理器AP高速數(shù)據(jù)傳輸要 求（上行75Mbps和下行150Mbps)，解決了 CP和AP之間采用傳統(tǒng)UART接口傳輸速率不足， 或者采用USB軟件開發(fā)移植過于復(fù)雜的問題。
[0069] 本發(fā)明第三實施方式涉及一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方 法，包含以下步驟：
[0070] 主控制器的AHB總線的寫控制信號控制發(fā)送控制狀態(tài)機(jī)開始工作而接收控制狀 態(tài)機(jī)不工作；
[0071] 監(jiān)測到主控制器的發(fā)送狀態(tài)機(jī)開始工作時，檢查主控制器的發(fā)送FIFO內(nèi)是否有 數(shù)據(jù)；
[0072] 在主控制器的發(fā)送FIFO內(nèi)有數(shù)據(jù)時，控制經(jīng)過組合邏輯后的片選信號CS#和讀寫 選擇信號WE#均為低電平，且通過內(nèi)部AHB總線將主控制器的發(fā)送FIFO的數(shù)據(jù)打到主控制 器的發(fā)送移位寄存器中；
[0073] 控制主控制器的發(fā)送移位寄存器隨著主控制器內(nèi)部原始信號DQS_WE的雙邊沿， 同步將數(shù)據(jù)逐位打到數(shù)據(jù)DQ信號線上，同時DQS_WE信號經(jīng)過DLL延遲1/4相位后的信號， 打到數(shù)據(jù)選通脈沖DQS信號線上；
[0074] 從控制器監(jiān)測到CS#和WE#均為低電平時，啟動從控制器的接收狀態(tài)機(jī)開始工作， 通過DQS雙邊沿對齊DQ數(shù)據(jù)中心方式，同步采樣輸入的DQ數(shù)據(jù)，將DQ數(shù)據(jù)存入從控制器 的接收移位寄存器中，并通過內(nèi)部AHB總線將接收移位寄存器的數(shù)據(jù)打到從控制器的接收 FIFO 中。
[0075] 本發(fā)明第四實施方式涉及一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方 法。第四實施方式在第三實施方式基礎(chǔ)上做了進(jìn)一步改進(jìn)，主要改進(jìn)之處在于：在第四實 施方式中，基帶通信處理器CP與應(yīng)用處理器AP通過主控制器和從控制器實現(xiàn)數(shù)據(jù)通信； 主控制器位于CP中，從控制器位于AP中。也就是說，應(yīng)用處理器AP和通訊處理器CP通過 SDDR接口標(biāo)準(zhǔn)進(jìn)行數(shù)據(jù)通訊，CP側(cè)為MASTER，AP側(cè)為SLAVE，應(yīng)用SDDR實現(xiàn)AP和CP之間 的高速數(shù)據(jù)通訊。通過將主控制器和從控制器分別用于基帶通信處理器（CP)和應(yīng)用處理 器（AP)，省去了繁瑣的命令訪問的時間開銷，提高了接口的有效傳輸帶寬。
[0076] 具體地說，CP發(fā)送數(shù)據(jù)給AP，如圖6所示，在進(jìn)行數(shù)據(jù)傳輸之前，AP和CP根據(jù)雙方 預(yù)先約定的數(shù)據(jù)包頭大小配置各自的接收通道，做好接收對方數(shù)據(jù)包頭信息的準(zhǔn)備，其中， 包頭信息包含：數(shù)據(jù)類型、數(shù)據(jù)包長度。也就是說，初始化時，AP側(cè)和CP側(cè)都根據(jù)雙方預(yù)先 約定的數(shù)據(jù)包頭大小配置其側(cè)的接收SDDR通道，做好對于接收對方數(shù)據(jù)包頭信息的準(zhǔn)備， 包頭中一般包含數(shù)據(jù)類型（命令或者數(shù)據(jù)），數(shù)據(jù)包長度等信息。
[0077] 在進(jìn)行數(shù)據(jù)傳輸過程中，CP直接發(fā)送數(shù)據(jù)包頭，當(dāng)CP發(fā)送完控制序列后，等待AP 發(fā)送一個接收請求信號GPI0_RxReq上升沿中斷給CP，再接著發(fā)送有效的數(shù)據(jù)包；AP接收 完控制序列，并根據(jù)包頭信息配置好從控制器，準(zhǔn)備進(jìn)行有效數(shù)據(jù)包的接收；AP通過GPI0_ RxReq上升沿中斷通知CP開始發(fā)送有效數(shù)據(jù)包；CP配置主控制器，并再次啟動發(fā)送有效數(shù) 據(jù)包；AP接收數(shù)據(jù)包，直到數(shù)據(jù)包發(fā)送完畢。
[0078] 此外，在數(shù)據(jù)包發(fā)送完畢之后，具體地說，當(dāng)AP接收完畢后，將從控制器的接收通 道配置為初始化準(zhǔn)備接收數(shù)據(jù)包頭的狀態(tài)，并將GPI0_R XReq輸出配置為低電平，準(zhǔn)備下一 次數(shù)據(jù)包的接收。
[0079] 本發(fā)明第五實施方式涉及一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方 法，包含以下步驟：
[0080] 主控制器的AHB總線的寫控制信號實現(xiàn)接收控制狀態(tài)機(jī)開始工作而發(fā)送控制狀 態(tài)機(jī)不工作；將CS#設(shè)置為低電平，WE#設(shè)置為高電平；
[0081] 從控制器監(jiān)測到CS#為低電平和WE#為高電平后，控制從控制器的發(fā)送移位寄存 器將數(shù)據(jù)逐位打到DQ信號線上，數(shù)據(jù)隨著DQS雙邊沿同步變化；
[0082] DQS信號到達(dá)主控制器內(nèi)部DLL模塊后經(jīng)過1/4相位延遲，產(chǎn)生DQS_RD，作為主控 制器的接收移位寄存器的控制信號，采樣輸入的DQ數(shù)據(jù)；并通過內(nèi)部AHB總線將接收移位 寄存器的數(shù)據(jù)打到主控制器的接收FIFO中。
[0083] 本發(fā)明第六實施方式涉及一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方 法。第六實施方式在第五實施方式基礎(chǔ)上做了進(jìn)一步改進(jìn)，主要改進(jìn)之處在于：在第六實施 方式中，基帶通信處理器CP與應(yīng)用處理器AP通過主控制器和從控制器實現(xiàn)數(shù)據(jù)通信；主 控制器位于CP中，從控制器位于AP中；通過將主控制器和從控制器分別用于基帶通信處理 器（CP)和應(yīng)用處理器（AP)，省去了繁瑣的命令訪問的時間開銷，提高了接口的有效傳輸帶 寬。
[0084] 具體地說，AP側(cè)發(fā)送AT命令給CP側(cè)，如圖7所示，在進(jìn)行數(shù)據(jù)傳輸之前，AP和CP 根據(jù)雙方預(yù)先約定的數(shù)據(jù)包頭大小配置各自的接收通道，做好接收對方數(shù)據(jù)包頭信息的準(zhǔn) 備，其中，包頭信息包含：數(shù)據(jù)類型、數(shù)據(jù)包長度。
[0085] 在進(jìn)行數(shù)據(jù)傳輸過程中，AP首先將要發(fā)送的數(shù)據(jù)配置好并準(zhǔn)備以DMA或CPU寫的 方式發(fā)送給CP，并通過發(fā)送請求信號GPI0_TxR eq的上升沿中斷來通知CP準(zhǔn)備進(jìn)行數(shù)據(jù)接 收；CP將主控制器配置好并啟動后，通過WE#，CS#，CK和CK#四個控制信號觸發(fā)AP開始發(fā) 送數(shù)據(jù)，在完成數(shù)據(jù)包頭信息的接收后，WE#，CS#，CK和CK#四個信號再次恢復(fù)為無效狀態(tài)， AP發(fā)送完包頭信息后也將GPI0_TxReq管腳拉低以處于空閑狀態(tài)。
[0086] 當(dāng)CP根據(jù)收到的包頭信息解析出要接收的數(shù)據(jù)包類型以及長度后，配置好主控 制器，等待AP再次發(fā)送GPIO_TxReq的上升沿中斷；CP在收到GPIO_TxReq的上升沿中斷后， 再次通過WE#，CS#，CK和CK#四個控制信號觸發(fā)AP進(jìn)行數(shù)據(jù)發(fā)送，并以DMA的方式啟動接 收有效數(shù)據(jù)包，直到數(shù)據(jù)接收完畢。
[0087] 此外，在數(shù)據(jù)接收完畢之后，具體地說，CP接收完畢后，將主控制器的接收通道配 置為初始化準(zhǔn)備接收數(shù)據(jù)包頭的狀態(tài)；AP發(fā)送完后則將GPI0_TXReq輸出配置為低電平，準(zhǔn) 備下一次的數(shù)據(jù)包的發(fā)送。
[〇〇88] 本領(lǐng)域的普通技術(shù)人員可以理解，上述各實施方式是實現(xiàn)本發(fā)明的具體實施例， 而在實際應(yīng)用中，可以在形式上和細(xì)節(jié)上對其作各種改變，而不偏離本發(fā)明的精神和范圍。
【權(quán)利要求】
1. 一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)，其特征在于，包含：主控 制器和從控制器；所述主控制器通過簡化雙倍速率同步動態(tài)隨機(jī)存儲器SDDR接口與所述 從控制器通信； 所述SDDR接口包含6根信號線，分別為傳輸片選信號CS#、正時鐘信號CK、負(fù)時鐘信號 CK#、讀寫選擇信號WE#、數(shù)據(jù)信號DQ和數(shù)據(jù)選通脈沖信號DQS ;其中，所述CS#、CK、CK#、WE# 在所述主控制器中為輸出信號，在所述從控制器中為輸入信號；所述DQ、DQS為輸入輸出信 號；所述DQS與所述CK同頻，并且利用所述DQS的上下雙邊沿同時進(jìn)行DQ數(shù)據(jù)傳輸。
2. 根據(jù)權(quán)利要求1所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)，其特征 在于，所述CS#是一個幀同步信號，在需要通信時，所述CS#設(shè)置為低電平； 所述WE#用來控制讀寫選擇，當(dāng)所述WE#為高電平時，所述通信系統(tǒng)進(jìn)行讀操作；當(dāng)所 述WE#為低電平時，所述通信系統(tǒng)進(jìn)行寫操作； 其中，在所述通信系統(tǒng)進(jìn)行讀操作時，所述DQ和DQS信號線上的信號由所述從控制器 傳送到所述主控制器； 在所述通信系統(tǒng)進(jìn)行寫操作時，所述DQ和DQS信號線上的信號由所述主控制器傳送到 所述從控制器。
3. 根據(jù)權(quán)利要求2所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)，其特征 在于，所述主控制器包含：AHB接口模塊、接收FIFO、接收控制狀態(tài)機(jī)、接收移位寄存器、延 遲鎖相環(huán)DLL、發(fā)送控制狀態(tài)機(jī)、發(fā)送FIFO、發(fā)送移位寄存器、組合邏輯和雙向輸入輸出緩 沖器； 所述AHB接口模塊的總線時鐘信號BUSCLK經(jīng)延遲后作為CK輸出，經(jīng)延遲反相之后作 為CK#輸出，經(jīng)所述DLL延遲鎖定后作為DQS輸出；所述AHB接口模塊的寫控制信號PWRITE 經(jīng)所述接收控制狀態(tài)機(jī)、所述發(fā)送控制狀態(tài)機(jī)、所述組合邏輯后產(chǎn)生CS#和WE#輸出；所述 AHB接口模塊的寫數(shù)據(jù)信號PWDATA經(jīng)所述發(fā)送FIFO、發(fā)送移位寄存器、雙向輸入輸出緩沖 器后作為DQ輸出； 作為輸入的DQS經(jīng)所述DLL延遲鎖定后，控制所述接收移位寄存器；作為輸入的DQ經(jīng) 所述雙向輸入輸出緩沖器、接收移位寄存器、所述接收FIFO后輸入到所述AHB接口模塊。
4. 根據(jù)權(quán)利要求2所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系統(tǒng)，其特征 在于，所述從控制器的輸入信號CS#和WE# -起控制并選擇所述從控制器的發(fā)送狀態(tài)機(jī)或 者接收狀態(tài)機(jī)；所述DQS的雙邊沿作為所述接收移位寄存器鎖存數(shù)據(jù)的觸發(fā)信號，或者所 述發(fā)送移位寄存器寫出數(shù)據(jù)的觸發(fā)信號。
5. 根據(jù)權(quán)利要求1至4任一項所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信系 統(tǒng)，其特征在于，所述主控制器位于基帶通信處理器CP中，所述從控制器位于應(yīng)用處理器 AP中；通過所述主控制器和所述從控制器實現(xiàn)所述CP與所述AP之間的數(shù)據(jù)通信； 所述AP還具有發(fā)送請求信號GPIO_TxReq和接收請求信號GPIO_RxReq輸出端，所述 CP還具有發(fā)送中斷信號GPI0_Tx和接收中斷信號GPI0_Rx輸入端，所述GPIO_TxReq與所述 GPI0_Tx連接，所述GPIO_RxReq與所述GPI0_Rx連接。
6. -種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方法，其特征在于，包含以下步 驟： 主控制器的AHB總線的寫控制信號控制發(fā)送控制狀態(tài)機(jī)開始工作而接收控制狀態(tài)機(jī) 不工作； 監(jiān)測到主控制器的發(fā)送狀態(tài)機(jī)開始工作時，檢查主控制器的發(fā)送FIFO內(nèi)是否有數(shù)據(jù)； 在主控制器的發(fā)送FIFO內(nèi)有數(shù)據(jù)時，控制經(jīng)過組合邏輯后的片選信號CS#和讀寫選擇 信號WE#均為低電平，且通過內(nèi)部AHB總線將主控制器的發(fā)送FIFO的數(shù)據(jù)打到主控制器的 發(fā)送移位寄存器中； 控制主控制器的發(fā)送移位寄存器隨著主控制器內(nèi)部原始信號DQS_WE的雙邊沿，同步 將數(shù)據(jù)逐位打到數(shù)據(jù)DQ信號線上，同時DQS_WE信號經(jīng)過延遲鎖相環(huán)DLL延遲1/4相位后 的信號，打到數(shù)據(jù)選通脈沖DQS信號線上； 所述從控制器監(jiān)測到CS#和WE#均為低電平時，啟動所述從控制器的接收狀態(tài)機(jī)開始 工作，通過DQS雙邊沿對齊DQ數(shù)據(jù)中心方式，同步采樣輸入的DQ數(shù)據(jù)，將DQ數(shù)據(jù)存入所述 從控制器的接收移位寄存器中，并通過內(nèi)部AHB總線將接收移位寄存器的數(shù)據(jù)打到從控制 器的接收FIFO中。
7. 根據(jù)權(quán)利要求6所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方法，其特征 在于，基帶通信處理器CP與應(yīng)用處理器AP通過所述主控制器和所述從控制器實現(xiàn)數(shù)據(jù)通 信；所述主控制器位于所述CP中，所述從控制器位于所述AP中；包含以下步驟 ： 所述AP和所述CP根據(jù)雙方預(yù)先約定的數(shù)據(jù)包頭大小配置各自的接收通道，做好接收 對方數(shù)據(jù)包頭信息的準(zhǔn)備，其中，包頭信息包含：數(shù)據(jù)類型、數(shù)據(jù)包長度； 所述CP直接發(fā)送數(shù)據(jù)包頭，當(dāng)所述CP發(fā)送完控制序列后，等待所述AP發(fā)送一個接收 請求信號GPIO_RxReq上升沿中斷給所述CP，再接著發(fā)送有效的數(shù)據(jù)包； 所述AP接收完控制序列，并根據(jù)包頭信息配置好從控制器，準(zhǔn)備進(jìn)行有效數(shù)據(jù)包的接 收； 所述AP通過GPI0_RXReq上升沿中斷通知所述CP開始發(fā)送有效數(shù)據(jù)包； 所述CP配置主控制器，并再次啟動發(fā)送有效數(shù)據(jù)包； 所述AP接收數(shù)據(jù)包，直到數(shù)據(jù)包發(fā)送完畢。
8. 根據(jù)權(quán)利要求7所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方法，其特征 在于，在所述數(shù)據(jù)包發(fā)送完畢之后，還包含以下步驟： 當(dāng)所述AP接收完畢后，將從控制器的接收通道配置為初始化準(zhǔn)備接收數(shù)據(jù)包頭的狀 態(tài)，并將GPIO_RxReq輸出配置為低電平，準(zhǔn)備下一次數(shù)據(jù)包的接收。
9. 一種基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方法，其特征在于，包含以下步 驟： 主控制器的AHB總線的寫控制信號實現(xiàn)主控制器的接收控制狀態(tài)機(jī)開始工作而發(fā)送 控制狀態(tài)機(jī)不工作；將CS#設(shè)置為低電平，WE#設(shè)置為高電平； 從控制器監(jiān)測到CS#為低電平和WE#為高電平后，控制從控制器的發(fā)送移位寄存器將 數(shù)據(jù)逐位打到DQ信號線上，數(shù)據(jù)隨著DQS雙邊沿同步變化； DQS信號到達(dá)主控制器內(nèi)部DLL模塊后經(jīng)過1/4相位延遲，產(chǎn)生DQS_RD，作為主控制器 的接收移位寄存器的控制信號，采樣輸入的DQ數(shù)據(jù)；并通過內(nèi)部AHB總線將接收移位寄存 器的數(shù)據(jù)打到接收FIFO中。
10. 根據(jù)權(quán)利要求9所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方法，其特 征在于，基帶通信處理器CP與應(yīng)用處理器AP通過所述主控制器和所述從控制器實現(xiàn)數(shù)據(jù) 通信；所述主控制器位于所述CP中，所述從控制器位于所述AP中； 包含以下步驟： 所述AP和所述CP根據(jù)雙方預(yù)先約定的數(shù)據(jù)包頭大小配置各自的接收通道，做好接收 對方數(shù)據(jù)包頭信息的準(zhǔn)備，其中，包頭信息包含：數(shù)據(jù)類型、數(shù)據(jù)包長度； 所述AP將要發(fā)送的數(shù)據(jù)配置好并準(zhǔn)備以DMA或CPU寫的方式發(fā)送給所述CP，并通過發(fā) 送請求信號GPIO_TXReq的上升沿中斷來通知所述CP準(zhǔn)備進(jìn)行數(shù)據(jù)接收； 所述CP將所述主控制器配置好并啟動后，通過WE#，CS#，CK和CK#四個控制信號觸發(fā) 所述AP開始發(fā)送數(shù)據(jù)，在完成數(shù)據(jù)包頭信息的接收后，WE#，CS#，CK和CK#四個信號再次恢 復(fù)為無效狀態(tài)，所述AP發(fā)送完包頭信息后也將GPIO_T XReq管腳拉低以處于空閑狀態(tài)； 當(dāng)所述CP根據(jù)收到的包頭信息解析出要接收的數(shù)據(jù)包類型以及長度后，配置好所述 主控制器，等待所述AP再次發(fā)送GPIO_T XReq的上升沿中斷； 所述CP在收到GPIO_TxReq的上升沿中斷后，再次通過WE#，CS#，CK和CK#四個控制信 號觸發(fā)所述AP進(jìn)行數(shù)據(jù)發(fā)送，并以DMA的方式啟動接收有效數(shù)據(jù)包，直到數(shù)據(jù)接收完畢。
11.根據(jù)權(quán)利要求10所述的基于雙倍速率同步動態(tài)隨機(jī)存儲器接口的通信方法，其特 征在于，在所述數(shù)據(jù)接收完畢之后，還包含以下步驟： 所述CP接收完畢后，將主控制器的接收通道配置為初始化準(zhǔn)備接收數(shù)據(jù)包頭的狀態(tài)； 所述AP發(fā)送完后則將GPIO_TXReq輸出配置為低電平，準(zhǔn)備下一次的數(shù)據(jù)包的發(fā)送。
【文檔編號】G06F13/16GK104111902SQ201310139627
【公開日】2014年10月22日 申請日期:2013年4月19日 優(yōu)先權(quán)日:2013年4月19日
【發(fā)明者】史公正, 謝遠(yuǎn)鵬, 管華軍 申請人:聯(lián)芯科技有限公司