專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有放大微弱信號的差分放大器的半導(dǎo)體集成電路，說得更詳細(xì)一點的話，涉及用于靜態(tài)RAM(隨機存取存儲器)合適的讀出放大器的電路構(gòu)成。
以往，作為這種讀出放大器，人們知道示于圖3的那種電路構(gòu)成的讀出放大器。在圖3中，參照標(biāo)號CDB02，CDT02，SAEQB02和SACM02分別表示來自讀出放大器外部的輸入信號，STB02和STT02表示輸出信號的取出節(jié)點，VCC表示電源電壓，GND表示接地電位。
分別把輸入信號CDB02輸入至NMOS晶體管MN203的柵極。把輸入信號CDT02輸入至NMOS晶體管MN204的柵極，把輸入信號SAEQB02輸往PMOS晶體管MP201，MP202，MP203，MP206，MP207和MP208的各自的柵極，而把輸入信號SACM02輸往NMOS晶體管MN205的柵極。電源電壓VCC分別連到PMOS晶體管MP201，MP202，MP204，MP205，MP206和MP207的源極上。節(jié)點STT02連接到已把漏極彼此之間連接起來的PMOS晶體管MP205和NMOS晶體管MN202的漏極連接點，和已把柵極彼此之間連接起來的PMOS晶體管MP204和NMOS晶體管MN201的柵極連接點，以及PMOS晶體管MP201的漏極上。
PMOS晶體管MP203的漏極和源極連接在PMOS晶體管MP204與MP205的柵極之間。此外，節(jié)點STB02連接于已把漏極彼此間連起來的PMOS晶體管MP204和NMOS晶體管MN201的漏極連接點與已把柵極彼此間連起來的PMOS晶體管MP205和NMOS晶體管MN202的柵極連接點以及PMOS晶體管MP202的漏極上。還有，PMOS晶體管MP206的漏極連到NMOS晶體管MN203的漏極上，PMOS晶體管MP207的漏極連到NMOS晶體管MN204的漏極上。
PMOS晶體管MP208的漏極和源極連接于NMOS晶體管MN203和MN204的漏極之間。還有，已把源極彼此間連起來的NMOS晶體管MN203和MN204的各個漏極已分別連到NMOS晶體管MN201和MN202的源極上。源極接地的NMOS晶體管MN205的漏極連到NMOS晶體管MN203和MN204的源極連接點上的同時，在柵極上還輸入信號SACM02。
在已形成于這樣地被連接的同一半導(dǎo)體芯片上的電路中，NMOS晶體管MN205將變成電流源，并用已連到該電流源上的一對NMOS晶體管MN203和MN204構(gòu)成差分電路。另外，用PMOS晶體管MP204和NMOS晶體管MN201構(gòu)成一個反相器，用PMOS晶體管MP205和NMOS晶體管MN202構(gòu)成另一個反相器，而現(xiàn)有的讀出放大器則把由這些反相器構(gòu)成的鎖存器電路和上述差分電路及電流源串接起來形成3級構(gòu)造。
該讀出放大器，通常輸入信號SAEQB02時電位為“LOW(低)”，節(jié)點STB02和STT02用PMOS晶體管MP203和MP208使之均衡并復(fù)位于與電源電壓VCC相同的電位。同時，使激活信號SACM02為“LOW”，把讀出放大器先置成非激活狀態(tài)。
在圖4中示出了該現(xiàn)有讀出放大器的動作波形。當(dāng)在輸入信號CDT02與CDB02之間產(chǎn)生了微小的電位差時，比如說，在輸入信號CDT02為電壓VCC，輸入信號CDB02為電壓VCC-V1(V1＜VCC)而產(chǎn)生了電位差時，先使輸入信號SAEQB02為“High(高)”，其次使輸入信號SACM02為“High”。結(jié)果使I1-I2(I1＞I2)的電流流入NMOS晶體管MN203，使I1的電流流入NMOS晶體管MN204。
另外，由于節(jié)點STB02與STT02已被復(fù)位為電壓VCC，故電流I1將流向NMOS晶體管MN202，電流I1-I2將流向NMOS晶體管MN201。結(jié)果是在節(jié)點STB02與STT02之間將產(chǎn)生很小的電位差(STB02的電位＜STT02的電位)。該電位差用串聯(lián)連接的鎖存器電路即由PMOS晶體管MP204與MP205，NMOS晶體管MN201與MN202構(gòu)成的鎖存器電路放大，進一步放大節(jié)點STB02與STT02間的電位差。
這樣一來，當(dāng)在信號CDT02與CDB02之間產(chǎn)生了微小電位差的時候，使信號SACM02變“High”激活讀出放大器，并解除復(fù)位信號SAEQB02。結(jié)果，電流將流入輸入信號CDT02和CDB02的NMOS晶體管MN203和MN204中去。NMOS晶體管MN203與MN204的柵極電位的電位不同，與該電位差相對應(yīng)的電流將流入NMOS晶體管MN203和MN204。相應(yīng)于該電流差，改變串聯(lián)連結(jié)的鎖存器電路，就得到了使輸入到節(jié)點STB02與STT02上的輸入信號CDT02和CDB02的電位放大后的輸出。
另外，關(guān)于具有這種構(gòu)成的讀出放大器，比如說已登載于1992Symposium on VLSI Circuit Digest of Technical papers，pp.28-29上。
此外，美國專利公報4504748號公報的圖6中公開了另一種讀出放大器。
再有，在特開平5-298887號公報的

圖12中公開了一種讀出放大器。該讀出放大器在從DRAM存儲單元一側(cè)已輸出了數(shù)據(jù)時，讀出放大器一側(cè)的均衡將變成截止，并通過已設(shè)于鎖存器電路的前一級上的源極共連的PMOS晶體管P1和P2輸入數(shù)據(jù)并進行動作。
但是，如果根據(jù)上述圖3所示的現(xiàn)有的讀出放大器，由于其構(gòu)成是使差分電路與鎖存器電路串聯(lián)連接，故動作時的節(jié)點STB02或STT02的抽出電流通過NMOS晶體管MN201和MN203或MN202和MN204抽出。因此，若再加本身為電流源的NMOS晶體管MN205，則結(jié)果變成為通過3級的NMOS晶體管，故電阻將變高，要花很多的時間才能使節(jié)點STB02或STT02的輸出變化。例如，若以在應(yīng)用了以讀出周期為66MHz進行動作的靜態(tài)RAM的超高速緩存中應(yīng)用了上述現(xiàn)有的讀出放大器的情況為例，則需要約2.0ns的時間。為此，如要實現(xiàn)超過100MHz這樣的高速的超高速緩存，就希望可在延遲1.5ns以下進行高速動作的讀出放大器。
另外，上述的現(xiàn)有的另一種讀出放大器，由于沒有使用應(yīng)用了CMOS反相器的鎖存器電路，故有著輸出電壓振幅小，且向下一級的信號傳送變慢的缺點。
還有，在上述的再一種讀出放大器中，用已設(shè)于鎖存器電路的前一級上的共源極連接的PMOS晶體管P1和P2構(gòu)成的讀出放大器的輸入部分，沒有把共用的電流源連接到PMOS晶體管P1和P2上，沒有形成差分輸入構(gòu)成。為此，除了對輸入電壓振幅的容限小之外，放大倍數(shù)不可能作得大，不能高速地放大輸出來自存儲單元的數(shù)據(jù)。
另一方面，一般說，由于存儲器所用的讀出放大器的數(shù)目非常大，在整個芯片中所占比例大(例如，在1M的超高速緩存中占5％)故還希望實現(xiàn)上述所示的那種延遲時間的高速化而不伴之以消耗電流的增加，還希望減少構(gòu)成讀出放大器的晶體管的個數(shù)以減小芯片面積。
因此，本發(fā)明的目的是提供一種能使讀出放大器激活，且具有可以縮短從解除復(fù)位信號SAEQB02之后到讀出放大器輸出變化為止的延遲時間的讀出放大器的半導(dǎo)體集成電路。
本發(fā)明的另一個目的是提供一種具有可以縮短上述延遲時間而不增加消耗電流，和可以借助于減少構(gòu)成器件的數(shù)目以縮小芯片面積的讀出放大器的半導(dǎo)體集成電路。
為了實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體集成電路的特征是由差分放大電路，電流源和鎖存器電路構(gòu)成，而且使上述鎖存器電路與上述電流源串接。上述差分放大電路由對第1輸入信號和第2輸入信號之間的電位差進行放大的一對源極彼此間連在一起的第1和第2NMOS晶體管，即若用圖1來說的話由對輸入信號CDB01和CDT01之間的電位差進行放大的一對源極已彼此連在一起的NMOS晶體管MN101和MN102構(gòu)成。上述電流源已連接于上述第1和第2NMOS晶體管的源極上。上述鎖存器電路由已連到以與上述第2輸入信號對應(yīng)的差分放大電路的輸出為輸入的第1電源線即連接電源電壓VCC上的第1CMOS反相器，和已連接到以與上述第1輸入信號對應(yīng)的差分放大電路的輸出為輸入的第1電源線上的第2CMOS反相器構(gòu)成，而且，把上述第1CMOS反相器的輸出連到第2CMOS反相器的輸入上，同時把上述第2CMOS反相器的輸出連接到上述第1CMOS反相器的輸入上。
在這種情況下，只要使得上述第1CMOS反相器由其源極已連接到第1電源線上的第1PMOS晶體管，即用圖1來說的話由PMOS晶體管MP104和漏極已連接到該第1PMOS晶體管的漏極上的第3NMOS晶體管即NMOS晶體管MN103構(gòu)成；上述第2CMOS反相器由其源極已連到第1電源線上的第2PMOS晶體管即PMOS晶體管MP105和漏極已連接到該第2PMOS晶體管的漏極上的第4NMOS晶體管即NMOS晶體管MN104構(gòu)成；上述電流源由其源極被連到第2電源線即接地電位GND上，第3輸入信號即信號SACM01被連接到柵極、其漏極也可以由已連到上述第1和第2NMOS晶體管的源極上的第5晶體管即NMOS晶體管MN105構(gòu)成。
另外，如果再設(shè)有其漏極連到上述第1PMOS晶體管的柵極，上述第3NMOS晶體管的柵極，上述第2PMOS晶體管的漏極，上述第2和第4NMOS晶體管的漏極上的第3PMOS晶體管即如用圖1所說為PMOS晶體管MP101；其漏極連到上述第2PMOS晶體管的柵極，上述第4NMOS晶體管的柵極，上述第1PMOS晶體管的漏極和上述第2、第3NMOS晶體管的漏極上的第4PMOS晶體管即PMOS晶體管MP102；其漏極與源極連在上述第1PMOS晶體管的柵極和上述第2PMOS晶體管的柵極之間的第5PMOS晶體管即PMOS晶體管MP103，同時如果使得把第4輸入信號即信號SAEQB01輸入到上述第3、第4和第5PMOS晶體管的各柵極上去那樣構(gòu)成則正好合適。
再有，還可以作成為在上述差分放大電路的上述第1NMOS晶體管與上述電流源之間再設(shè)以串聯(lián)連結(jié)的第6NMOS晶體管和在上述差分放大電路的第2NMOS晶體管與上述電流源之間串聯(lián)連結(jié)的第7晶體管，即用圖6來說的話在NMOS晶體管MN101與電流源MN105之間串接一個NMOS晶體管MN106，在NMOS晶體管MN102與電流源MN105之間串接一個NMOS晶體管MN107，同時，使上述鎖存器電路的上述第2CMOS反相器的輸出信號輸入到上述第6NMOS晶體管的柵極上去，使上述鎖存器電路的上述第1CMOS反相器的輸出信號輸入到上述第7NMOS晶體管的柵極上去。
另外，如果這樣構(gòu)成正好合適，即；再設(shè)置其源極和漏極已連在上述第6NMOS晶體管的漏極與上述第7NMOS晶體管的漏極之間的第6PMOS晶體管，即用圖6來說的話，再設(shè)置其源極和漏極已連到NMOS晶體管MN106的漏極與NMOS晶體管MN107的漏極之間的PMOS晶體管MP106；同時，使上述第4輸入信號即信號SAEQB01輸入往上述第6PMOS晶體管的柵極。
結(jié)合附圖參看說明，將會了解到本發(fā)明上邊說過的和更進一步的目的和特征。
圖1是示出了本發(fā)明的半導(dǎo)體集成電路的第1實施例的讀出放大器的電路構(gòu)成圖。
圖2是圖1中所示的讀出放大器的動作波形圖。
圖3是現(xiàn)有的讀出放大器的電路構(gòu)成圖。
圖4是圖3中所示的現(xiàn)有的讀出放大器的動作波形圖。
圖5是圖1所示的讀出放大器的動作波形圖。
圖6是示出了本發(fā)明的半導(dǎo)體集成電路的第2實施例的讀出放大器的電路構(gòu)成圖。
圖7是圖6所示的讀出放大器的動作波形圖。
圖8是示出了本發(fā)明的半導(dǎo)體集成電路的第3實施例的讀出放大器的電路構(gòu)成圖。
圖9是示出了本發(fā)明的半導(dǎo)體集成電路的第4實施例的讀出放大器的電路構(gòu)成圖。
圖10是圖8和圖9所示的讀出放大器的動作波形圖。
圖11是示出了本發(fā)明的半導(dǎo)體集成電路的第5實施例的讀出放大器的電路構(gòu)成圖。
圖12是示出了本發(fā)明的半導(dǎo)體集成電路的第6實施例的讀出放大器的電路構(gòu)成圖。
圖13是圖11和圖12所示的讀出放大器的動作波形圖。
圖14是圖11和圖12所示的讀出放大器的動作波形圖。
以下用附圖對本發(fā)明的半導(dǎo)體集成電路的優(yōu)選的實施例進行說明。
圖1是表示本發(fā)明的半導(dǎo)體集成電路的第1實施例的讀出放大器的電路構(gòu)成圖。在圖1中，參照標(biāo)號CDB01，CDT01，SAEQB01和SACM01表示來自讀出放大器外部的輸入信號，STB01和STT-1表示輸出信號的取出節(jié)點，VCC為電源電壓，GND表示接地電壓。
輸入信號CDB01輸入往NMOS晶體管MN101的柵極。輸入信號CDT01被輸入到NMOS晶體管MN102的柵極，輸入信號SAEQB01被輸入到PMOS晶體管MP101，MP102和MP103的各自的柵極，而輸入信號SACM01則被輸入到NMOS晶體管MN105的柵極。電源電壓VCC被連到PMOS晶體管MP101，MP102，MP104和MP105的各自的柵極。節(jié)點STT01與已把其漏極彼此連接了起來的PMOS晶體管MP105和NMOS晶體管MN104的漏極連接點和已把柵極彼此間連接了起來的PMOS晶體管MP104和NMOS晶體管MN103的柵極連接點及PMOS晶體管MP101的漏極連接起來。
PMOS晶體管MP103的漏極和源極連接于PMOS晶體管MP104的柵極與MP105的柵極之間。另外，節(jié)點STB01連接于已把源極彼此間連在一起的PMOS晶體管MP104與NMOS晶體管MN103的漏極連接點和已把柵極彼此間連在了一起的PMOS晶體管MP105與NMOS晶體管MN104的柵極連接點及PMOS晶體管MP102的漏極上。再有，NMOS晶體管MN101的漏極連接到NMOS晶體管MN103與PMOS晶體管MP104的漏極連接點和NMOS晶體管MN104與PMOS晶體管MP105的柵極連接點上。
此外，NMOS晶體管MN102的漏極連到NMOS晶體管MN104與PMOS晶體管PM105的漏極連接點和NMOS晶體管MN103與PMOS晶體管MP104的柵極連接點上。源極接地的NMOS晶體管MN105的漏極連到NMOS晶體管MN101，MN102，MN103和MN104的源極連接點上。
本實施例的讀出放大器由下述部分構(gòu)成鎖存器電路，由用上述那樣構(gòu)成的PMOS晶體管MP104與NMOS晶體管MN103形成的CMOS反相器和由MP105與MN104形成的CMOS反相器構(gòu)成；差分放大電路，由與該鎖存器電路的NMOS晶體管MN103并聯(lián)連接的NMOS晶體管MN101及與NMOS晶體管MN104并聯(lián)連接的NMOS晶體管MN102構(gòu)成；NMOS晶體管MN105，它將形成與NMOS晶體管MN101，MN102，MN103和MN104串聯(lián)連接起來的電流源。
在該讀出放大器中，NMOS晶體管MN101和MN102使輸入信號CDT01與CDB01之間的微小的電位差放大，變化節(jié)點STB01與STT01的電位。當(dāng)節(jié)點STB01與STT01變化時，NMOS晶體管MN103與MN104進一步放大這一變化。若作成為這樣的構(gòu)成，由于可以把輸入信號CDT01與CDB01之間的微小的電位差用2級進行放大，而且可把電流源MN105與NMOS晶體管MN101和MN103或NMOS晶體管MN102和MN104這兩級的串聯(lián)連接構(gòu)成。故可以縮短節(jié)點STB01與STT01的輸出進行變化前的延遲時間。
圖2是圖1所示的電路構(gòu)成的讀出放大器的動作被形圖。通常，信號SACM01和SAEQB01為“Low”，且節(jié)點STB01和STT01被復(fù)位為VCC。在輸入信號CDT01與CDB01之間已產(chǎn)生了微小電位差時，比如說，輸入信號CDT01變?yōu)殡妷篤CC，輸入信號CDB01變?yōu)閂CC-V1(V1＜VCC)因而產(chǎn)生了電位差時，把復(fù)位信號SAEQB01變成“High”(即以此解除復(fù)位)，接著，使信號SACM01變“High”(即以此使讀出放大器激活)。其結(jié)果是電流I1流向NMOS晶體管MN102，使電流I1-I2(I1＞I2)流向NMOS晶體管MN101。
這時，在節(jié)點STB01與STT01之間將產(chǎn)生很小的電位差(STB01的電位＜STT01的電位)。該電位被由PMOS晶體管MP104和MP105，NMOS晶體管MN103和MN104構(gòu)成的鎖存器電路放大。再放大節(jié)點STB01與STT01間的電位差。
該讀出電路與圖3的現(xiàn)有的讀出放大器不同，用兩級來放大微小電位差，而且把電流源MN105與NMOS晶體管MN101與MN103或NMOS晶體管MN102與MN104這兩級串接構(gòu)成，故節(jié)點STB01與STT01的輸出進行變化之前的延遲時間，如圖2中與圖4所示的現(xiàn)有例相比較而示出的那樣，可以謀求Δt時間的縮短。
比如說，在用0.4μm工藝的CMOS使本實施例的讀出放大器動作時，可以得到比現(xiàn)有構(gòu)成的讀出放大器縮短Δt＝0.6ns的延遲時間的結(jié)果。就是說，可以得到比現(xiàn)有技術(shù)進行更高速地動作的讀出放大器。
另外，本實施例的讀出放大器即便采用先使信號SACM01變“High”，接著使信號SAEQB01變“High”(使與對于圖2的投入順序相反)的辦法也可使之動作。圖5是圖1的電路構(gòu)成的讀出放大器的動作波形圖。當(dāng)在輸入信號CDT01與CDB01之間已產(chǎn)生了微小電位差時，比如說輸入信號CDT01變成電壓VCC，輸入信號CDB01變?yōu)閂CC-V1(V1＜VCC)因而已產(chǎn)生了電位差時，就先使信號SACM01變“High”，接著使信號SAEQB01變“High”。在這種情況下，在信號SACM01為“High”，信號SAEQB01為“Low”期間，電流通過PMOS晶體管MP101，MP102和MP103，通過NMOS晶體管MN101，MN102，MN103和MN104，MN105，從電源向GND流動，故節(jié)點STB01，STT01的電位將從VCC下降。同時，由于輸入信號CDB01的電位開始下降，故在輸入信號CDT01與CDB01之間產(chǎn)生電位差，流向NMOS晶體管MN101的電流變得比流向NMOS晶體管MN102的電流小。結(jié)果是節(jié)點STB01，STT01的電位從VCC下降的同時，還產(chǎn)生很小的電位差(STB01的電位＜STT01的電位)。
之后，當(dāng)信號SAEQB01變“High”后，上述很小的電位差被由PMOS晶體管MP104和MP105，NMOS晶體管MN103和MN104構(gòu)成的鎖存器電路放大，進一步放大節(jié)點STB01與STT01之間的電位差。在這種情況下，因在信號SAEQB01變“High”時，已先在節(jié)點STB01，STT01之間產(chǎn)生了電位差，且已從電位VCC下降，所以節(jié)點STB01或STT01的輸出變化前的延遲時間，如在圖5中所示的與圖2(信號SAEQB01變“High”，接著使信號SACM01變“ High”的情況下)之間的比較那樣，縮短了時間Δt1。
此外，本實施例的讀出放大器，與圖3所示的現(xiàn)有的讀出放大器由13個晶體管構(gòu)成相比，構(gòu)成晶體管數(shù)也少到10個，對于使用讀出放大器數(shù)目很多的存儲器來說，對減少芯片面積作出貢獻(xiàn)的效果很大。
圖6是表示出了本發(fā)明的半導(dǎo)體集成電路的第1實施例的讀出放大器的電路構(gòu)成圖。對于第1實施例(圖1)，在源極接地的NMOS晶體管MN105與NMOS晶體管MN101之間插入NMOS晶體管MN106，在源極接地的NMOS晶體管MN105與NMOS晶體管MN102之間插入NMOS晶體管MN107。就是說，NMOS晶體管MN101的源極與NMOS晶體管MN106的漏極連接，NMOS晶體管MN102的源極與NMOS晶體管MN107的漏極相連。此外，NMOS晶體管MN106的柵極與節(jié)點STT01相連，NMOS晶體管MN107的柵極與節(jié)點STB01連接。源極接地的NMOS晶體管MN105的漏極連接到NMOS晶體管MN106，MN107，MN103和MN104的源極連接點上。PMOS晶體管MP106的源極和漏極連接到NMOS晶體管MN101的源極與NMOS晶體管MN106的漏極之間的連接點和NMOS晶體管MN102的源極與NMOS晶體管MN107的漏極之間的連接點上。
第2實施例的讀出放大器由下述部分構(gòu)成。它們是鎖存器電路，由如圖1那樣連接的PMOS晶體管MP104，MP105和NMOS晶體管MN103，MN104構(gòu)成；與該鎖存器電路的NMOS晶體管MN103并接的NMOS晶體管MN101；與NMOS晶體管MN103并聯(lián)且與NMOS晶體管MN101串接的NMOS晶體管106(柵極被連往由PMOS晶體管MP105和NMOS晶體管MN104構(gòu)成的反相器的輸出)；與NMOS晶體管MN104并接的NMOS晶體管MN102；與NMOS晶體管MN104并接且與NMOS晶體管MN102串接的NMOS晶體管MN107(柵極連到由PMOS晶體管MP104與NMOS晶體管MN103構(gòu)成的反相器的輸出上)；以及將成為與NMOS晶體管MN106，MN107，MN103和MN104串接的電流源的NMOS晶體管MN105。
在該讀出放大器中，與第1實施例一樣，NMOS晶體管MN101和MN102放大輸入信號CDT01與CDB01之間的微小電位差，使節(jié)點STB01和STT01的電位變化。當(dāng)節(jié)點STB01和STT01變化后，NMOS晶體管MN103和MN104使該變化進一步放大。當(dāng)作成這樣的構(gòu)成時，由于對輸入信號CDT01與CDB01間的微小電位差用兩級進行放大，而且可以把電流源MN105與NMOS晶體管MN103或者NMOS晶體管MN102這兩級的串聯(lián)連接構(gòu)成，故可以縮短節(jié)點STB01或STT01的輸出變化之前的延遲時間。
此外，在信號SAEQB01和信號SACM01從“High”變“Low”的期間，若把輸出信號輸出到節(jié)點STB01，STT01上，比如說向節(jié)點STB01輸出“Low”，向節(jié)點STT01輸出“High”，由于已把柵極連到節(jié)點STB01上的NMOS晶體管MN107將變成截止，故在這一期間內(nèi)，在第1實施例中(圖1)流的電流，即通過柵極已連接到節(jié)點STB01上的PMOS晶體管MP105，通過柵極已連到輸入信號CDT01(電位為“High”)上的NMOS晶體管MN102和本身為電流源的NMOS晶體管MN105從電源流向GND的電流可以斷開。就是說，通過導(dǎo)入NMOS晶體管MN106，MN107，就可以防止消耗電流的增加。
圖7是圖6的電路構(gòu)成的讀出放大器的動作波形。通常，信號SACM01和SAEQB01為“Low”，節(jié)點STB01和STT01已被復(fù)位為VCC。當(dāng)在輸入信號CDT01與CDB01間已產(chǎn)生了微小電位差時，先使復(fù)位信號SAEQB01變“High”(即以此解除復(fù)位)，接著使信號SACM01變“High”(即以此使讀出放大器激活)。
這時，在節(jié)點STB01與STT01間將產(chǎn)生很小的電位差(STB01的電位＜STT01的電位)。該電位差用由PMOS晶體管MP104和MP105，NMOS晶體管MN103和MN104構(gòu)成的鎖存器電路放大，以進一步放大節(jié)點STB01和STT01間的電位差。
該讀出電路和示于圖3的現(xiàn)有的讀出放大器不同，用兩級放大微小電位差，且用電流源MN105與NMOS晶體管MN103或NMOS晶體管MN104這兩級串接構(gòu)成，故可以縮短節(jié)點STB01或STT01的輸出變化前的延遲時間。
此外，當(dāng)在信號SAEQB01，SACM01從“High”變“ Low”期間，節(jié)點STB01，STT01的輸出變化時，比如說當(dāng)向節(jié)點STB01輸出“High”，向節(jié)點STT01輸出“Low”時，由于柵極已連接到節(jié)點STT01上的NMOS晶體管MN103，MN106和柵極已連到節(jié)點STB01上的PMOS晶體管MP105將變成截止，故通過本身為電流源的NMOS晶體管MN105流向GND的電流ISA將變成0。
對此，在示于圖1的第1實施例中，在上述期間內(nèi)，從電源通過柵極已連到節(jié)點STT01上的PMOS晶體管MP104，通過柵極已連接上輸入信號CDB01(電位為VCC-V1＞NMOS晶體管的閾值電壓)的NMOS晶體管MN101，通過本身為電流源的NMOS晶體管MN101，通過本身為電流源的NMOS晶體管MN105，電流ISA向GND流動。另外，在示于圖3的現(xiàn)有例中，在上述期間內(nèi)，柵極已連接到節(jié)點STT02上的NMOS晶體管MN201和柵極已連到節(jié)點STB02上的PMOS晶體管MP205將變?yōu)榻刂埂９释ㄟ^本身為電流源的NMOS晶體管MN205流向GND的電流ISA變?yōu)?，在圖7中示出的，是對在示于圖1的第1實施例中通過NMOS晶體管MN105流動的電流ISA與在示于圖3的現(xiàn)有例中通過NMOS晶體管MN205流動的電流ISA進行比較。其結(jié)果是，在示于圖7的第2實施例中，可對于第1實施例削減電流ISA，同時，可使之與現(xiàn)有例相同。
例如，在用0.4μm工藝的CMOS使第2實施例的讀出放大器動作時，比之現(xiàn)有構(gòu)成的讀出放大器，可以得到使延遲時間縮短Δt＝0.6ns的結(jié)果，同時，還可以得到與現(xiàn)有構(gòu)成的讀出放大器同等的消耗電流200μA(工作頻率200MHz)。就是說可以在與現(xiàn)有技術(shù)同等的消耗電流的情況下，得到比現(xiàn)有技術(shù)還高速地進行動作的讀出放大器。
此外，第2實施例的讀出放大器，即便采用先使信號SACM01變“High”，接著使信號SAEQB01變“High”(對圖2的投入順序反過來)的辦法，也可與示于圖5的第1實施例一樣地動作，可以縮短節(jié)點STB01或STT01的輸出變化前的延遲時間Δt1。
圖8是表示出了本發(fā)明的半導(dǎo)體集成電路的第3實施例的讀出放大器的電路構(gòu)成圖。在第3實施例(圖8)中，第2實施例(圖6)中的NMOS晶體管MN106，MN107的柵極已連到了輸入信號SACMB01上。
第3實施例的讀出放大器由下述部分構(gòu)成。它們是由上述圖1那樣連接的PMOS晶體管MP104，MP105和NMOS晶體管MN103，MN104構(gòu)成的鎖存器電路；與該鎖存器電路的NMOS晶體管MN103并接的NMOS晶體管MN101；與NMOS晶體管MN103并聯(lián)且與NMOS晶體管MN101串接的NMOS晶體管MN106(柵極與輸入信號SACMB01相連)；與NMOS晶體管MN104并聯(lián)連接的NMOS晶體管MN102；與NMOS晶體管MN104并聯(lián)且與NMOS晶體管MN102串接的NMOS晶體管MN107(柵極與輸入信號SACMB01相連)；以及本身為與NMOS晶體管MN106，MN107，MN103和MN104串接的電流源的NMOS晶體管MN105。
該讀出放大器中的延遲時間的縮短可和第2實施例一樣地進行說明。在該讀出放大器中，在信號SAEQB01為“Low”，信號SACM01從“High”變“Low”的期間，向節(jié)點STB01，STT01輸出輸出信號時，比如說向節(jié)點STB01輸出“High”，向節(jié)點STT01輸出“Low”時，借助于使輸入信號SACMB01變“Low”，柵極已連到輸入信號SACMB01上的NMOS晶體管MN106，MN107將變?yōu)榻刂?，故與第1實施例(圖1)相比，和第2實施例一樣，可以防止消耗電流的增加。
圖9是表出了本身為本發(fā)明的半導(dǎo)體集成電路的第4實施例的讀出放大器的電路構(gòu)成圖。在第4實施例(圖9)中，取代第3實施例(圖8)中的PMOS晶體管MP106，導(dǎo)入了NMOS晶體管MN108，且NMOS晶體管MN108的柵極已連到輸入信號SACMB01上。本第4實施例的讀出放大器具有和上述圖8的第3實施例相同的構(gòu)成。
該讀出放大器中的延遲時間的縮短，可以和第2實施例同樣地進行說明。此外，在該讀出放大器中，在信號SAEQB01為“ Low”，信號SACM01從“High”變?yōu)椤癓ow”的期間，在向節(jié)點STB01、STT01輸出輸出信號時，比如說在向節(jié)點STB01輸出“ High”，向節(jié)點STT01輸出“Low”時，借助于使輸入信號SACMB01為“Low”，柵極已連到輸入信號SACMB01上的NMOS晶體管MN106，MN107，MN108將變?yōu)榻刂?，所以與第1實施例(圖1)相比，和第2實施例一樣，可以防止消耗電流的增加。
圖10是示于圖8和圖9的電路構(gòu)成的讀出放大器的動作波形圖。在信號SAEQB01，SACM01從“High”變?yōu)椤癓ow”的期間，在節(jié)點STB01，STT01的輸出變化時，比如說，在向節(jié)點STB01輸出“High”，向節(jié)點STT01輸出“Low”時，柵極已連到節(jié)點STT01上的NMOS晶體管MN103和柵極已連到節(jié)點STB01上的PMOS晶體管MP105變?yōu)榻刂?，另外，借助在該期間中使輸入信號SACMB01為“Low”，柵極已連到輸入信號SACMB01上的NMOS晶體管MN106，MN107，MN108變?yōu)榻刂?，故通過本身為電流源的NMOS晶體管MN105流向GND的電流ISA變?yōu)?。
在圖10中，示出了在示于圖1的第1實施例中通過NMOS晶體管MN105流動的電流ISA。與在圖3的現(xiàn)有例中通過NMOS晶體管MN205流動的電流ISA的比較。結(jié)果是，在示于圖8的第3實施例和示于圖9的第4實施例中，對于第1實施例，可以削減電流ISA。同時，還可使之和現(xiàn)有例相同。
比如說，在用0.4μm工藝的CMOS使本實施例的讀出放大器動作時，得到了比現(xiàn)有構(gòu)成的讀出放大器的延遲時間還縮短Δt＝0.6ns的結(jié)果，同時。還可得到與現(xiàn)有構(gòu)成的讀出放大器同等的消耗電流(工作頻率200MHz)200μA。就是說，可以得到在與現(xiàn)有技術(shù)同等的消耗電流下比現(xiàn)有技術(shù)更高速地動作的讀出放大器。
另外，第4實施例的讀出放大器，即便是采用先使信號SACM01變“ High”，接著使信號SAEQB01變“High”(使對于圖10的投入順序反過來)，信號SACMB101變“Low”(使與圖10相同)，也可使之與圖5所示的第1實施例同樣地動作，使節(jié)點STB01或STT01的輸出變化前的延遲時間縮短Δt1時間。
圖11是示出了本身為本發(fā)明的半導(dǎo)體集成電路的第5實施例的讀出放大器的電路構(gòu)成圖。對于第3實施例(圖8)，不導(dǎo)入NMOS晶體管MN106，MN107，而代之以導(dǎo)入源極接地的NMOS晶體管MN109，MN110，并使NMOS晶體管MN101，MN102的源極分別與源極接地的NMOS晶體管MN109，MN110的漏極相連。就是說，NMOS晶體管MN103和NMOS晶體管104的源極連接點，與源極接地的NMOS晶體管MN105的漏極被連在一起。另外，NMOS晶體管MN101的源極與源極接地的NMOS晶體管MN109的漏極相連，NMOS晶體管MN102的源極與源極接地的NMOS晶體管MN110的漏極相連。此外，NMOS晶體管MN109，MN110的柵極被連到輸入信號SAC01上。
第5實施例的讀出放大器由下述部分構(gòu)成。它們是由上述圖1那樣連接的PMOS晶體管MP104，MP105和NMOS晶體管MN103，MN104構(gòu)成的鎖存器電路；與該鎖存器電路的NMOS晶體管MN103并聯(lián)連接的NMOS晶體管MN101；與NMOS晶體管MN104并接的NMOS晶體管MN102；與NMOS晶體管MN103和MN104串接的成為電流源的NMOS晶體管MN105；與NMOS晶體管MN101串接的成為電流源NMOS晶體管MN109(柵極連到輸入信號上)；與NMOS晶體管MN102串接的成為電流源的NMOS晶體管MN110(柵極被連接到輸入信號SAC01上)。
在本讀出放大器中，與第1實施例一樣，NMOS晶體管MN101和MN102放大輸入信號CDT01與CDB01間的微小電位差，使節(jié)點STB01和STT01的電位變化。當(dāng)節(jié)點STB01和STT01變化后，NMOS晶體管MN103和MN104進一步放大這一變化，當(dāng)作成這樣的構(gòu)成時，用兩級放大輸入信號CDT01與CDB01間的微小電位差，另外，由于可以用電流源MN105與NMOS晶體管MN103或NMOS晶體管MN104這兩級串接，電流源MN109與NMOS晶體管MN101這兩級的串接以及電流源MN110與NMOS晶體管MN102這兩級的串接構(gòu)成。故可以縮短節(jié)點STB01或STT01的輸出變化前的延遲時間。
這時，在與信號SACM01同一時刻使信號SAC01變“High”。此外，在把輸出信號輸出到節(jié)點STB01，STT01之后，在信號SAEQB01變“Low”，信號SACM01變“Low”為止的期間，借助于使輸入信號SAC01變“Low”，柵極已連到輸入信號SAC01上的NMOS晶體管MN109，MN110變成為截止，故與第1實施例(圖1)相比，可以防止消耗電流的增加。
圖12是示出了本身為本發(fā)明的半導(dǎo)體集成電路的第6實施例的讀出放大器的電路構(gòu)成圖。對于第4實施例(圖9)，不導(dǎo)入NMOS晶體管MN106，MN107，而代之以導(dǎo)入源極接地的NMOS晶體管MN109，MN110，并使NMOS晶體管MN101，MN102的源極分別與源極接地的NMOS晶體管MN109，MN110漏極相連。就是說，使NMOS晶體管MN103與NMOS晶體管MN104的源極連接點和漏極接地的NMOS晶體管MN105的漏極相連。此外，NMOS晶體管MN101的源極與源極接地的NMOS晶體管MN109的漏極相連，NMOS晶體管MN102的源極與源極接地的NMOS晶體管MN110的漏極相連。此外，NMOS晶體管MN109，MN110的柵極已連到輸入信號SAC01上。第6實施例的讀出放大器具有和上述圖11的第5實施例同樣的構(gòu)成。
在本讀出放大器中，與第1實施例一樣，NMOS晶體管MN101和MN102放大輸入信號CDT01與CDB01間的微小電位差，使節(jié)點STB01與STT01的電位變化。當(dāng)節(jié)點STB01和STT01變化后，NMOS晶體管MN103和MN104進一步放大這一變化。若作成為這樣的構(gòu)成，則用兩級放大輸入信號CDT01與CDB01間的微小電位差，另外，由于可以用電流源MN105與NMOS晶體管MN103或NMOS晶體MN104這兩級的串接。電流源MN109與NMOS晶體管MN101這兩級的串接及電流源MN110與NMOS晶體管MN102這兩級的串接構(gòu)成，故可以縮短節(jié)點STB01或STT01的輸出變化前的延遲時間。
這時，使信號SAC01與信號SACM01在同一時刻變“High”。另外，在把輸出信號輸出到節(jié)點STB01，STT01之后，在信號SAEQB01變“Low”，信號SACM01變“Low”之前的時間，借助于使輸入信號SAC01變“Low”，其柵極已連到輸入信號SAC01上的NMOS晶體管MN109，MN110，MN108將變成截止，故與第1實施例(圖1)相比，可以防止消耗電流的增加。
圖13是圖11和圖12所示的電路構(gòu)成的讀出放大器的動作波形圖。在節(jié)點STB01，STT01的輸入變化之后，例如向節(jié)點STB01輸出了“High”。向節(jié)點STT01輸出了“Low”之后，在信號SAEQB01，SACM01變“Low”之前的期間，柵極已連到節(jié)點STT01上的NMOS晶體管MN103和柵極已連到節(jié)點STB01上的PMOS晶體管MP105將變?yōu)榻刂?，另外，借助于在這一期間內(nèi)使輸入信號SAC01變?yōu)椤癓ow”，由于柵極已連到輸入信號SAC01上的NMOS晶體管MN109，MN110，MN108變?yōu)榻刂?，故通過本身為電流源的NMOS晶體管MN105，MN109和MN110流向GND的電流ISA變?yōu)?。
在圖13中，將在示于圖1的第1實施例中通過NMOS晶體管MN105流動的電流ISA，與在示于圖3的現(xiàn)有例中通過NMOS晶體管MN205流動的電流ISA進行的比較并示出。其結(jié)果是，在示于圖11的第5實施例和示于圖12的第6實施例中，比之第1實施例，還可削減電流ISA，且可用與現(xiàn)有技術(shù)同等的電流，求得比現(xiàn)有技術(shù)更高速化。
比如說，在用0.4μm工藝的CMOS使本實施例的讀出放大器動作時，可以得到延遲時間比現(xiàn)有構(gòu)成的讀出放大器縮短Δt＝0.6ns的結(jié)果。就是說，可以得到比現(xiàn)有技術(shù)更高速地動作的讀出放大器。
此外，第6實施例的讀出放大器，即使是先使信號SACM01變“High”，接著使信號SAEQB01變“High”(使對圖13的投入順序倒過來)。使信號SAC01與信號SACM01在同一時刻變“High”，接著使之與信號SAEQB01在同一時刻變“ Low”，也可以與示于圖5的第1實施例一樣地動作?？s短節(jié)點STB01或STT01的輸出變化前的延遲時間Δt5(圖14)。
從上邊說過的實施例可知，倘采用本發(fā)明，就可以縮短在讀出放大器的輸入信號中產(chǎn)生電位差、解除復(fù)位、使讀出放大器激活之后，到放大并輸出輸入信號的電位差為止的時間。
另外，無需對現(xiàn)有的讀出放大器增加消耗電流，就如上所述，可以縮短在讀出放大器的輸入信號中產(chǎn)生電位差，解除復(fù)位，激活讀出放器之后，到放大并輸出輸入信號的電位差為止的時間。
還有，由于構(gòu)成讀出放大器的晶體管個數(shù)比現(xiàn)有的讀出放大器減少，故可以收到減小芯片面積，以提高成品率和降低造價的效果。
以上對本發(fā)明的優(yōu)選的實施例進行了說明，但不言而喻，本發(fā)明并不受限于上述實施例，在不偏離本發(fā)明的精神的范圍內(nèi)，還可有種種的設(shè)計變更。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征是具備第1和第2輸入信號線；差分電路，具有放大上述第1和第2信號線上的第1和第2輸入信號的電位差的、源極彼此間已連在一起的一對第1和第2NMOS晶體管；電流源，已連到上述第1和第2NMOS晶體管的源極上；鎖存器電路，包括有以與上述差分放大電路的上述第2輸入信號對應(yīng)的輸出為輸入，且已連到第1電源線上的第1CMOS反相器和以與上述差分放大電路的上述第1輸入信號對應(yīng)的輸出為輸入，且已連到上述第1電源線上的第2CMOS反相器，并把上述第1CMOS反相器的輸出連接到第2CMOS反相器的輸入上，同時，把上述第2CMOS反相器的輸出連接到上述第1CMOS反相器的輸入上，且把上述第1、第2CMOS反相器串聯(lián)連接到上述電流源上。
2.權(quán)利要求1所述的半導(dǎo)體集成電路，其特征是上述第1CMOS反相器由其源極已連到上述第1電源線上的第1PMOS晶體管，和其漏極已連到該第1PMOS晶體管的漏極上的第3NMOS晶體管構(gòu)成；上述第2CMOS反相器由其源極已連到上述第1電源線上的第2PMOS晶體管，和其漏極已連到該第2PMOS晶體管的漏極上的第4NMOS晶體管構(gòu)成；上述電流源由其源極已連到第2電源線上，其柵極上輸入第3輸入信號，其漏極已連到上述第1和第2NMOS晶體管的源極上的第5NMOS晶體管構(gòu)成。
3.權(quán)利要求2所述的半導(dǎo)體集成電路，其特征是還具備有第3PMOS晶體管，其漏極連到上述第1PMOS晶體管的柵極，上述第3NMOS晶體管的柵極，上述第2PMOS晶體管的漏極和上述第2及第4NMOS晶體管的漏極上；第4PMOS晶體管，其漏極連到上述第2PMOS晶體管的柵極，上述第4NMOS晶體管的柵極，上述第1PMOS晶體管的漏極和上述第1及第3NMOS晶體管的漏極上；第5PMOS晶體管，其漏極源極通路連接到上述第1PMOS晶體管的柵極與上述第2PMOS晶體管的柵極之間，而且構(gòu)成為使第4輸入信號輸入到上述第3、第4和第5PMOS晶體管的各柵極上去。
4.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征是在上述差分放大電路的上述第1NMOS晶體管與上述電流源之間還設(shè)有串接的第6NMOS晶體管，和在上述差分電路的第2NMOS晶體管與上述電流源之間串接的第7NMOS晶體管，同時，構(gòu)成為向上述第6NMOS晶體管的柵極輸入上述鎖存電路的上述第2CMOS反相器的輸出信號，向上述第7NMOS晶體管的柵極輸入上述鎖存器電路的上述第1CMOS反相器的輸出信號。
5.權(quán)利要求4所述的半導(dǎo)體集成電路，其特征是還設(shè)有第6PMOS晶體管，其漏極源極路徑連接于上述第6NMOS晶體管的漏極與上述第7NMOS晶體管的漏極之間，同時構(gòu)成為使得向上述第6PMOS晶體管的柵極輸入上述第4輸入信號。
6.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征是還設(shè)有第6NMOS晶體管，串接于上述差分放大器的上述第1NMOS晶體管與上述電流源之間；第7NMOS晶體管，串接于上述差分電路的第2NMOS晶體管與上述電流源之間；第6PMOS晶體管，其源極漏極路徑連接在上述第6NMOS晶體管的漏極與上述第7NMOS晶體管的漏極之間，而且構(gòu)成為使第4輸入信號輸入至上述第6PMOS晶體管的柵極，使第5輸入信號輸入到上述第6、第7NMOS晶體管的各自的柵極上去。
7.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征是還設(shè)有串接于上述差分放大電路的上述第1NMOS晶體管與上述電流源之間的第6NMOS晶體管；串接于上述差分放大電路的第2NMOS晶體管與上述電流源之間的第7NMOS晶體管；其漏極源極路徑連接于上述第6NMOS晶體管的漏極與上述第7NMOS晶體管的漏極之間的第8NMOS晶體管，同時構(gòu)成為使之向上述第6、7和8NMOS晶體管的各自的柵極輸入第5輸入信號。
8.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征是還設(shè)有其漏極源極路徑串接于上述差分放大電路的上述第1NMOS晶體管與上述第2電源線之間的第6NMOS晶體管；其漏極源極路徑串接于上述差分放大電路的第2NMOS晶體管與上述第2電源線之間的第7NMOS晶體管；其漏極源極路徑連接于上述第6NMOS晶體管的漏極與上述第7NMOS晶體管的漏極之間的第6PMOS晶體管，同時構(gòu)成為向上述第6PMOS晶體管的柵極輸入上述第4輸入信號，向上述第6和第7NMOS晶體管的各柵極輸入第6輸入信號。
9.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征是還設(shè)有其漏極源極路徑串接于上述差分放大電路的上述第1NMOS晶體管與上述第2電源線之間的第6NMOS晶體管；其漏極源極路徑連接在上述差分放大電路的第2NMOS晶體管與上述第2電源線之間的第7NMOS晶體管；其漏極源極路徑連接于上述第6NMOS晶體管的漏極與上述第7NMOS晶體管的漏極之間的第8NMOS晶體管，同時構(gòu)成為向上述第6、7和8NMOS晶體管的各柵極輸入第6輸入信號。
全文摘要
讀出放大器電路，用由2個CMOS反相器構(gòu)成的鎖存器電路，與該鎖存器并接的NMOS管對和與它們串接的電流源構(gòu)成讀出電路。用上述MOS管對放大輸入信號對之間的微小電位差，再用鎖存器電路的反相器放大該已被放大了的差信號并得到輸出信號。由于用兩級放大輸入信號的微小電位差，而且可用電流源、NMOS管對或CMOS反相器這兩級的串接構(gòu)成，故可以縮短從輸入信號之后到輸出變化為止所需的延遲時間。
文檔編號G11C7/06GK1167324SQ97110738
公開日1997年12月10日 申請日期1997年4月16日 優(yōu)先權(quán)日1996年4月17日
發(fā)明者豐博, 原田昌樹, 長野知博, 西尾洋二, 平石厚, 小宮路邦廣, 矢幡秀治, 福井健一, 廚子弘文, 園田崇宏, 川內(nèi)野晴子, 森田貞幸 申請人:株式會社日立制作所, 日立超愛爾愛斯愛工程股份有限公司