專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)置PLL的半導(dǎo)體集成電路，尤其涉及一種如下技術(shù)，該技術(shù)有益于 即使半導(dǎo)體集成電路的制造工藝具有一些偏差，也能夠提供具有所期望的頻率特性的PLL。
背景技術(shù)：
鎖相環(huán)(PLL :Phase Locked Loop)如眾所周知的那樣，包括壓控振蕩器(VC0 : Voltage Controlled Oscillator)、相位比較器、環(huán)路濾波器以及分頻器。相位比較器的輸 出經(jīng)由環(huán)路濾波器而被供給至壓控振蕩器(VC0)的振蕩控制輸入端子，對(duì)相位比較器的一 個(gè)輸入端子供給穩(wěn)定的基準(zhǔn)信號(hào)，另一方面，經(jīng)由分頻器使壓控振蕩器(VC0)的輸出信號(hào) 負(fù)反饋至相位比較器的另一個(gè)輸入端子。因此，能夠相對(duì)于溫度變化、歷時(shí)變化、電源變動(dòng) 等，使壓控振蕩器(VC0)的輸出頻率穩(wěn)定化，VCO的輸出信號(hào)能夠被用作半導(dǎo)體集成電路的 穩(wěn)定的時(shí)鐘信號(hào)等。 例如，安裝在對(duì)硬盤(HDD)、壓縮光盤(CD)、數(shù)字視頻光盤(DVD)、藍(lán)光光盤(BD : Blue-ray Disk)等記錄介質(zhì)進(jìn)行存取的盤記錄再現(xiàn)裝置中的半導(dǎo)體集成電路所內(nèi)置的PLL 是如下部件生成確定記錄介質(zhì)的存取速度的時(shí)鐘信號(hào)，另一方面，生成確定個(gè)人計(jì)算機(jī)等 主機(jī)與半導(dǎo)體集成電路的接口的數(shù)據(jù)傳輸速率的時(shí)鐘信號(hào)。 因此，為了使半導(dǎo)體集成電路中內(nèi)置的PLL滿足所期望的特性，需要如下的校準(zhǔn) 功能在半導(dǎo)體集成電路出廠時(shí)或即將進(jìn)行通常工作之前的校準(zhǔn)工作期間等期間中調(diào)整 PLL的特性。 特別是，模擬、數(shù)字混載信號(hào)處理LSI(以下，稱為模數(shù)混載LSI)等半導(dǎo)體集成電 路中，作為模擬電路的壓控振蕩器(VCO)，為了生成高頻率的輸出信號(hào)、并且降低頻率抖動(dòng)， 被要求將頻率控制靈敏度抑制得較低。 而且，通用模數(shù)混載LSI為了在大量生產(chǎn)制造工序中生成，需要抑制制造工藝的 偏差。例如，在模數(shù)混載LSI上，出于生成邏輯電路的工作時(shí)鐘的目的和生成發(fā)送信號(hào)時(shí)鐘 的目的，而安裝有PLL。該P(yáng)LL中包含的壓控振蕩器(VC0)等模擬電路因制造工藝的偏差而 其特性發(fā)生較大的變化。特別是在微細(xì)化工藝等制造工藝的偏差較大的情況下、假設(shè)用作 汽車安裝部件的情況等溫度變化較大的工作環(huán)境的情況下，有時(shí)PLL所包含的壓控振蕩器 (VC0)等無法滿足所期望的特性。因此，在此之前提出了用于使PLL的壓控振蕩器(VC0)具 有所期望的特性的各種方案。 首先，下述專利文獻(xiàn)1記載了如下內(nèi)容將控制壓控振蕩器(VC0)的振蕩頻率的 控制電壓供給至將其轉(zhuǎn)換為環(huán)形振蕩器的工作電流的工作電流控制部的電壓電流轉(zhuǎn)換器 的轉(zhuǎn)換M0S晶體管的柵極，將轉(zhuǎn)換M0S晶體管的漏極電流供給至電流鏡的輸入端子，利用電 流鏡的輸出端子的電流來確定環(huán)形振蕩器的工作電流。轉(zhuǎn)換M0S晶體管的源極與接地電位 之間的轉(zhuǎn)換電阻能夠選擇為低電阻和高電阻。在作為轉(zhuǎn)換電阻而選擇了低電阻的情況下， 能夠響應(yīng)預(yù)定的控制電壓，環(huán)形振蕩器的工作電流變?yōu)檩^大的值，從而生成高頻率的振蕩 信號(hào)。與此相對(duì)，在作為轉(zhuǎn)換電阻而選擇了高電阻的情況下，能夠響應(yīng)預(yù)定的控制電壓，環(huán)
6形振蕩器的工作電流變?yōu)檩^小的值，從而生成低頻率的振蕩信號(hào)。而且，下述專利文獻(xiàn)l還 記載了 將如下那樣的其他電阻連接在電壓電流轉(zhuǎn)換器的電流鏡的輸入端子與接地電位之 間，該其他電阻使得即使控制電壓為零伏特，也使環(huán)形振蕩器的工作電流為微小值，會(huì)以極 低的頻率進(jìn)行振蕩。 另外，在下述專利文獻(xiàn)2中也是，向電壓電流轉(zhuǎn)換器的轉(zhuǎn)換MOS晶體管的柵極供給 控制電壓，將該晶體管的漏極電流供給至電流鏡的輸入端子，利用來自電流鏡的輸出端子 的電流來確定壓控振蕩器(VC0)的環(huán)形振蕩器的工作電流。而且，下述專利文獻(xiàn)2記載了 解決如下那樣的問題的方案，該問題為由于微細(xì)制造工藝引起的MOS晶體管的低耐壓化， 生成環(huán)形振蕩器的工作電流的電壓電流轉(zhuǎn)換器的轉(zhuǎn)換MOS晶體管中的振蕩頻率對(duì)于控制 電壓的頻率控制靈敏度變高，抖動(dòng)特性發(fā)生劣化。為了解決該問題，下述專利文獻(xiàn)2中也記 載了 將如下那樣的其他電流鏡電路連接在電壓電流轉(zhuǎn)換器的電流鏡的輸入端子與接地電 位之間，該電流鏡電路使得即使控制電壓為零伏特，也使環(huán)形振蕩器的工作電流為微小值， 會(huì)以極低的頻率進(jìn)行振蕩。 而且，下述專利文獻(xiàn)3中也與下述專利文獻(xiàn)2同樣地，記載了 將如下那樣的偏移 電流付加電路連接在電壓電流轉(zhuǎn)換器的電流鏡的輸入端子與接地電位之間，該偏移電流付 加電路使得即使在壓控振蕩器(VC0)中控制電壓為零伏特，也使環(huán)形振蕩器的工作電流為 微小值，會(huì)以極低的頻率進(jìn)行振蕩。其中，下述專利文獻(xiàn)3中記載的電壓電流轉(zhuǎn)換器為差動(dòng) 型電壓電流轉(zhuǎn)換器，元件數(shù)比下述專利文獻(xiàn)2中記載的電壓電流轉(zhuǎn)換器的元件數(shù)多。
專利文獻(xiàn)1 :日本特開2003-152507號(hào)公報(bào)
專利文獻(xiàn)2 :日本特開2007-129501號(hào)公報(bào)
專利文獻(xiàn)3 :日本特開2003-229764號(hào)公報(bào)

發(fā)明內(nèi)容
本發(fā)明人等在本發(fā)明之前，從事安裝在盤記錄再現(xiàn)裝置中的半導(dǎo)體集成電路所內(nèi) 置的PLL的研究與開發(fā)。 圖26是表示本發(fā)明之前由本發(fā)明人等研究的PLL所包含的壓控振蕩器(VC0)的 圖。 圖26示出的壓控振蕩器(VC0) 5包括電壓電流轉(zhuǎn)換器(VIC) 51和電流控制振蕩 器(CCO:Current Controlled Oscillator) 52。作為環(huán)形振蕩器而構(gòu)成的電流控制振蕩器 (CC0)52包括奇數(shù)級(jí)的延遲電路521、522、523。 最終級(jí)的延遲電路523的反相輸出信號(hào)Fvcob和非反相輸出信號(hào)Fvco分別被供 給至初級(jí)的延遲電路521的非反相輸入端子和反相輸入端子。初級(jí)的延遲電路521的反相 輸出信號(hào)和非反相輸出信號(hào)分別被供給至次級(jí)的延遲電路522的非反相輸入端子和反相 輸入端子。次級(jí)的延遲電路522的反相輸出信號(hào)和非反相輸出信號(hào)分別被供給至最終級(jí)的 延遲電路523的非反相輸入端子和反相輸入端子。 當(dāng)用于控制壓控振蕩器(VC0)5的振蕩頻率的控制電壓(Vc)被供給至電壓電流轉(zhuǎn) 換器(VIC)51的輸入端子時(shí)，轉(zhuǎn)換器(VIC)51執(zhí)行電壓電流轉(zhuǎn)換，在轉(zhuǎn)換器(VIC)51內(nèi)部生 成轉(zhuǎn)換電流，該轉(zhuǎn)換電流被轉(zhuǎn)換為輸出電壓(Vp)。從電壓電流轉(zhuǎn)換器(VIC)51的輸出端子 生成的輸出電壓(Vp)被供給至電流控制振蕩器(CC0)52的延遲電路521、522、523來作為偏置電壓，對(duì)延遲電路521、522、523的各工作電流和各延遲時(shí)間進(jìn)行設(shè)定，從而確定壓控 振蕩器(VC0)5的振蕩頻率。 圖20是表示圖26示出的壓控振蕩器(VC0)5的電流控制振蕩器(CCO) 52的各延 遲電路521、522、523的結(jié)構(gòu)的圖。 圖20示出的延遲電路521 (522、523)包括分別作為非反相輸入端子和反相輸入端 子發(fā)揮功能的第一輸入端子il和第二輸入端子i2，還包括分別作為反相輸出端子和非反 相端子發(fā)揮功能的第一輸出端子ol和第二輸出端子o2。 第一輸入端子il上連接著P溝道MOS晶體管5212的柵極和N溝道MOS晶體管 5216的柵極，第一輸出端子ol上連接著P溝道MOS晶體管5212的漏極、N溝道MOS晶體管 5216的漏極、P溝道MOS晶體管5213的漏極和P溝道MOS晶體管5214的柵極。
第二輸入端子i2上連接著P溝道MOS晶體管5215的柵極和N溝道MOS晶體管 5217的柵極，第二輸出端子o2上連接著P溝道M0S晶體管5215的漏極、N溝道MOS晶體管 5217的漏極、P溝道MOS晶體管5214的漏極和P溝道MOS晶體管5213的柵極。
兩個(gè)N溝道MOS晶體管5216、5217的源極連接在接地電位GND上，四個(gè)P溝道MOS 晶體管5212、5213、5214、5215的源極經(jīng)由偏置用P溝道MOS晶體管5211的漏極、源極路徑 而連接在電源電壓V。。上。另外，對(duì)偏置用P溝道M0S晶體管5211的柵極供給從圖26示出 的壓控振蕩器(VC0)5的電壓電流轉(zhuǎn)換器(VIC)51的輸出端子生成的輸出電壓(Vp)。因此， 對(duì)構(gòu)成圖26示出的壓控振蕩器(VC0)5的電流控制振蕩器(CC0)52的延遲電路521、522、 523的各工作電流和各延遲時(shí)間進(jìn)行設(shè)定，從而確定壓控振蕩器(VC0)5的振蕩頻率。
圖27是表示圖26示出的壓控振蕩器(VCO) 5的電壓電流轉(zhuǎn)換器(VIC)51的結(jié)構(gòu) 的圖。 圖27示出的電壓電流轉(zhuǎn)換器(VIC)51包括作為電壓電流轉(zhuǎn)換元件發(fā)揮功能的N 溝道MOS晶體管511和、作為電流電壓轉(zhuǎn)換元件發(fā)揮功能的P溝道MOS晶體管512。響應(yīng)向 源極連接在接地電壓GND上的N溝道MOS晶體管511的柵極供給的控制電壓(Vc)，從漏極 生成轉(zhuǎn)換電流(Ip)，并供給至P溝道M0S晶體管512。對(duì)源極連接在電源電壓V。D上的P溝 道MOS晶體管512的柵極和漏極進(jìn)行連接，因此，P溝道MOS晶體管512作為二極管進(jìn)行工 作。因此，來自N溝道M0S晶體管511的漏極的轉(zhuǎn)換電流(Ip)由作為二極管的P溝道MOS 晶體管512轉(zhuǎn)換為輸出電壓(Vp)。 圖27示出的電壓電流轉(zhuǎn)換器(VIC)51的P溝道MOS晶體管512的兩端生成的輸 出電壓(Vp)被供給至圖20示出的延遲電路521 (522、523)內(nèi)部的偏置用P溝道MOS晶體 管5211的源極、柵極間。因此，對(duì)構(gòu)成圖26示出的壓控振蕩器(VC0)5的電流控制振蕩器 (CC0)52的延遲電路521、522、523的各工作電流和各延遲時(shí)間進(jìn)行設(shè)定，從而確定壓控振 蕩器(VC0)5的振蕩頻率。 圖28是表示本發(fā)明之前由本發(fā)明人等研究的圖26示出的壓控振蕩器(VCO) 5的 振蕩頻率對(duì)于控制電壓的頻率控制靈敏度的特性的圖。圖28的縱軸表示振蕩輸出信號(hào) FVCO的頻率，圖28的橫軸表示被供給至電壓電流轉(zhuǎn)換器(VIC)51的控制電壓Vc的電平。
另外，圖28中示出以最小線寬為0. 18 ii m的非微細(xì)化CMOS制造工藝制造出圖26 示出的壓控振蕩器(VCO) 5的情況下的特性和、以最小線寬為45nm的微細(xì)化CMOS制造工藝 制造出圖26示出的壓控振蕩器(VC0)5的情況下的特性。
例如，在O. 18iim非微細(xì)化CM0S制造工藝中，電源電壓V。D為1.8伏特，圖27示出 的作為電壓電流轉(zhuǎn)換器(VIC)51的電壓電流轉(zhuǎn)換元件的N溝道M0S晶體管511的閾值電壓 為比較大的值Vth180。于是，當(dāng)PLL的輸出頻率(Fo)和PLL的鎖定狀態(tài)下的控制電壓Vc 的電壓被設(shè)定時(shí)，振蕩頻率對(duì)于控制電壓的頻率控制靈敏度Kvl80被確定。在圖28示出的 例子中，鎖定狀態(tài)下的控制電壓Vc例如為1.3伏特時(shí)，頻率控制靈敏度(Kvl80)為Kv = Fo/(1. 3V-Vthl80)這樣的比較小的值。 另一方面，在最小線寬為45nm的微細(xì)化CM0S制造工藝中，電源電壓V。。例如為1. 0 伏特，圖27示出的作為電壓電流轉(zhuǎn)換器(VIC)51的電壓電流轉(zhuǎn)換元件的N溝道MOS晶體管 511的閾值電壓為比較小的值Vth45。 PLL的鎖定狀態(tài)下的控制電壓Vc的電壓例如為0. 7 伏特，頻率控制靈敏度(Kv45)為Kv = Fo/(0. 7_Vth45)這樣的比較大的值。
這樣，由于基于微細(xì)化CMOS制造工藝的低閾值電壓和低電源電壓，具有頻率控制 靈敏度Kv變大的傾向。但是，當(dāng)頻率控制靈敏度Kv的值過高時(shí)，因控制電壓Vc中包含的 噪聲，壓控振蕩器(VCO)的振蕩輸出頻率會(huì)發(fā)生較大的變動(dòng)，因此產(chǎn)生無法獲得良好的抖 動(dòng)特性這樣的問題。 另外，當(dāng)因微細(xì)化CMOS制造工藝而頻率控制靈敏度Kv變大時(shí)，據(jù)此，PLL的頻帶也 被寬頻帶化。但是，為了滿足由電子設(shè)備的各種標(biāo)準(zhǔn)等規(guī)定的噪音頻譜及其他特性，需要在 某種程度的范圍內(nèi)限制PLL的頻帶，但由于微細(xì)化CMOS制造工藝引起的PLL的寬頻帶化， 存在難以符合各種標(biāo)準(zhǔn)的傾向。 而且，還發(fā)現(xiàn)如下的問題半導(dǎo)體集成電路的微細(xì)化MOS晶體管的閾值電壓變小， 導(dǎo)致閾值電壓的相對(duì)的偏差變大，因此，頻率控制靈敏度Kv等的PLL的頻率特性的偏差也 變大。 另一方面，在PLL中，相位頻率比較器的輸出被供給至充電泵(charge pump)的輸 入，生成控制壓控振蕩器(VCO)的振蕩頻率的控制電壓Vc的環(huán)路濾波器通過充電泵的輸出 的充放電來驅(qū)動(dòng)。但是，通過本發(fā)明人等的研究發(fā)現(xiàn)該充電泵的特性也受到微細(xì)化CMOS制 造工藝的影響。 圖29是表示本發(fā)明之前由本發(fā)明人等研究的充電泵的結(jié)構(gòu)的圖。
圖29示出的充電泵2包括生成充電電流的電流源25 ;由相位頻率比較器的UP 端輸出UP驅(qū)動(dòng)的P溝道MOS晶體管26 ;由相位頻率比較器的DN端輸出DN驅(qū)動(dòng)的N溝道 MOS晶體管27 ;生成放電電流的電流源28。 將充電電流源25和放電電流源28的恒定電流設(shè)為Icp，分別將充電電流源25的 P溝道MOS晶體管的導(dǎo)通電阻和閾值電壓設(shè)為Ronp和Vthp，分別將放電電流源28的N溝 道MOS晶體管的導(dǎo)通電阻和閾值電壓設(shè)為Ronn和Vthn。 從連接了充電泵2的P溝道MOS晶體管26的漏極和、N溝道MOS晶體管27的漏 極的輸出端子生成控制壓控振蕩器(VCO)的振蕩頻率的環(huán)路濾波器的控制電壓Vc。但是， 該充電泵2的充電電流源25和放電電流源28能流過預(yù)定的恒定電流Icp的工作范圍被如 下那樣進(jìn)行限定。 圖30是在圖29示出的充電泵2中表示充電電流源25、放電電流源28中流過的電 流Icp與充電泵2的輸出端子的控制電壓Vc的關(guān)系的圖。 在圖30的大致中央部分，控制電壓Vc的值為電源電壓VDD的大致一半，充電電流
9源25的P溝道MOS晶體管和放電電流源28的N溝道MOS晶體管分別工作在飽和區(qū)域。因 此，在圖30的大致中央部分，充電電流源25的P溝道MOS晶體管和放電電流源28的N溝 道MOS晶體管能夠分別流過預(yù)定的恒定電流Icp。 但是，當(dāng)充電泵2的輸出端子的控制電壓Vc降低、控制電壓Vc變得低于 Vthn+Icp*Ronn的電平時(shí)，放電電流源28的N溝道MOS晶體管變?yōu)楣ぷ髟诰€性區(qū)域中。因 此，放電電流源28的N溝道M0S晶體管的漏極電流與較低的漏極、源極電壓成比例地下降， 所以放電電流源28的N溝道MOS晶體管的充電電流變?yōu)樾∮陬A(yù)定的恒定電流Icp的值。
另一方面，當(dāng)充電泵2的輸出端子的控制電壓Vc上升、控制電壓Vc變得高于 VDD-Vthp-Icp*Ronp的電平時(shí)，充電電流源25的P溝道MOS晶體管變?yōu)楣ぷ髟诰€性區(qū)域中。 因此，充電電流源25的P溝道MOS晶體管的漏極電流與較低的源極、漏極電壓成比例地下 降，所以充電電流源25的P溝道M0S晶體管的放電電流變?yōu)樾∮陬A(yù)定的恒定電流Icp的值。
因此，與圖30的左右部分中充電泵2的輸出端子的控制電壓Vc發(fā)生變化的情況 下的壓控振蕩器(VCO)的頻率控制靈敏度相比較，圖30的大致中央部分中控制電壓Vc發(fā) 生變化的情況下的壓控振蕩器(VCO)的頻率控制靈敏度的值較高。 因此，通過本發(fā)明人等的研究發(fā)現(xiàn)考慮到圖28示出的微細(xì)化CMOS制造工藝引起的 頻率控制靈敏度Kv的增大和、圖30的大致中央部分示出的在充電泵2輸出的控制電壓Vc比 較高的區(qū)域中的頻率控制靈敏度Kv的增大，需要考慮PLL的壓控振蕩器(VCO)的抖動(dòng)特性。
本發(fā)明是經(jīng)由上述那樣的本發(fā)明之前的本發(fā)明人等的研究而完成的發(fā)明。
因此，本發(fā)明的目的在于提供一種即使半導(dǎo)體集成電路的制造工藝具有一些偏差 也能具有所期望的頻率特性的PLL。 進(jìn)一步，本發(fā)明的其他目的在于將PLL的壓控振蕩器的頻率控制靈敏度設(shè)定為所 期望的特性。 另外，本發(fā)明的另一目的在于改善PLL的壓控振蕩器的抖動(dòng)特性。 本發(fā)明的上述以及其他目的和新的特征通過本說明書的記載和附圖來明確。 簡(jiǎn)單說明本申請(qǐng)公開的發(fā)明中代表性的發(fā)明如下。 S卩，本發(fā)明的代表性的半導(dǎo)體集成電路具備鎖相環(huán)(PLL)和控制單元(9)。
上述鎖相環(huán)包括相位頻率比較器(1)、環(huán)路濾波器(3)、壓控振蕩器(8)、分頻器 (6)。 上述壓控振蕩器(8)包括電壓電流轉(zhuǎn)換器(81)、環(huán)形振蕩器(52)(參照?qǐng)D2)。
上述環(huán)形振蕩器(52)具有奇數(shù)級(jí)的延遲電路(521 、522、523)(參照?qǐng)D2)。
上述電壓電流轉(zhuǎn)換器(81)響應(yīng)上述控制電壓(Vc)來生成控制電流(Ip)(參照?qǐng)D 3)，利用上述控制電流(Ip)設(shè)定上述環(huán)形振蕩器(52)的上述奇數(shù)級(jí)的延遲電路的各工作 電流(參照?qǐng)D2)。 上述控制單元(9)將上述鎖相環(huán)(PLL)切換為校準(zhǔn)工作期間和通常工作期間。 在上述通常工作期間，由上述控制單元(9)使上述鎖相環(huán)(PLL)被控制為閉環(huán)，在
上述校準(zhǔn)工作期間，由上述控制單元(9)使上述鎖相環(huán)(PLL)被控制為開環(huán)。 在上述通常工作期間，上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率被取為由
上述基準(zhǔn)信號(hào)(Fref)的頻率和上述分頻器(6)的分頻數(shù)確定的預(yù)定頻率(B)。 在上述校準(zhǔn)工作期間，上述控制單元(9)執(zhí)行基準(zhǔn)電壓(VKEF)被供給至上述壓控振蕩器(8)的上述控制輸入的狀態(tài)下上述壓控振蕩器(8)的上述振蕩輸出信號(hào)(Fvco)的 上述頻率的測(cè)量(參照?qǐng)D5、圖7)，上述基準(zhǔn)電壓(VKEF)的電平與上述預(yù)定電平的上述控制 電壓(Vc)大致相等。 特征在于上述控制單元(9)對(duì)上述壓控振蕩器(8)的上述電壓電流轉(zhuǎn)換器(81)
的第一工作參數(shù)(T)的值進(jìn)行設(shè)定，使得在上述頻率的上述測(cè)量的執(zhí)行期間，上述基準(zhǔn)電
壓被供給至上述壓控振蕩器的狀態(tài)下上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率與
上述預(yù)定頻率(B)大致相等(參照?qǐng)D5的步驟56 步驟59)。 簡(jiǎn)單說明由本申請(qǐng)公開的發(fā)明中代表性的發(fā)明得到效果如下。 S卩，即使半導(dǎo)體集成電路的制造工藝具有一些偏差，也能夠提供能具有所期望的
頻率特性的PLL。


圖1是用于說明本發(fā)明實(shí)施方式1的半導(dǎo)體集成電路中內(nèi)置的PLL的整體結(jié)構(gòu)的 圖。 圖2是表示圖1所示的本發(fā)明實(shí)施方式1的PLL所包含的壓控振蕩器的結(jié)構(gòu)的圖。
圖3是表示圖2示出的壓控振蕩器所包含的電壓電流轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖4是表示圖3示出的電壓電流轉(zhuǎn)換器所包含的頻率控制靈敏度調(diào)整N溝道MOS 晶體管的結(jié)構(gòu)的圖。 圖5是說明圖1示出的本發(fā)明實(shí)施方式1的PLL的校準(zhǔn)工作的圖。 圖6是表示在圖1示出的本發(fā)明實(shí)施方式1的PLL的校準(zhǔn)工作中，對(duì)偏移頻率調(diào)
整信號(hào)的更新進(jìn)行響應(yīng)，而壓控振蕩器的輸出信號(hào)的偏移頻率增加的情形的圖。 圖7是表示在圖1示出的本發(fā)明實(shí)施方式1的PLL的校準(zhǔn)工作中，對(duì)頻率控制靈
敏度調(diào)整信號(hào)的更新進(jìn)行響應(yīng)，而壓控振蕩器的輸出信號(hào)的頻率增加的情形的圖。 圖8是表示本發(fā)明實(shí)施方式2的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。 圖9是說明圖8示出的本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作的圖。 圖10是表示在圖8示出的本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作中，對(duì)偏移頻率調(diào)
整信號(hào)的更新進(jìn)行響應(yīng)，壓控振蕩器的輸出信號(hào)的偏移頻率增加的情形的圖。 圖11是表示在圖8和圖9示出的本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作中，對(duì)頻率
控制靈敏度調(diào)整信號(hào)的更新進(jìn)行響應(yīng)，壓控振蕩器的輸出信號(hào)的頻率增加的情形的圖。
圖12是表示本發(fā)明實(shí)施方式3的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖13是表示圖12示出的本發(fā)明實(shí)施方式3的PLL所包含的壓控振蕩器的結(jié)構(gòu)的 圖。 圖14是表示圖13示出的壓控振蕩器所包含的電壓電流轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖15是說明的圖12 圖14示出的本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作的圖。
圖16是表示在圖12 圖15示出的本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作中，響應(yīng) 調(diào)整信號(hào)T、調(diào)整信號(hào)L的更新和調(diào)整信號(hào)T、調(diào)整信號(hào)L的更新，壓控振蕩器的輸出信號(hào)的 振蕩頻率增加的情形的圖。 圖17是表示在圖12 圖16示出的本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作中，對(duì)調(diào) 整信號(hào)G的更新進(jìn)行響應(yīng)，壓控振蕩器的輸出信號(hào)的頻率增加的情形的圖。
圖18是表示圖13示出的壓控振蕩器所包含的電壓電流轉(zhuǎn)換器的其他結(jié)構(gòu)的圖。
圖19是表示圖4示出的頻率控制靈敏度調(diào)整N溝道MOS晶體管所包含的選擇器 的結(jié)構(gòu)的圖。 圖20是表示圖2和圖26示出的壓控振蕩器的電流控制振蕩器的各延遲電路的結(jié) 構(gòu)的圖。 圖21是表示本發(fā)明實(shí)施方式4的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖22是表示本發(fā)明實(shí)施方式5的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖23是表示本發(fā)明實(shí)施方式6的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖24是表示安裝了本發(fā)明實(shí)施方式8的半導(dǎo)體集成電路的光盤裝置的結(jié)構(gòu)的圖。
圖25是表示安裝了本發(fā)明實(shí)施方式9的半導(dǎo)體集成電路的光盤裝置的結(jié)構(gòu)的圖。
圖26是表示本發(fā)明之前由本發(fā)明人等研究的PLL所包含的壓控振蕩器的圖。
圖27是表示圖26示出的壓控振蕩器的電壓電流轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖28是表示本發(fā)明之前由本發(fā)明人等研究的圖26示出的壓控振蕩器的振蕩頻率 對(duì)于控制電壓的頻率控制靈敏度的特性的圖。 圖29是表示本發(fā)明之前由本發(fā)明人等研究的充電泵的結(jié)構(gòu)的圖。 圖30是表示在圖29示出的充電泵中，充電電流源、放電電流源中流過的電流與、
充電泵的輸出端子的控制電壓的關(guān)系的圖。 圖31是表示本發(fā)明實(shí)施方式7的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖32是說明圖3示出的電壓電流轉(zhuǎn)換器的工作的圖。
圖33是說明圖3示出的電壓電流轉(zhuǎn)換器的工作的圖。 圖34是表示在包括圖27的電壓電流轉(zhuǎn)換器的、圖26示出的由本發(fā)明人等在本發(fā) 明之前研究的壓控振蕩器的頻率特性L1與、圖1 圖7、圖32以及圖33中說明的本發(fā)明實(shí) 施方式1的壓控振蕩器的頻率特性L2的圖。 圖35是表示P溝道M0S晶體管81p5中流過的控制電流Ip對(duì)于圖14示出的電壓 電流轉(zhuǎn)換器中的控制電壓Vc的依賴性的圖。
0097]符號(hào)說明0098]1相位頻率比較器
0099]2充電泵
0100]3環(huán)路濾波器
0101]6分頻器
0102]7選擇器
0103]8壓控振蕩器
0104]9校準(zhǔn)調(diào)整單元
0105]10寄存器
0106]Fref 基準(zhǔn)信號(hào)0107]Fb反饋信號(hào)
0108]Fvco振蕩輸出信號(hào)0109]GND 接地電位0110]v肥-參照電壓
120112] 0113] 0114] 0115] 0116] 0117] 0118] 0119] 0120] 0121] 0122] 0123] 0124] 0125] 0126] 0127] 0128] 0129] 0130] 0131] 0132] 0133] 0134] 0135] 0136] 0137] 0138] 0139] 0140] 0141] 0142] 0143] 0144] 0145] 0146]
VKEF1第一基準(zhǔn)電壓
vKEF2第二基準(zhǔn)電壓
s選擇信號(hào)
R控制信號(hào)
81電壓電流轉(zhuǎn)換器
52電流控制振蕩器(環(huán)形振蕩器)
521、522、523 延遲電路
5211 5215 P溝道MOS晶體管
5216、5217 N溝道MOS晶體管
Vc控制電壓
T頻率控制靈敏度調(diào)整信號(hào) 0偏移頻率調(diào)整信號(hào) T、L、G調(diào)整信號(hào)
Vlim
vDD
Ic Ir IP Vp 811
基準(zhǔn)電壓 電源電壓 漏極電流
漏極偏移電流
右
控制電流
右
輸出電壓 P溝道MOS晶體管 812、813、814 N溝道MOS晶體管 8121、8122、8123 N溝道MOS晶體管 8124、8125 選擇器 81244 CMOS反相器 81241、81243 N溝道MOS晶體管 81242 P溝道MOS晶體管 81pl 81p5 P溝道MOS晶體管 81nl 81n7 N溝道MOS晶體管
243、 253 盤
244、 254拾取器(pickup) 245 、255 晶振
241、251半導(dǎo)體集成電路 242 、252 主計(jì)算機(jī) 2411、2511 ATA接口
2412、 2512
2413、 2513
信號(hào)處理單元 基準(zhǔn)電壓發(fā)生器
具體實(shí)施例方式《代表性實(shí)施方式》
首先，對(duì)本申請(qǐng)公開的發(fā)明的代表性實(shí)施方式進(jìn)行概略說明。在代表性實(shí)施方式 的概略說明中，標(biāo)記括號(hào)來進(jìn)行參照的附圖的參照符號(hào)不過是對(duì)標(biāo)記該符號(hào)的構(gòu)成要素的 概念所包括的部件的舉例表示。 〔1〕本發(fā)明代表性實(shí)施方式的半導(dǎo)體集成電路具備鎖相環(huán)(PLL)和控制單元(9)。
上述鎖相環(huán)包括相位頻率比較器(1)、環(huán)路濾波器(3)、壓控振蕩器(8)、分頻器 (6)。 能夠分別向上述相位頻率比較器(1)的一個(gè)輸入端子與另一個(gè)輸入端子供給基 準(zhǔn)信號(hào)(Fref)和來自上述分頻器(6)的輸出的反饋信號(hào)(Fb)。 上述相位頻率比較器(1)的輸出經(jīng)由上述環(huán)路濾波器(3)而被供給至上述壓控振 蕩器(8)的控制輸入，上述壓控振蕩器(8)輸出的振蕩輸出信號(hào)(Fvco)被供給至上述分頻 器(6)的輸入，上述壓控振蕩器(8)的上述振蕩輸出信號(hào)(Fvco)的頻率能夠響應(yīng)供給至上 述控制輸入的控制電壓(Vc)來進(jìn)行控制(參照?qǐng)D1)。 上述壓控振蕩器(8)包括電壓電流轉(zhuǎn)換器(81)和環(huán)形振蕩器(52)(參照?qǐng)D2)。
上述環(huán)形振蕩器(52)具有奇數(shù)級(jí)的延遲電路(521 、522、523)(參照?qǐng)D2)。
上述電壓電流轉(zhuǎn)換器(81)響應(yīng)上述控制電壓(Vc)來生成控制電流(Ip)(參照?qǐng)D 3)，利用上述控制電流(Ip)設(shè)定上述環(huán)形振蕩器(52)的上述奇數(shù)級(jí)的延遲電路的各工作 電流(參照?qǐng)D2)。 上述控制單元(9)能夠?qū)⑸鲜鲦i相環(huán)(PLL)切換為校準(zhǔn)工作期間和通常工作期 間。 在上述通常工作期間，由上述控制單元(9)將上述鎖相環(huán)(PLL)控制為閉環(huán)，而在
上述校準(zhǔn)工作期間，由上述控制單元(9)將上述鎖相環(huán)(PLL)控制為開環(huán)。 在上述通常工作期間，在上述閉環(huán)的上述鎖相環(huán)(PLL)中，上述相位頻率比較器
(1)的上述輸出經(jīng)由上述環(huán)路濾波器(3)而被供給至上述壓控振蕩器(8)的上述控制輸
入來作為預(yù)定電平的上述控制電壓(Vc)，據(jù)此，上述壓控振蕩器的上述振蕩輸出信號(hào)的上
述頻率被取為由上述基準(zhǔn)信號(hào)(Fref)的頻率和上述分頻器(6)的分頻數(shù)確定的預(yù)定頻率
(B)。 在上述校準(zhǔn)工作期間，在上述開環(huán)的上述鎖相環(huán)(PLL)中，上述控制單元(9)執(zhí)行 基準(zhǔn)電壓(VKEF)被供給至上述壓控振蕩器(8)的上述控制輸入的狀態(tài)下對(duì)上述壓控振蕩器 (8)的上述振蕩輸出信號(hào)(Fvco)的上述頻率的測(cè)量(參照?qǐng)D5、圖7)，上述基準(zhǔn)電壓(VKEF) 的電平與上述預(yù)定電平的上述控制電壓(Vc)大致相等。 特征在于，上述控制單元(9)對(duì)上述壓控振蕩器(8)的上述電壓電流轉(zhuǎn)換器(81) 的第一工作參數(shù)(T)值進(jìn)行設(shè)定，使得在上述頻率的上述測(cè)量的執(zhí)行期間，上述基準(zhǔn)電壓 被供給至上述壓控振蕩器的狀態(tài)下上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率變得 與上述預(yù)定頻率(B)大致相等(參照?qǐng)D5的步驟56 步驟59)。 根據(jù)上述實(shí)施方式，在PLL的通常工作期間，與從壓控振蕩器生成預(yù)定頻率的振 蕩輸出信號(hào)的預(yù)定電平的控制電壓大致相等的電平的基準(zhǔn)電壓，在校準(zhǔn)工作期間被供給至 壓控振蕩器。在該校準(zhǔn)工作期間的壓控振蕩器的振蕩輸出信號(hào)的頻率的測(cè)量期間，控制單 元對(duì)壓控振蕩器的電壓電流轉(zhuǎn)換器的第一工作參數(shù)的值進(jìn)行設(shè)定，使得被供給了基準(zhǔn)電壓 的壓控振蕩器的振蕩輸出信號(hào)的頻率變得與預(yù)定頻率大致相等。
因此，根據(jù)上述實(shí)施方式，即使半導(dǎo)體集成電路的制造工藝具有一些偏差，也能夠 提供能具有所期望的頻率特性的PLL。 在優(yōu)選實(shí)施方式的半導(dǎo)體集成電路中，上述鎖相環(huán)(PLL)還包括由上述控制單元 (9)控制的選擇器(7)。 特征在于上述選擇器(7)在上述通常工作期間選擇上述預(yù)定電平的上述控制電 壓(Vc)，而在上述校準(zhǔn)工作期間選擇上述基準(zhǔn)電壓(V，)，并且將所選擇的電壓供給至上述 壓控振蕩器(8)的上述控制輸入(參照?qǐng)D1)。 在其他優(yōu)選的實(shí)施方式中，在上述校準(zhǔn)工作期間，在設(shè)定上述電壓電流轉(zhuǎn)換器 (81)的上述第一工作參數(shù)(T)的值之前，上述控制單元(9)執(zhí)行以下狀態(tài)的對(duì)上述壓控振 蕩器(8)的上述振蕩輸出信號(hào)(Fvco)的上述頻率的測(cè)量(參照?qǐng)D5、圖7)，該狀態(tài)為接地 電位(GND)的電平的上述控制電壓(Vc)被供給至上述開環(huán)的上述鎖相環(huán)(PLL)的上述壓 控振蕩器(8)的上述控制輸入的狀態(tài)。 特征在于在上述校準(zhǔn)工作期間，為了在執(zhí)行上述測(cè)量的期間，上述接地電位 (GND)的電平的上述控制電壓(Vc)被供給至上述壓控振蕩器的狀態(tài)下上述振蕩輸出信號(hào) 的上述頻率變得大致與預(yù)定的偏移頻率(A)相等，在設(shè)定上述電壓電流轉(zhuǎn)換器(81)的上述 第一工作參數(shù)(T)的值之前，上述控制單元(9)設(shè)定上述壓控振蕩器(8)的上述電壓電流 轉(zhuǎn)換器(81)的第二工作參數(shù)(0)的值(參照?qǐng)D5的步驟52 步驟54)。
在進(jìn)一步優(yōu)選的實(shí)施方式中，特征在于在上述校準(zhǔn)工作期間，在設(shè)定上述電壓電 流轉(zhuǎn)換器(81)的上述第一工作參數(shù)(T)的值之前，上述選擇器(7)將上述接地電位(GND) 的電平的上述控制電壓(Vc)供給至上述開環(huán)的上述鎖相環(huán)(PLL)的上述壓控振蕩器(8) 的上述控制輸入(參照?qǐng)D1)。 在更優(yōu)選的實(shí)施方式中，在上述校準(zhǔn)工作期間，在設(shè)定了上述壓控振蕩器(8)的 上述電壓電流轉(zhuǎn)換器(81)的上述第二工作參數(shù)(0)的值之后，上述控制單元(9)還執(zhí)行其 他基準(zhǔn)電壓(VKEF1)被供給至上述開環(huán)的上述鎖相環(huán)(PLL)的上述壓控振蕩器(8)的上述控 制輸入的狀態(tài)下上述壓控振蕩器(8)的上述振蕩輸出信號(hào)(Fvco)的上述頻率的其他測(cè)量 (圖9:步驟94 95)(參照?qǐng)D8、圖9、圖10、圖11)，其中，上述其他基準(zhǔn)電壓(VKEF1)的電 平比高于上述接地電位(GND)的電平的上述預(yù)定電平的上述控制電壓(Vc)低。
特征在于在上述校準(zhǔn)工作期間，為了在執(zhí)行上述其他測(cè)量的期間，上述其他基準(zhǔn) 電壓(VKEF1)被供給至上述壓控振蕩器的狀態(tài)下上述振蕩輸出信號(hào)的上述頻率變得與低于 上述預(yù)定頻率(B)的其他預(yù)定頻率(B-C)大致相等，上述控制單元(9)對(duì)上述壓控振蕩器 (8)的上述電壓電流轉(zhuǎn)換器(81)的上述第一工作參數(shù)(T)的值進(jìn)行設(shè)定(參照?qǐng)D9的步驟 95 步驟99)。 在更優(yōu)選的實(shí)施方式中，特征在于在上述校準(zhǔn)工作期間，在設(shè)定了上述第二工作 參數(shù)(0)的值之后，上述選擇器(7)將上述其他基準(zhǔn)電壓(VKEF1)供給至上述開環(huán)的上述鎖 相環(huán)(PLL)的上述壓控振蕩器(8)的上述控制輸入(參照?qǐng)D8)。 在具體的一個(gè)實(shí)施方式的半導(dǎo)體集成電路中，特征在于上述鎖相環(huán)(PLL)還包 括響應(yīng)上述相位頻率比較器(1)的上述輸出而進(jìn)行上述環(huán)路濾波器(3)的充放電的充電泵 (2)(參照?qǐng)D1)。 在更具體的一個(gè)實(shí)施方式中，上述充電泵包括第一充電泵(2a)和第二充電泵(2b)。 上述第一充電泵(2a)和上述第二充電泵(2b)響應(yīng)作為上述相位頻率比較器(1) 的上述輸出的UP端輸出信號(hào)(UP)和DN端輸出信號(hào)(DN)，彼此被反相地驅(qū)動(dòng)，上述第一充 電泵(2a)的第一充放電電流(il)和上述第二充電泵(2b)的第二充放電電流(i2)被設(shè)定 成預(yù)定的比率(e)。 上述環(huán)路濾波器(3)包括對(duì)零點(diǎn)頻率(fl)進(jìn)行確定的電阻(Rl)和電容(Cl)，上 述電阻(Rl)的一端連接在上述環(huán)路濾波器(3)的輸入端子上，上述電阻(Rl)的另一端經(jīng) 由上述電容(Cl)連接在接地電位(GND)上。 上述環(huán)路濾波器(3)的上述電阻(Rl)的上述一端和上述另一端分別有由上述第 一充電泵(2a)的上述第一充放電電流(il)和上述第二充電泵(2b)的上述第二充放電電 流(i2)進(jìn)行驅(qū)動(dòng)。 特征在于上述環(huán)路濾波器(3)的上述電阻(Rl)和上述電容(Cl)內(nèi)置在半導(dǎo)體 芯片中(參照?qǐng)D31)。 更具體的一個(gè)實(shí)施方式的半導(dǎo)體集成電路能夠連接在拾取器與主計(jì)算機(jī)之間，上
述拾取器進(jìn)行作為盤記錄再現(xiàn)裝置的存儲(chǔ)介質(zhì)的盤的數(shù)據(jù)讀出和數(shù)據(jù)寫入。 上述半導(dǎo)體集成電路包括主接口 (2411 、2511)，其一方面向上述主計(jì)算機(jī)供給讀
出數(shù)據(jù)，另一方面被供給來自上述主計(jì)算機(jī)的寫入數(shù)據(jù)。 上述半導(dǎo)體集成電路包括信號(hào)處理單元(2412、2512)，其一方面進(jìn)行來自上述拾 取器的讀出信號(hào)的信號(hào)處理，另一方面進(jìn)行向上述拾取器寫入的寫入信號(hào)的信號(hào)處理(參 照?qǐng)D24、圖25)。 特征在于上述鎖相環(huán)(PLL)生成上述主接口和上述信號(hào)處理單元的至少任一方 中使用的時(shí)鐘信號(hào)。 在更加具體的一個(gè)實(shí)施方式中，特征在于上述主接口 (2411、2511)為ATA接口。
〔2〕本發(fā)明其他觀點(diǎn)的代表性實(shí)施方式的半導(dǎo)體集成電路具備鎖相環(huán)(PLL)和控 制單元(9)。 上述鎖相環(huán)包括相位頻率比較器(1)、環(huán)路濾波器(3)、壓控振蕩器(8)和分頻器 (6)。 能夠分別向上述相位頻率比較器(1)的一個(gè)輸入端子和另一個(gè)輸入端子供給基 準(zhǔn)信號(hào)(Fref)和來自上述分頻器(6)的輸出的反饋信號(hào)(Fb)。 上述相位頻率比較器(1)的輸出經(jīng)由上述環(huán)路濾波器(3)而被供給至上述壓控振 蕩器(8)的控制輸入，上述壓控振蕩器(8)的輸出的振蕩輸出信號(hào)(Fvco)被供給至上述分 頻器(6)的輸入，上述壓控振蕩器(8)的上述振蕩輸出信號(hào)(Fvco)的頻率能夠響應(yīng)供給至 上述控制輸入的控制電壓(Vc)而受到控制(參照?qǐng)D12)。 上述壓控振蕩器(8)包括電壓電流轉(zhuǎn)換器(81)和環(huán)形振蕩器(52)(參照?qǐng)D13)。
上述環(huán)形振蕩器(52)具有奇數(shù)級(jí)的延遲電路(521、522、523)(參照?qǐng)D13)。
上述電壓電流轉(zhuǎn)換器(81)響應(yīng)上述控制電壓(Vc)來生成控制電流(Ip)(參照?qǐng)D 14)、利用上述控制電流(Ip)來設(shè)定上述環(huán)形振蕩器(52)的上述奇數(shù)級(jí)的延遲電路的各工 作電流(參照?qǐng)D13)。 上述控制單元(9)能夠?qū)⑸鲜鲦i相環(huán)(PLL)切換為校準(zhǔn)工作期間和通常工作期
16間。 在上述通常工作期間，由上述控制單元(9)將上述鎖相環(huán)(PLL)控制為閉環(huán)，另一
方面，在上述校準(zhǔn)工作期間，由上述控制單元(9)將上述鎖相環(huán)(PLL)控制為開環(huán)。 在上述通常工作期間，在上述閉環(huán)的上述鎖相環(huán)(PLL)中，上述相位頻率比較器
(1) 的上述輸出經(jīng)由上述環(huán)路濾波器(3)而被供給至上述壓控振蕩器(8)的上述控制輸 入來作為預(yù)定電平的上述控制電壓(Vc)，據(jù)此，上述壓控振蕩器的上述振蕩輸出信號(hào)的上 述頻率被取為由上述基準(zhǔn)信號(hào)(Fref)的頻率和上述分頻器(6)的分頻數(shù)確定的預(yù)定頻率 (B)。 在上述校準(zhǔn)工作期間，在上述開環(huán)的上述鎖相環(huán)(PLL)中，上述控制單元(9)執(zhí)行 以下狀態(tài)的上述壓控振蕩器(8)的上述振蕩輸出信號(hào)(Fv。。)的上述頻率的第一測(cè)量(參照 圖15、圖16)，該狀態(tài)為高于接地電位(GND)的比較低的電平的第一基準(zhǔn)電壓(VKEF1)被供給 至上述壓控振蕩器(8)的上述控制輸入的狀態(tài)。 為了在執(zhí)行上述頻率的上述第一測(cè)量的期間，上述第一基準(zhǔn)電壓(VKEF1)被供給至 上述壓控振蕩器的狀態(tài)下上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率變得與上述第 一預(yù)定頻率(A)大致相等，上述控制單元(9)對(duì)上述壓控振蕩器(8)的上述電壓電流轉(zhuǎn)換 器(81)的第一工作參數(shù)(T、 L)的值進(jìn)行設(shè)定(參照?qǐng)D15的步驟150 步驟158)。
在上述校準(zhǔn)工作期間，在設(shè)定了上述電壓電流轉(zhuǎn)換器(81)的上述第一工作參數(shù) (T、 L)的值之后，上述控制單元(9)執(zhí)行以下狀態(tài)的上述壓控振蕩器(8)的上述振蕩輸出 信號(hào)(Fv。。)的上述頻率的第二測(cè)量，該狀態(tài)為與比上述第一基準(zhǔn)電壓(VKEF1)高的電平的上 述預(yù)定電平的上述控制電壓(Vc)大致相等的電平的第二基準(zhǔn)電壓(VKEF2)被供給至上述壓 控振蕩器(8)的上述控制輸入的狀態(tài)(參照?qǐng)D15、圖17)。 特征在于上述控制單元(9)對(duì)上述壓控振蕩器(8)的上述電壓電流轉(zhuǎn)換器(81) 的上述第二工作參數(shù)(G)的值進(jìn)行設(shè)定，使得在執(zhí)行上述頻率的上述第二測(cè)量的期間，上 述第二基準(zhǔn)電壓(VKEF2)被供給至上述壓控振蕩器的狀態(tài)下上述壓控振蕩器的上述振蕩輸 出信號(hào)的上述頻率變得與比上述第一預(yù)定頻率(A)高的第二預(yù)定頻率(B)大致相等(參照 圖15的步驟159 步驟1513)。 因此，根據(jù)上述實(shí)施方式，即使半導(dǎo)體集成電路的制造工藝具有一些偏差，也能夠 提供能具有所期望的頻率特性的PLL。 在優(yōu)選的實(shí)施方式的半導(dǎo)體集成電路中，上述鎖相環(huán)(PLL)還包括由上述控制單 元(9)控制的選擇器(7)。 特征在于上述選擇器(7)在上述通常工作期間選擇上述預(yù)定電平的上述控制電 壓(Vc)，而在上述校準(zhǔn)工作期間選擇上述第一基準(zhǔn)電壓(VKEF1)和上述第二基準(zhǔn)電壓(VKEF2) 的任一個(gè)，并且將選擇的電壓供給至上述壓控振蕩器(8)的上述控制輸入(參照?qǐng)D12)。
在其他優(yōu)選的實(shí)施方式的半導(dǎo)體集成電路中，特征在于上述鎖相環(huán)(PLL)還包 括響應(yīng)上述相位頻率比較器(1)的上述輸出來進(jìn)行上述環(huán)路濾波器(3)的充放電的充電泵
(2) (參照?qǐng)D12)。 進(jìn)一步在其他優(yōu)選的實(shí)施方式中，上述充電泵包括第一充電泵(2a)和第二充電 泵(2b)。 上述第一充電泵(2a)和上述第二充電泵(2b)響應(yīng)作為上述相位頻率比較器(1)的上述輸出的UP端輸出信號(hào)(UP)和DN端輸出信號(hào)(DN)，彼此被反相地驅(qū)動(dòng)，上述第一充 電泵(2a)的第一充放電電流(il)和上述第二充電泵(2b)的第二充放電電流(i2)被設(shè)定 成預(yù)定的比率(e)。 上述環(huán)路濾波器(3)包括確定零點(diǎn)頻率(fl)的電阻(Rl)和電容(Cl)，上述電阻 (Rl)的一端連接在上述環(huán)路濾波器(3)的輸入端子上，上述電阻(Rl)的另一端經(jīng)由上述電 容(CI)而連接在接地電位(GND)上。 上述環(huán)路濾波器(3)的上述電阻(Rl)的上述一端和上述另一端分別由上述第一 充電泵(2a)的上述第一充放電電流(il)和上述第二充電泵(2b)的上述第二充放電電流 (i2)進(jìn)行驅(qū)動(dòng)。 上述環(huán)路濾波器(3)的上述電阻(Rl)和上述電容(CI)的特征在于被內(nèi)置在半導(dǎo) 體芯片中(參照?qǐng)D31)。 更優(yōu)選的實(shí)施方式的半導(dǎo)體集成電路能夠連接在拾取器與主計(jì)算機(jī)之間，上述拾
取器進(jìn)行作為盤記錄再現(xiàn)裝置的存儲(chǔ)介質(zhì)的盤的數(shù)據(jù)讀出和數(shù)據(jù)寫入。 上述半導(dǎo)體集成電路包括將讀出數(shù)據(jù)供給至上述主計(jì)算機(jī)、另一方面被供給來自
上述主計(jì)算機(jī)的寫入數(shù)據(jù)的主接口 (2411、2511)。 上述半導(dǎo)體集成電路包括信號(hào)處理單元(2412、2512)，該信號(hào)處理單元一方面進(jìn) 行來自上述拾取器的讀出信號(hào)的信號(hào)處理，另一方面進(jìn)行向上述拾取器寫入的寫入信號(hào)的 信號(hào)處理(參照?qǐng)D24、圖25)。 特征在于上述鎖相環(huán)(PLL)生成上述主接口和上述信號(hào)處理單元的至少任一方 中使用的時(shí)鐘信號(hào)。 在更優(yōu)選的實(shí)施方式中，特征在于上述主接口 (2411、2511)是ATA接口。 [OHO]《實(shí)施方式的說明》 接著，對(duì)實(shí)施方式進(jìn)行更詳細(xì)的說明。在用于說明實(shí)施發(fā)明的優(yōu)選方式的所有附 圖中，對(duì)具有與上述圖相同的功能的部件標(biāo)記相同的符號(hào)，省略其重復(fù)說明。
[實(shí)施方式l]
《PLL的整體結(jié)構(gòu)》 圖1是用于說明本發(fā)明實(shí)施方式1的半導(dǎo)體集成電路中內(nèi)置的PLL的整體結(jié)構(gòu)的 圖。 該實(shí)施方式1的PLL具備相位頻率比較器(PFD)1、充電泵(CP)2、環(huán)路濾波器 (LP)3、選擇器(SEL)7、壓控振蕩器(VC0)8、分頻器(DIV) 6、校準(zhǔn)調(diào)整單元9。
分別對(duì)相位頻率比較器(PFD) 1的一個(gè)輸入端子和另一個(gè)輸入端子供給基準(zhǔn)信號(hào) Fref和來自分頻器(DIV)6的反饋信號(hào)Fb，據(jù)此，從相位頻率比較器(PFD)l的輸出生成相 位比較信號(hào)。對(duì)充電泵(CP) 2供給相位頻率比較器1的相位比較信號(hào)，據(jù)此，從充電泵(CP) 2 的輸出生成充放電控制信號(hào)。對(duì)環(huán)路濾波器(LP)3供給充電泵2的充放電控制信號(hào)，據(jù)此， 從環(huán)路濾波器(LP)3的輸出生成濾波器輸出信號(hào)。 對(duì)選擇器(SEL)7供給來自環(huán)路濾波器(LP)3的濾波器輸出信號(hào)、接地電位GND、參 照電壓V，、選擇信號(hào)S，據(jù)此從選擇器(SEL)7的輸出生成控制電壓Vc。S卩，在選擇器(SEL)7 中，根據(jù)選擇信號(hào)S選擇濾波器輸出信號(hào)、接地電位GND、參照電壓VKEF的任意一個(gè)，從輸出 生成控制電壓Vc。在本實(shí)施方式1中，選擇器(SEL) 7連接在環(huán)路濾波器(LP)3與壓控振蕩器(VC0)8之間，但也可以將選擇器(SEL)7連接在充電泵2與環(huán)路濾波器(LP)3之間。
對(duì)壓控振蕩器(VC0)8供給從選擇器(SEL)7輸出的控制電壓Vc，據(jù)此控制壓控振 蕩器(VCO) 8輸出的振蕩輸出信號(hào)FTC。的頻率。從壓控振蕩器8輸出的振蕩輸出信號(hào)FTC。被 供給至分頻器(DIV)6，據(jù)此從分頻器6的輸出生成反饋信號(hào)Fb。進(jìn)一步，分頻器6響應(yīng)來 自壓控振蕩器8的振蕩輸出信號(hào)Fvc。，對(duì)校準(zhǔn)調(diào)整單元(L0GIC)9供給分頻信號(hào)。需說明的 是，該分頻信號(hào)的頻率被設(shè)定為校準(zhǔn)調(diào)整單元(LOGIC)9內(nèi)部的邏輯電路能夠工作的頻率。
對(duì)校準(zhǔn)調(diào)整單元(LOGIC) 9供給基準(zhǔn)信號(hào)Fref和來自分頻器6分頻信號(hào)，另一方 面，生成選擇信號(hào)S、頻率控制靈敏度調(diào)整信號(hào)T、偏移頻率調(diào)整信號(hào)0、控制信號(hào)R。該選擇 信號(hào)S、頻率控制靈敏度調(diào)整信號(hào)T、偏移頻率調(diào)整信號(hào)0、控制信號(hào)R被用作校準(zhǔn)工作時(shí)的 調(diào)整用信號(hào)。需說明的是，校準(zhǔn)調(diào)整單元(L0GIC)9作為具體的一個(gè)例子，能夠由半導(dǎo)體集 成電路中內(nèi)置的中央處理單元(CPU)和、在該CPU上進(jìn)行工作來執(zhí)行預(yù)定的邏輯運(yùn)算處理 的工作程序構(gòu)成。該工作程序存儲(chǔ)在半導(dǎo)體集成電路的內(nèi)置非易失性存儲(chǔ)器中，另一方面， 邏輯運(yùn)算處理所需的信息、運(yùn)算結(jié)果的數(shù)據(jù)等能夠存儲(chǔ)在RAM等半導(dǎo)體集成電路的內(nèi)置存 儲(chǔ)器中。 在本實(shí)施方式1中，使分頻器(DIV) 6和校準(zhǔn)調(diào)整單元(LOGIC) 9分離來進(jìn)行說明。 但是，分頻器(DIV)和校準(zhǔn)調(diào)整單元(L0GIC)9也能夠由一體化的邏輯硬件來實(shí)現(xiàn)。
《壓控振蕩器》 圖2是表示圖1示出的本發(fā)明實(shí)施方式1的PLL所包括的壓控振蕩器(VC0)8的 結(jié)構(gòu)的圖。 圖2示出的壓控振蕩器(VC0)8也與圖26示出的壓控振蕩器(VCO) 5同樣地包括 電壓電流轉(zhuǎn)換器(VIC)81和電流控制振蕩器(CC0)52。作為環(huán)形振蕩器而構(gòu)成的電流控制 振蕩器(CC0)52包括奇數(shù)級(jí)的延遲電路521、522、523。需說明的是，在圖2中，電流控制振 蕩器8為3級(jí)的延遲電路的結(jié)構(gòu)，但當(dāng)然也可以為3級(jí)以外的奇數(shù)級(jí)的延遲電路的結(jié)構(gòu)。
最終級(jí)的延遲電路523的反相輸出信號(hào)Fvcob和非反相輸出信號(hào)Fvco分別被供 給至初級(jí)的延遲電路521的非反相輸入端子和反相輸入端子。初級(jí)的延遲電路521的反相 輸出信號(hào)和非反相輸出信號(hào)分別被供給至次級(jí)的延遲電路522的非反相輸入端子和反相 輸入端子。次級(jí)的延遲電路522的反相輸出信號(hào)和非反相輸出信號(hào)分別被供給至最終級(jí)的 延遲電路523的非反相輸入端子和反相輸入端子。需說明的是，圖20是表示圖2示出的壓 控振蕩器(VC0)8的電流控制振蕩器(CC0)52的延遲電路521、522、523的結(jié)構(gòu)的圖。
當(dāng)用于控制圖2示出的壓控振蕩器(VC0)8的振蕩頻率的控制電壓(Vc)被供給 至電壓電流轉(zhuǎn)換器(VIC)81的輸入端子時(shí)，轉(zhuǎn)換器(VIC)81執(zhí)行電壓電流轉(zhuǎn)換，在轉(zhuǎn)換 器(VIC)81內(nèi)部生成轉(zhuǎn)換電流，該轉(zhuǎn)換電流被轉(zhuǎn)換為輸出電壓(Vp)。從電壓電流轉(zhuǎn)換器 (VIC)81的輸出端子生成的輸出電壓(Vp)作為偏置電壓被供給至電流控制振蕩器(CC0)52 的延遲電路521、522、523，對(duì)延遲電路521、522、523的各工作電流和各延遲時(shí)間進(jìn)行設(shè)定， 因此，壓控振蕩器(VC0)5的振蕩頻率被確定。 在校準(zhǔn)工作時(shí)，對(duì)圖8示出的壓控振蕩器(VC0)8的電壓電流轉(zhuǎn)換器(VIC)81供給 基準(zhǔn)電壓VuM、來自選擇器(SEL)7的控制電壓Vc、來自校準(zhǔn)調(diào)整單元(LOGIC)9的頻率控制 靈敏度調(diào)整信號(hào)T以及偏移頻率調(diào)整信號(hào)0。
《電壓電流轉(zhuǎn)換器的結(jié)構(gòu)》
圖3是表示圖2示出的壓控振蕩器(VC0)8所包含的電壓電流轉(zhuǎn)換器(VIC)81的 結(jié)構(gòu)的圖。 圖3示出的電壓電流轉(zhuǎn)換器(VIC)81包括P溝道M0S晶體管811、頻率控制靈敏度 調(diào)整N溝道MOS晶體管812、基準(zhǔn)電流N溝道MOS晶體管813、偏移頻率調(diào)整N溝道MOS晶 體管814和電阻R。 對(duì)頻率控制靈敏度調(diào)整N溝道MOS晶體管812的柵極供給控制電壓Vc，能夠根據(jù) 頻率控制靈敏度調(diào)整信號(hào)T調(diào)整增益和漏極電流Ic。對(duì)通過連接?xùn)艠O和漏極而被二極管 連接的基準(zhǔn)電流N溝道MOS晶體管813供給根據(jù)基準(zhǔn)電壓VUM由電阻R對(duì)電流值進(jìn)行設(shè)定 后的基準(zhǔn)電流Ilim。在二極管連接的基準(zhǔn)電流N溝道MOS晶體管813和構(gòu)成電流鏡的偏 移頻率調(diào)整N溝道MOS晶體管814的柵極與源極之間，供給二極管連接的基準(zhǔn)電流N溝道 MOS晶體管813的兩端子間的電壓。另外，偏移頻率調(diào)整N溝道MOS晶體管814的增益和 漏極偏移電流Ir能夠根據(jù)偏移頻率調(diào)整信號(hào)0進(jìn)行調(diào)整。因此，通過連接?xùn)艠O和漏極而被 二極管連接的P溝道MOS晶體管811中流過的控制電流Ip成為晶體管812的漏極電流Ic 與晶體管814的漏極偏移電流Ir之和的電流Ic+Ir。該合計(jì)電流Ic+Ir由二極管連接的P 溝道MOS晶體管811轉(zhuǎn)換為輸出電壓Vp，該輸出電壓Vp作為偏置電壓而被供給至壓控振蕩 器(VC0)8的電流控制振蕩器(CC0)52的延遲電路521、522、523，對(duì)延遲電路521、522、523 的各工作電流和各延遲時(shí)間進(jìn)行設(shè)定，因此，壓控振蕩器(VC0)8的振蕩頻率被確定。
《調(diào)整晶體管》 圖4是表示圖3示出的電壓電流轉(zhuǎn)換器(VIC)81中包含的頻率控制靈敏度調(diào)整N 溝道MOS晶體管812的結(jié)構(gòu)的圖。 該調(diào)整N溝道MOS晶體管812包括漏極、源極電流路徑并聯(lián)連接的多個(gè)N溝道M0S 晶體管8121、8122、8123和多個(gè)選擇器8124、8125。對(duì)第一個(gè)N溝道MOS晶體管8121的柵 極供給來自圖1的PLL的選擇器(SEL) 7的控制電壓Vc，分別對(duì)第二個(gè)N溝道MOS晶體管 8121的柵極和第三個(gè)N溝道MOS晶體管8121的柵極供給第一個(gè)選擇器8124的輸出信號(hào) 和第二個(gè)選擇器8125的輸出信號(hào)。對(duì)第一個(gè)選擇器8124的第一輸入端子和第二個(gè)選擇器 8125的第一輸入端子供給選擇器(SEL)7的控制電壓Vc，對(duì)第一個(gè)選擇器8124的第二輸 入端子和第二個(gè)選擇器8125的第二輸入端子供給接地電位GND。進(jìn)一步，對(duì)第一個(gè)選擇器 8124的輸入選擇端子和第二個(gè)選擇器8125的輸入選擇端子供給頻率控制靈敏度調(diào)整信號(hào) T的第一位和第二位。響應(yīng)頻率控制靈敏度調(diào)整信號(hào)T的第一位和第二位，第一個(gè)選擇器 8124和第二個(gè)選擇器8125選擇選擇器(SEL) 7的控制電壓Vc和接地電位GND的任一個(gè)來 傳輸至輸出。因此，能夠根據(jù)頻率控制靈敏度調(diào)整信號(hào)T來調(diào)整頻率控制靈敏度調(diào)整N溝 道M0S晶體管812的增益和漏極電流Ic。 另一方面，圖3示出的電壓電流轉(zhuǎn)換器(VIC)81中包含的偏移頻率調(diào)整N溝道M0S 晶體管814也與頻率控制靈敏度調(diào)整N溝道M0S晶體管812同樣地，能由圖4示出的電路連 接來構(gòu)成。在將圖4示出的電路連接用作偏移頻率調(diào)整N溝道M0S晶體管814的情況下， 代替頻率控制靈敏度調(diào)整信號(hào)T而供給偏移頻率調(diào)整信號(hào)O，代替來自選擇器(SEL)7的控 制電壓Vc而供給圖3的電壓電流轉(zhuǎn)換器(VIC)81的二極管連接的基準(zhǔn)電流N溝道MOS晶 體管813的柵極、源極電壓Vgs。于是，能根據(jù)偏移頻率調(diào)整信號(hào)0來調(diào)整偏移頻率調(diào)整N 溝道MOS晶體管814的增益和漏極電流Ir。
《調(diào)整晶體管內(nèi)部的選擇器》 圖19是表示圖4示出的頻率控制靈敏度調(diào)整N溝道M0S晶體管812中包含的選 擇器8124、8125的結(jié)構(gòu)的圖。 圖19示出的選擇器8124(8125)包括CM0S反相器81244、N溝道M0S晶體管81241、 81243、 P溝道MOS晶體管81242。 當(dāng)頻率控制靈敏度調(diào)整信號(hào)T為高電平時(shí)，N溝道MOS晶體管81241導(dǎo)通，CMOS反 相器81244的輸出變?yōu)榈碗娖?，P溝道MOS晶體管81242導(dǎo)通，N溝道MOS晶體管81243截 止。因此，此時(shí)，控制電壓Vc經(jīng)由N溝道MOS晶體管81241和P溝道MOS晶體管81242被 傳遞到輸出OUT。在頻率控制靈敏度調(diào)整信號(hào)T為低電平時(shí)，N溝道MOS晶體管81241截 止，CMOS反相器81244的輸出變?yōu)楦唠娖?，P溝道MOS晶體管81242截止，N溝道M0S晶體 管81243導(dǎo)通。因此，此時(shí)，輸出OUT由導(dǎo)通狀態(tài)的N溝道M0S晶體管81243取為接地電位 GND。《電壓電流轉(zhuǎn)換器的工作》 接著，說明圖3示出的電壓電流轉(zhuǎn)換器(VIC)81的工作。 在選擇器(SEL)7的控制電壓Vc為零伏特時(shí)，頻率控制靈敏度調(diào)整N溝道MOS晶 體管812為截止?fàn)顟B(tài)，因此漏極電流Ic為零。 另一方面，基準(zhǔn)電壓VuM例如是從帶隙基準(zhǔn)(BGR)等的基準(zhǔn)電壓生成電路生成的 基準(zhǔn)電壓，因此，由電阻R設(shè)定的基準(zhǔn)電流Ilim的電流值不依賴于控制電壓Vc而為一定 的值。因此，將基準(zhǔn)電流N溝道M0S晶體管813和偏移頻率調(diào)整N溝道M0S晶體管814的 電流鏡比設(shè)為1 : N時(shí)，偏移頻率調(diào)整N溝道M0S晶體管814的漏極偏移電流Ir為Ir = N*Ilim。在此，基準(zhǔn)電流N溝道M0S晶體管813和偏移頻率調(diào)整N溝道M0S晶體管814的 電流鏡比N能夠響應(yīng)偏移頻率調(diào)整信號(hào)0而被進(jìn)行調(diào)整。因此，當(dāng)偏移頻率調(diào)整信號(hào)0的 值增加時(shí)，漏極偏移電流Ir的值也增加。而且，由Ip = Ic+Ir的關(guān)系確定的控制電流Ip 的值也增加。 圖32是說明圖3示出的電壓電流轉(zhuǎn)換器(VIC)81的工作的圖。 如圖32所示那樣，當(dāng)偏移頻率調(diào)整信號(hào)0的值在0到3的范圍內(nèi)增加時(shí)，漏極偏
移電流Ir也增加，因此，控制電壓Vc = 0時(shí)的控制電流Ip的值增加。 當(dāng)控制電壓(Vc)相比于頻率控制靈敏度調(diào)整N溝道MOS晶體管812的閾值電壓
Vthn增加時(shí)，M0S晶體管812的漏極電流Ic從零開始增大?？刂齐娏鱅p由Ip = Ic+Ir的
關(guān)系來確定，因此，當(dāng)控制電壓Vc相比于M0S晶體管812的閾值電壓Vthn增加時(shí)，控制電
流Ip的值也增加。 即，設(shè)頻率控制靈敏度調(diào)整N溝道M0S晶體管812的電導(dǎo)為gm，則M0S晶體管812 的漏極電流Ic由Ic = gm*Vc的關(guān)系來確定。因此，如圖32所示那樣，在控制電壓Vc高于 M0S晶體管812的閾值電壓Vthn的區(qū)域中，當(dāng)控制電壓Vc增加時(shí)，控制電流Ip的值也增 加。 另外，頻率控制靈敏度調(diào)整N溝道M0S晶體管812的電導(dǎo)gm能夠根據(jù)頻率控制靈 敏度調(diào)整信號(hào)T的值進(jìn)行調(diào)整。即，如圖4所示那樣，根據(jù)頻率控制靈敏度調(diào)整信號(hào)T的值 來調(diào)整M0S晶體管812內(nèi)部的多個(gè)N溝道M0S晶體管8121、8122、8123的激活率。當(dāng)頻率 控制靈敏度調(diào)整信號(hào)T的值增加時(shí)，激活率、晶體管812的電導(dǎo)gm和漏極電流Ic增大。
21
圖33是說明圖3示出的電壓電流轉(zhuǎn)換器(VIC)81的工作的圖。
如圖33所示那樣，在控制電壓Vc高于M0S晶體管812的閾值電壓Vthn的區(qū)域 中，當(dāng)頻率控制靈敏度調(diào)整信號(hào)T的值增加時(shí)，晶體管812的電導(dǎo)gm和漏極電流Ic增加， 因此，由Ip = Ic+Ir關(guān)系式確定的控制電流Ip的值也增加。 以上說明的圖1的實(shí)施方式1的PLL包括校準(zhǔn)工作期間和通常工作期間。在最初
的校準(zhǔn)工作期間，PLL為開環(huán)，通過校準(zhǔn)調(diào)整單元(L0GIC)9將壓控振蕩器(VC0)8的頻率特
性調(diào)整為所期望的特性。該校準(zhǔn)工作之后，在通常工作期間，PLL為閉環(huán)，對(duì)PLL的壓控振
蕩器(VC0)8的輸出信號(hào)進(jìn)行響應(yīng)的分頻器(DIV)6的輸出信號(hào)的相位和頻率與供給至相位
比較器(PFD) 1的基準(zhǔn)信號(hào)的相位和頻率一致，PLL的鎖定工作成為可能。《校準(zhǔn)工作》 接著，詳細(xì)說明校準(zhǔn)工作。 例如根據(jù)圖1所示的本發(fā)明的實(shí)施方式1，在開始對(duì)內(nèi)置有PLL的半導(dǎo)體集成電路 供給工作電源電壓的時(shí)刻，由校準(zhǔn)調(diào)整單元(L0GIC)9自動(dòng)開始以下說明的校準(zhǔn)工作。通過 該校準(zhǔn)工作獲得將內(nèi)置PLL設(shè)定為所期望的特性的調(diào)整值，所獲得的調(diào)整值被存儲(chǔ)在RAM 等半導(dǎo)體集成電路的內(nèi)置存儲(chǔ)器中。這樣當(dāng)校準(zhǔn)工作完成時(shí)，校準(zhǔn)調(diào)整單元(L0GIC)9自動(dòng) 將內(nèi)置PLL的半導(dǎo)體集成電路的工作切換為通常工作。 在校準(zhǔn)工作的期間，圖1的本發(fā)明實(shí)施方式1的PLL為開環(huán)，到壓控振蕩器(VC0)8 的頻率特性成為所期望的特性為止，對(duì)頻率控制靈敏度調(diào)整信號(hào)T和偏移頻率調(diào)整信號(hào)0 進(jìn)行更新。監(jiān)視開環(huán)的PLL的壓控振蕩器(VC0)8的頻率特性，當(dāng)頻率特性變?yōu)樗谕奶?性時(shí)，停止更新，完成校準(zhǔn)工作。 圖5是說明圖1示出的本發(fā)明實(shí)施方式1的PLL的校準(zhǔn)工作的圖。
當(dāng)開始圖1示出的PLL的校準(zhǔn)工作時(shí)，在步驟51中選擇信號(hào)S變?yōu)镾 = "1"，因 此，圖1的PLL的選擇器(SEL)7選擇輸入接地電位GND來作為輸出的控制電壓Vc。此時(shí)， 根據(jù)高電平的控制信號(hào)R，將相位頻率比較器(PFD)1和充電泵(CP)2控制為待機(jī)狀態(tài)，因 此，PLL被控制為開環(huán)。另外此時(shí)，頻率控制靈敏度調(diào)整信號(hào)T和偏移頻率調(diào)整信號(hào)0分別 被設(shè)定為T = "0"、 0 = "0"。在該初始狀態(tài)下，校準(zhǔn)調(diào)整單元(L0GIC)9在步驟52中開始 壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的由分頻器(DIV)6產(chǎn)生的分頻信號(hào)的計(jì)數(shù)。
校準(zhǔn)調(diào)整單元(LOGIC) 9在步驟53中對(duì)輸出信號(hào)(Fvco)的計(jì)數(shù)結(jié)果Nl和目標(biāo)值 A進(jìn)行比較。需說明的是，該目標(biāo)值A(chǔ)與壓控振蕩器(VC0)8的目標(biāo)的頻率特性之一、即偏移 頻率相對(duì)應(yīng)。當(dāng)校準(zhǔn)調(diào)整單元(L0GIC)9判斷為Nl < A的關(guān)系時(shí)，在步驟54中將偏移頻率 調(diào)整信號(hào)0更新為0 = 0+1。 對(duì)由選擇器(SEL)7選擇的接地電位GND的控制電壓Vc和更新后的偏移頻率調(diào) 整信號(hào)O進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率增加。最初，輸出信號(hào) (Fvco)的頻率的增加不充分、在步驟53中可能連續(xù)判斷為NKA的關(guān)系，可能連續(xù)進(jìn)行步 驟54中的偏移頻率調(diào)整信號(hào)0的更新。但接著，輸出信號(hào)(Fvco)的頻率的增加變得充分， 步驟53中判斷為Nl > A的關(guān)系。 圖6是表示如下情形的圖，即在圖l示出的本發(fā)明實(shí)施方式l的PLL的校準(zhǔn)工作 中，對(duì)偏移頻率調(diào)整信號(hào)O的更新進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的偏移 頻率增加。
在圖6的例子中，在偏移頻率調(diào)整信號(hào)0的更新值為"2"時(shí)，最初判定為作為目標(biāo) 的Nl > A的關(guān)系，因此，將偏移頻率調(diào)整信號(hào)0的最終更新值設(shè)定為"2"。 S卩，在步驟55 中，校準(zhǔn)調(diào)整單元(L0GIC)9將偏移頻率調(diào)整信號(hào)0設(shè)定為最終更新值"2" (0 = 0@N1 > Ahold)，另一方面，使選擇信號(hào)S從S = "1"向S = "2"變更。 這樣，當(dāng)壓控振蕩器(VC0)8的偏移頻率調(diào)整信號(hào)0的校準(zhǔn)完成時(shí)，校準(zhǔn)工作變?yōu)?頻率控制靈敏度調(diào)整信號(hào)T的校準(zhǔn)。 首先，圖1的PLL的選擇器(SEL)7響應(yīng)選擇信號(hào)S從S ="1"向S ="2"的變更， 作為輸出的控制電壓Vc從輸入的接地電位GND切換為基準(zhǔn)電壓VKEF。此時(shí)，頻率控制靈敏 度調(diào)整信號(hào)T被初始設(shè)定為T = "0"。另外，對(duì)從圖1的PLL的選擇器(SEL)7供給至壓控 振蕩器(VC0)8的控制電壓Vc從接地電位GND變更為基準(zhǔn)電壓VKEF這一情況進(jìn)行響應(yīng)，壓 控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率有所增加。 在該初始狀態(tài)下，校準(zhǔn)調(diào)整單元(LOGIC) 9通過步驟56開始?jí)嚎卣袷幤?VCO) 8的 輸出信號(hào)(Fvco)的由分頻器(DIV)6產(chǎn)生的分頻信號(hào)的計(jì)數(shù)。校準(zhǔn)調(diào)整單元(L0GIC)9通 過步驟57對(duì)輸出信號(hào)(Fvco)的計(jì)數(shù)結(jié)果N2和目標(biāo)值B進(jìn)行比較。需說明的是，該目標(biāo)值 B與壓控振蕩器(VC0)8的目標(biāo)的另一個(gè)頻率特性、即頻率控制靈敏度相對(duì)應(yīng)。在步驟57， 當(dāng)校準(zhǔn)調(diào)整單元(LOGIC) 9判斷為N2 < B的關(guān)系時(shí)，通過步驟58將頻率控制靈敏度調(diào)整信 號(hào)T更新為T = T+l。 對(duì)頻率控制靈敏度調(diào)整信號(hào)T的增加更新進(jìn)行響應(yīng)，壓控振蕩器(VCO) 8的輸出信 號(hào)(Fvco)的頻率增加。最初，頻率的增加不充分、步驟57中可能連續(xù)判斷為N2 < B的關(guān) 系，可能連續(xù)進(jìn)行步驟58中的頻率控制靈敏度調(diào)整信號(hào)T的更新的可能性。但接著，頻率 的增加變得充分，步驟57中判斷為N2 > B的關(guān)系。 圖7是表示如下情形的圖，即在圖l示出的本發(fā)明實(shí)施方式l的PLL的校準(zhǔn)工作 中，對(duì)頻率控制靈敏度調(diào)整信號(hào)T的更新進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco) 的頻率增加。 在圖7的例子中，頻率控制靈敏度調(diào)整信號(hào)T的更新值為"2"時(shí)，最初判斷為作為 目標(biāo)的N2 > B的關(guān)系，因此，將頻率控制靈敏度調(diào)整信號(hào)T的最終更新值設(shè)定為"2"。即，通 過步驟59，校準(zhǔn)調(diào)整單元(L0GIC)9將頻率控制靈敏度調(diào)整信號(hào)T設(shè)定為最終更新值"2"(T =T@N2 > B hold)，另一方面，使選擇信號(hào)S從S = "2"向S = "0"恢復(fù)。此時(shí)，校準(zhǔn)調(diào)整 單元(L0GIC)9使控制信號(hào)R從高電平恢復(fù)至低電平，因此，響應(yīng)低電平的控制信號(hào)R，相位 頻率比較器(PFD)1和充電泵(CP)2被控制為激活狀態(tài)，所以PLL被控制為閉環(huán)。響應(yīng)選擇 信號(hào)S ="0"，選擇器(SEL) 7作為輸出的控制電壓Vc從輸入的基準(zhǔn)電壓VKEF切換為環(huán)路濾 波器(LP)3的輸出信號(hào)。因此，PLL變?yōu)殚]環(huán)的通常工作期間，對(duì)PLL的壓控振蕩器(VC0)8 的輸出信號(hào)進(jìn)行響應(yīng)的分頻器(DIV)6的輸出信號(hào)的相位和頻率與基準(zhǔn)信號(hào)Fref的相位和 頻率一致，PLL的鎖定工作成為可能。 這樣，能夠通過圖5示出的校準(zhǔn)工作，執(zhí)行PLL的壓控振蕩器(VC0) 8的偏移頻率 調(diào)整信號(hào)0的校準(zhǔn)、頻率控制靈敏度調(diào)整信號(hào)T的校準(zhǔn)。需說明的是，基準(zhǔn)電壓VKEF的值被設(shè) 定得與PLL的通常工作期間為了PLL鎖定工作而從環(huán)路濾波器(LP) 3向壓控振蕩器8供給 的控制電壓Vc的值極為接近。S卩，將分頻器(DIV)6的分頻數(shù)設(shè)為N，將基準(zhǔn)信號(hào)Fref的頻 率設(shè)為fref，則圖1示出的本發(fā)明實(shí)施方式1的PLL的通常工作期間的壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率fvco通過fvco = N*fref的關(guān)系式來確定。因此，在校準(zhǔn)工作 的期間向壓控振蕩器8供給基準(zhǔn)電壓VKEF，該基準(zhǔn)電壓VKEF被設(shè)定得與能獲得由該關(guān)系式確 定的頻率fvco的振蕩輸出信號(hào)(Fvco)那樣的控制電壓Vc的值極為接近。
圖34是表示包括圖27的電壓電流轉(zhuǎn)換器(VIC) 51的、圖26示出的由本發(fā)明人等 在本發(fā)明之前研究出的壓控振蕩器(VC0)5的頻率特性L1禾P、圖1 圖7、圖32以及圖33 中說明的本發(fā)明實(shí)施方式1的壓控振蕩器(VC0)8的頻率特性L2的圖。
向VCO供給用于生成兩方的壓控振蕩器(VC0)5、8的目標(biāo)的振蕩頻率Fvco的控制 電壓V，，將圖3和圖27示出的電壓電流轉(zhuǎn)換器(VIC)81、51中供給控制電壓Vc的N溝道 M0S晶體管812、511的閾值電壓設(shè)為Vthn。另外，還將通過本發(fā)明實(shí)施方式1的校準(zhǔn)工作 調(diào)整后的壓控振蕩器(VC0)8的偏移頻率設(shè)為Fof。需說明的是，控制電壓VKEF的值被設(shè)定 得與PLL的通常工作期間為了PLL鎖定工作而從環(huán)路濾波器(LP)3向壓控振蕩器供給的控 制電壓Vc的值極為接近。 如圖34的頻率特性Ll示出的那樣，由本發(fā)明人等在本發(fā)明之前研究出的壓控振 蕩器(VC0) 5的頻率控制靈敏度Kv由Kv = Fvco/(V，-Vthn)的關(guān)系式來確定，為極高的頻 率控制靈敏度Kv。其結(jié)果，因控制電壓Vc中包含的噪聲而VCO的振蕩輸出頻率發(fā)生較大的 變動(dòng)，因此存在無法得到良好的抖動(dòng)特性這樣的問題。 與此相對(duì)，如圖34的頻率特性L2所示那樣，本發(fā)明實(shí)施方式1的壓控振蕩器 (VC0)8的頻率控制靈敏度Kv由Kv = (Fvco-Fof)/(V，-Vthn)的關(guān)系式來確定，為較低的 頻率控制靈敏度Kv。因此，VC0的振蕩輸出頻率不會(huì)因控制電壓Vc中包含的噪聲而發(fā)生較 大的變動(dòng)，所以能夠得到良好的抖動(dòng)特性。而且，還能夠減輕PLL所不期望的寬頻帶化。
這樣，根據(jù)本發(fā)明的實(shí)施方式l，能夠減輕因采用微細(xì)化制造工藝帶來的低閾值電 壓、低電源電壓所引起的頻率控制靈敏度Kv變大這樣的問題。另外，通過本發(fā)明實(shí)施方式 1的校準(zhǔn)工作，能夠高精度地將頻率控制靈敏度Kv設(shè)定為目標(biāo)值，而不是設(shè)定為過低的值。
[實(shí)施方式2] 圖8是表示本發(fā)明實(shí)施方式2的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
需說明的是，圖8示出的本發(fā)明的實(shí)施方式2對(duì)應(yīng)于上述的本發(fā)明實(shí)施方式1的 變形實(shí)施方式。圖8示出的PLL與圖1示出的PLL的不同點(diǎn)在于，對(duì)選擇器(SEL)7響應(yīng)選 擇信號(hào)S ="0"、"1"、"2"來分別選擇環(huán)路濾波器(LP)3的輸出信號(hào)、接地電位GND、第一基 準(zhǔn)電壓V，工以作為輸出的控制電壓Vc的功能，追加了選擇器(SEL)7響應(yīng)選擇信號(hào)S二"3" 來選擇第二基準(zhǔn)電壓VKEF2的功能。
接著，詳細(xì)說明校準(zhǔn)工作。 在校準(zhǔn)工作的期間，圖8的本發(fā)明實(shí)施方式2的PLL與實(shí)施方式1同樣地被取為
開環(huán)，到壓控振蕩器(VC0)8的頻率特性成為所期望的特性為止，對(duì)頻率控制靈敏度調(diào)整信
號(hào)T和偏移頻率調(diào)整信號(hào)0進(jìn)行更新。監(jiān)視開環(huán)的PLL的壓控振蕩器(VC0) 8的頻率特性，
當(dāng)頻率特性成為所期望的特性時(shí)，停止更新，完成校準(zhǔn)工作。 圖9是說明圖8示出的本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作的圖。 當(dāng)圖8示出的PLL的校準(zhǔn)工作開始時(shí)，通過步驟90，選擇信號(hào)S變?yōu)镾 = "1"，因
此，圖8的PLL的選擇器(SEL)7選擇輸入的接地電位GND來作為輸出的控制電壓Vc。此
時(shí)，根據(jù)高電平的控制信號(hào)R，相位頻率比較器(PFD)1和充電泵(CP)2被控制為待機(jī)狀態(tài)，因此，PLL被控制為開環(huán)。另外此時(shí)，頻率控制靈敏度調(diào)整信號(hào)T和偏移頻率調(diào)整信號(hào)0分 別被設(shè)定為T = "0"、 0 = "0"。在該初始狀態(tài)下，校準(zhǔn)調(diào)整單元(L0GIC)9通過步驟91開 始?jí)嚎卣袷幤?VC0)8的輸出信號(hào)(Fvco)的由分頻器(DIV)6產(chǎn)生的分頻信號(hào)的計(jì)數(shù)。
接著，校準(zhǔn)調(diào)整單元(L0GIC)9在步驟92對(duì)輸出信號(hào)(Fvco)的計(jì)數(shù)結(jié)果Nl和目 標(biāo)值A(chǔ)進(jìn)行比較。需說明的是，該目標(biāo)值A(chǔ)與壓控振蕩器(VC0)8的目標(biāo)的頻率特性之一、 即偏移頻率相對(duì)應(yīng)。當(dāng)校準(zhǔn)調(diào)整單元(L0GIC)9判定為是N1 〈A的關(guān)系時(shí)，在步驟93，將偏 移頻率調(diào)整信號(hào)0更新為0 = 0+1。 響應(yīng)由選擇器(SEL) 7選擇的接地電位GND的控制電壓Vc和更新后的偏移頻率調(diào) 整信號(hào)0，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率增加。最初，輸出信號(hào)(Fvco)的頻 率的增加不充分、在步驟92中可能連續(xù)判斷為Nl < A的關(guān)系，可能連續(xù)進(jìn)行步驟93中的 偏移頻率調(diào)整信號(hào)0的更新。但接著，輸出信號(hào)(Fvco)的頻率的增加變充分，步驟92中判 斷為N1>A的關(guān)系。 圖10是表示如下情形的圖，即在圖8示出的本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作 中，對(duì)偏移頻率調(diào)整信號(hào)O的更新進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的偏移 頻率增加。 在圖10的例中，也在偏移頻率調(diào)整信號(hào)0的更新值為"2"時(shí)，最初判斷為作為目 標(biāo)的N1 〉A(chǔ)的關(guān)系，因此，將偏移頻率調(diào)整信號(hào)0的最終更新值設(shè)定為"2"。 S卩，通過步驟 94，校準(zhǔn)調(diào)整單元(L0GIC)9將偏移頻率調(diào)整信號(hào)0設(shè)定為最終更新值"2" (0 = 0@N1 > Ahold)，另一方面，使選擇信號(hào)S從S = " 1"向S = "2"變更。 這樣，當(dāng)壓控振蕩器(VC0)8的偏移頻率調(diào)整信號(hào)0的校準(zhǔn)完成時(shí)，校準(zhǔn)工作變?yōu)?頻率控制靈敏度調(diào)整信號(hào)T的校準(zhǔn)。 首先，圖8的PLL的選擇器(SEL)7響應(yīng)選擇信號(hào)S從S = "1"向S = "2"的變 更，從輸入的接地電位GND切換為第一基準(zhǔn)電壓VKEF1來作為輸出的控制電壓Vc。此時(shí)，頻率 控制靈敏度調(diào)整信號(hào)T被初始設(shè)定為T = "0"。另外，響應(yīng)從圖8的PLL的選擇器(SEL)7 向壓控振蕩器(VC0)8供給的控制電壓Vc從接地電位GND變更為第一基準(zhǔn)電壓VKEF1這一 情況，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率有所增加。在該狀態(tài)下，校準(zhǔn)調(diào)整單元 (L0GIC)9通過步驟95開始?jí)嚎卣袷幤?VC0)8的輸出信號(hào)(Fvco)的由分頻器(DIV)6產(chǎn)生 的分頻信號(hào)的計(jì)數(shù)，將計(jì)數(shù)結(jié)果N2存儲(chǔ)在半導(dǎo)體集成電路的內(nèi)置存儲(chǔ)器中。
接著，通過步驟96，校準(zhǔn)調(diào)整單元(L0GIC)9使選擇信號(hào)S從S = "2"向S = "3" 變更。于是，圖8的PLL的選擇器(SEL)7響應(yīng)選擇信號(hào)S從S = "2"向S = "3"的變更， 從輸入的第一基準(zhǔn)電壓VKEF1切換為電平高一些的第二基準(zhǔn)電壓VKEF2來作為輸出的控制電 壓Vc。響應(yīng)供給至壓控振蕩器(VC0)8的控制電壓Vc從第一基準(zhǔn)電壓VKEF1變更為電平高 一些的第二基準(zhǔn)電壓V，2這一情況，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率有所增 加。在該狀態(tài)下，校準(zhǔn)調(diào)整單元(L0GIC)9通過步驟96開始?jí)嚎卣袷幤?VC0)8的輸出信號(hào) (Fvco)的分頻器(DIV)6的分頻信號(hào)的計(jì)數(shù)，將計(jì)數(shù)結(jié)果N3存儲(chǔ)在半導(dǎo)體集成電路的內(nèi)置 存儲(chǔ)器中。 接著，校準(zhǔn)調(diào)整單元(L0GIC)9通過步驟97對(duì)輸出信號(hào)(Fvco)的計(jì)數(shù)結(jié)果N3和目 標(biāo)值B進(jìn)行比較，進(jìn)一步對(duì)計(jì)數(shù)結(jié)果N3與計(jì)數(shù)結(jié)果N2的差值N3-N2和目標(biāo)值C進(jìn)行比較。 需說明的是，目標(biāo)值B和目標(biāo)值C分別與作為壓控振蕩器(VC0)8的目標(biāo)的頻率特性的VC0振蕩頻率和AC頻率控制靈敏度相對(duì)應(yīng)。VCO振蕩頻率表示控制電壓Vc被設(shè)定為預(yù)定值的 情況下的壓控振蕩器(VCO)8的振蕩頻率，AC頻率控制靈敏度表示控制電壓Vc在預(yù)定的范 圍內(nèi)變化時(shí)的壓控振蕩器(VCO)8的振蕩頻率的變化寬度的控制靈敏度。在步驟97中，當(dāng) 校準(zhǔn)調(diào)整單元(LOGIC) 9判斷為是N3 < B的關(guān)系或N3-N2 < C的關(guān)系時(shí)，通過步驟98將頻 率控制靈敏度調(diào)整信號(hào)T更新為T = T+l。 對(duì)頻率控制靈敏度調(diào)整信號(hào)T的增加更新進(jìn)行響應(yīng)，壓控振蕩器(VCO) 8的輸出信 號(hào)(Fvco)的頻率增加。最初，存在頻率的增加不充分、在步驟97中可能連續(xù)判斷為N3〈B 的關(guān)系或N3-N2 < C的關(guān)系，可能連續(xù)在步驟98中更新頻率控制靈敏度調(diào)整信號(hào)T。但接 著，頻率的增加變充分，在步驟97中判斷為N3 > B的關(guān)系和N3-N2 > C的關(guān)系。
圖11是表示如下情形的圖，即在圖8和圖9示出的本發(fā)明實(shí)施方式2的PLL的校 準(zhǔn)工作中，對(duì)頻率控制靈敏度調(diào)整信號(hào)T的更新進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào) (Fvco)的頻率增加。 在圖11的例子中，頻率控制靈敏度調(diào)整信號(hào)T的更新值為"2"時(shí)，最初判斷為作 為目標(biāo)的N3 > B的關(guān)系和N3-N2 > C的關(guān)系，因此，將頻率控制靈敏度調(diào)整信號(hào)T的最終 更新值設(shè)定為"2"。 S卩，通過步驟99，校準(zhǔn)調(diào)整單元(L0GIC)9將頻率控制靈敏度調(diào)整信號(hào) T設(shè)定為最終更新值"2" (T = T@N3 > B and N3-N2 > Chold)，另一方面，使選擇信號(hào)S從 S = "2"向S = "0"恢復(fù)。此時(shí)，校準(zhǔn)調(diào)整單元(L0GIC)9使控制信號(hào)R從高電平恢復(fù)為低 電平，因此，響應(yīng)低電平的控制信號(hào)R，相位頻率比較器(PFD)1和充電泵(CP)2被控制為激 活狀態(tài)，因此PLL被控制為閉環(huán)。響應(yīng)選擇信號(hào)S二"0"，選擇器(SEL)7從輸入的基準(zhǔn)電 壓VKEF切換為環(huán)路濾波器(LP)3的輸出信號(hào)來作為輸出的控制電壓Vc。因此，PLL變?yōu)殚] 環(huán)的通常工作期間，對(duì)PLL的壓控振蕩器(VC0)8的輸出信號(hào)進(jìn)行響應(yīng)的分頻器(DIV)6的 輸出信號(hào)的相位和頻率與基準(zhǔn)信號(hào)Fref的相位和頻率一致，PLL的鎖定工作成為可能。
這樣，通過圖9示出的校準(zhǔn)工作，能夠執(zhí)行圖8示出的PLL的壓控振蕩器(VCO)8 的偏移頻率調(diào)整信號(hào)0的校準(zhǔn)、頻率控制靈敏度調(diào)整信號(hào)T的校準(zhǔn)。需說明的是，第一基準(zhǔn) 電壓VKEF1的值和第二基準(zhǔn)電壓VKEF2的值被設(shè)定得與在PLL的通常工作期間為了 PLL鎖定 工作而從環(huán)路濾波器(LP)3向壓控振蕩器供給的控制電壓Vc的值極為接近。即，將分頻器 (DIV)6的分頻數(shù)設(shè)為N，將基準(zhǔn)信號(hào)Fref的頻率設(shè)為fref，則圖8示出的本發(fā)明實(shí)施方式 2的PLL的通常工作期間的壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率fvco由fvco = N*fref的關(guān)系式來確定。因此，在校準(zhǔn)工作的期間向壓控振蕩器8供給被設(shè)定得與能獲得 由該關(guān)系式確定的頻率fvco的振蕩輸出信號(hào)(Fvco)那樣的控制電壓Vc的值極為接近的 第一基準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2。 從圖11可知，本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作是在被設(shè)定得與PLL的通常工 作期間供給的控制電壓Vc的值極為接近的第一基準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2之間正 確調(diào)整壓控振蕩器(VCO)8的頻率控制靈敏度的方法。 與此不同，本發(fā)明實(shí)施方式1的PLL的校準(zhǔn)工作比較簡(jiǎn)單，從圖7可知，無法用圖 3的電壓電流轉(zhuǎn)換器(VIC)81補(bǔ)償供給控制電壓Vc的N溝道MOS晶體管812的閾值電壓 Vthn的偏差導(dǎo)致的AC頻率控制靈敏度的偏差。 另一方面，在本發(fā)明實(shí)施方式2的PLL的校準(zhǔn)工作中，如圖11所示那樣，在第一基 準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2之間維持N3-N2 > C的關(guān)系，因此，能夠補(bǔ)償AC頻率控制靈敏度的偏差。即，能夠在第一基準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2之間，對(duì)AC頻率控制靈敏度具有Kv = C/(VKEF2_VKEF1)的值這一情況進(jìn)行補(bǔ)償。
[實(shí)施方式3] 圖12是表示本發(fā)明實(shí)施方式3的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖12示出的PLL與圖1示出的PLL的不同點(diǎn)在于，選擇器(SEL)7響應(yīng)選擇信號(hào)S = " i"、"2"不是來選擇接地電位GND和基準(zhǔn)電壓VKEF作為輸出的控制電壓Vc，而是變更選擇器(SEL)7的選擇功能，使得分別選擇第一基準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2。
而且，在圖12示出的PLL中，不是如圖1示出的PLL那樣從校準(zhǔn)調(diào)整單元(LOGIC) 9向壓控振蕩器(VC0)8供給頻率控制靈敏度調(diào)整信號(hào)T和偏移頻率調(diào)整信號(hào)O，而是供給三個(gè)調(diào)整信號(hào)T、L、G。另外，與此對(duì)應(yīng)，圖12的PLL的壓控振蕩器(VCO) 8的結(jié)構(gòu)也發(fā)生變更。
圖13是表示圖12示出的本發(fā)明實(shí)施方式3的PLL所包含的壓控振蕩器(VCO) 8的結(jié)構(gòu)的圖。 圖13示出的壓控振蕩器(VCO) 8也與圖2示出的壓控振蕩器(VCO) 5同樣地，包括電壓電流轉(zhuǎn)換器(VIC)81和電流控制振蕩器(CC0)52。作為環(huán)形振蕩器而被構(gòu)成的電流控制振蕩器(CC0)52包括與圖2的電流控制振蕩器(CC0)52相同的結(jié)構(gòu)的奇數(shù)級(jí)的延遲電路521、522、523。 能夠從校準(zhǔn)調(diào)整單元(LOGIC) 9對(duì)轉(zhuǎn)換器(VIC) 81供給調(diào)整信號(hào)T、調(diào)整信號(hào)L、調(diào)整信號(hào)G，該電壓電流轉(zhuǎn)換器(VIC)81的輸入端子被供給有用于控制圖13示出的壓控振蕩器(VC0)8的振蕩頻率的控制電壓(Vc)。 圖14是表示圖13示出的壓控振蕩器(VC0)8所包含的電壓電流轉(zhuǎn)換器(VIC)81的結(jié)構(gòu)的圖。圖14示出的電壓電流轉(zhuǎn)換器(VIC)81的結(jié)構(gòu)是從圖3示出的電壓電流轉(zhuǎn)換器(VIC)81的結(jié)構(gòu)顯著變更后的結(jié)構(gòu)。 S卩，圖14示出的電壓電流轉(zhuǎn)換器(VIC) 81包括5個(gè)P溝道MOS晶體管81pl 81p5和6個(gè)N溝道MOS晶體管81nl 81n6?？刂齐妷篤c被并行供給至2個(gè)N溝道MOS晶體管81nl、81n6的柵極，能夠根據(jù)調(diào)整信號(hào)T調(diào)整2個(gè)N溝道MOS晶體管81nl、81n6的增益和漏極電流Ic。 對(duì)通過連接?xùn)艠O和漏極而被二極管連接的N溝道MOS晶體管81n2供給根據(jù)基準(zhǔn)電壓VUM由電阻R設(shè)定電流值后的基準(zhǔn)電流Ilim。 N溝道MOS晶體管81n3的柵極連接于晶體管81n2的柵極和漏極，使得構(gòu)成二極管連接的晶體管81n2和電流鏡。該晶體管81n3的增益和漏極電流能夠由調(diào)整信號(hào)L調(diào)整，對(duì)該晶體管81n3的漏極經(jīng)由由2個(gè)P溝道MOS晶體管81pl、81p2構(gòu)成的電流鏡供給N溝道MOS晶體管81nl的漏極電流Ic。
在晶體管81n3的漏極上連接通過柵極、漏極連接而被二極管連接的N溝道MOS晶體管81n4，向該二極管連接的N溝道MOS晶體管81n4流入P溝道MOS晶體管81p2的漏極電流和晶體管81n3的漏極電流的差電流。N溝道MOS晶體管81n5的柵極連接于晶體管81n4的柵極和漏極，使得構(gòu)成二極管連接的晶體管81n4和電流鏡。 N溝道MOS晶體管81n5的漏極電流經(jīng)由由2個(gè)P溝道MOS晶體管81p3、81p4構(gòu)成的電流鏡而被供給至N溝道MOS晶體管81n6的漏極。另外，該P(yáng)溝道MOS晶體管81p4的增益和漏極電流能夠由調(diào)整信號(hào)G進(jìn)行調(diào)整。另外，在N溝道MOS晶體管81n6的漏極和電源電壓VDD之間連接有通過柵極、漏極連接而被二極管連接的P溝道MOS晶體管81p5。該二極管連接的P溝道MOS晶體管81p5中流過的控制電流Ip為P溝道MOS晶體管81p4的漏極電流與N溝道MOS晶體管81n6的漏極電流的差電流。該差電流通過二極管連接的P溝道MOS晶體管81p5被轉(zhuǎn)換為輸出電壓Vp，該輸出電壓Vp被供給至壓控振蕩器(VCO) 8的電流控制振蕩器(CCO) 52的延遲電路521、522、523來作為偏置電壓，對(duì)遲電路521、522、523的各工作電流和各延遲時(shí)間進(jìn)行設(shè)定，所以，壓控振蕩器(VC0)8的振蕩頻率被確定。
接著，說明圖14示出的電壓電流轉(zhuǎn)換器(VIC)81的工作。 對(duì)柵極供給了控制電壓Vc的N溝道MOS晶體管81nl的漏極電流Ic經(jīng)由2個(gè)P溝道MOS晶體管81pl、81p2構(gòu)成的、電流鏡比1 : 1的電流鏡而被供給至N溝道MOS晶體管81n3的漏極。另一方面，將N溝道MOS晶體管81n2、81n3的電流鏡比設(shè)定為1 : NL，因此，N溝道MOS晶體管81n3的漏極電流成為NL*Ilim。因此，P溝道MOS晶體管81p2的漏極電流Ic與N溝道MOS晶體管81n3的漏極電流NL*Ilim的差電流Ic_NL*Ilim流入二極管連接的N溝道MOS晶體管81n4。 將N溝道M0S晶體管81n4、81n5的電流鏡比設(shè)定為1 : 1，因此，N溝道MOS晶體管81n5的漏極電流成為Ic-NL*Ilim。另一方面，將P溝道MOS晶體管81p3、81p4的電流鏡比設(shè)定為1 : NG，因此，P溝道MOS晶體管81p4的漏極電流成為NG*(Ic_NL*Ilim)。另外，在對(duì)柵極供給了控制電壓Vc的N溝道MOS晶體管81n6中流過漏極電流Ic。因此，二極管連接的P溝道MOS晶體管81p5中流過的控制電流Ip成為P溝道MOS晶體管81p4的漏極電流NG*(Ic_NL*Ilim)與N溝道MOS晶體管81n6的漏極電流Ic的差電流(NG-1)*Ic_NL*Ilim。
圖35示出P溝道MOS晶體管81p5中流過的控制電流Ip對(duì)于圖14示出的電壓電流轉(zhuǎn)換器(VIC)81中的控制電壓Vc的依賴性的圖。 當(dāng)控制電壓Vc相比于對(duì)柵極供給控制電壓Vc的2個(gè)N溝道MOS晶體管81nl 、81n6的閾值電壓Vthn為低電平時(shí)，2個(gè)N溝道MOS晶體管81nl、81n6截止，因此，其漏極電流Ic成為零。另一方面，通過N溝道MOS晶體管81n3的漏極電流NL*Ilim，電流鏡的N溝道MOS晶體管81n4、81n5的柵極被下拉為接地電位GND，所以N溝道MOS晶體管81n5的漏極電流也變?yōu)榱?。因此，電流鏡的P溝道MOS晶體管81p3、81p4的漏極電流也變?yōu)榱?，所以二極管連接的P溝道MOS晶體管81p5中流過的控制電流Ip也變?yōu)榱恪?當(dāng)控制電壓Vc與N溝道MOS晶體管81nl、81n6的閾值電壓Vthn相等時(shí)，N溝道MOS晶體管81nl、81n6變?yōu)閷?dǎo)通，其漏極電流Ic變?yōu)槲⑿〉闹?。因此，電流鏡的P溝道MOS晶體管81pl、81p2的漏極電流Ic也變?yōu)槲⑿〉闹担虼?，N溝道MOS晶體管81n3的漏極電流NL*Ilim變?yōu)楸萈溝道MOS晶體管81p2的微小的漏極電流Ic大的值。其結(jié)果，電流鏡的N溝道MOS晶體管81n4、81n5的柵極被下拉為接地電位GND， N溝道MOS晶體管81n5的漏極電流也變?yōu)榱恪Ｒ虼?，電流鏡的P溝道MOS晶體管81p3、81p4的漏極電流也變?yōu)榱悖虼?，二極管連接的P溝道MOS晶體管81p5中流過的控制電流Ip由N溝道MOS晶體管81n6的微小的漏極電流Ic來確定。N溝道MOS晶體管81n6的漏極電流Ic和P溝道MOS晶體管81p5中流過的控制電流Ip對(duì)于該情況下的控制電壓Vc的依賴性能夠根據(jù)調(diào)整信號(hào)T的值進(jìn)行調(diào)整。當(dāng)該調(diào)整信號(hào)T的值變大時(shí)，N溝道MOS晶體管81nl、81n6的電導(dǎo)gm也變大，因此，N溝道MOS晶體管81n6的漏極電流Ic和P溝道MOS晶體管81p5中流過的控制電流Ip的值也增加。 當(dāng)控制電壓Vc相比于N溝道MOS晶體管8In 1 、8ln6的閾值電壓Vthn的值增加時(shí)，N溝道M0S晶體管81nl、81n6的導(dǎo)通度增加，其漏極電流Ic也增加。因此，電流鏡的P溝道M0S晶體管81pl、81p2的漏極電流Ic也增加，相比于N溝道M0S晶體管81n3的漏極電流NL*Ilim， P溝道M0S晶體管81p2的漏極電流Ic增加。其結(jié)果，在電流鏡的N溝道MOS晶體管81n4、81n5中流過P溝道MOS晶體管81p2的漏極電流Ic與N溝道M0S晶體管81n3的漏極電流NL*Ilim的差電流Ic-NL*Ilim。 根據(jù)從電流鏡比被設(shè)定為1 : NG的P溝道MOS晶體管81p3、81p4中的MOS晶體管81p4流出的NG* (Ic_NL*Ilim)的漏極電流與N溝道MOS晶體管81n6的漏極電流Ic的差電流(NG-l)Wc-NLWlim，對(duì)流過二極管連接的P溝道MOS晶體管81p5的控制電流Ip進(jìn)行設(shè)定。 圖14示出的電壓電流轉(zhuǎn)換器(VIC)81的P溝道MOS晶體管81p3、81p4的電流鏡比l : NG的值NG能夠根據(jù)調(diào)整信號(hào)G進(jìn)行設(shè)定。當(dāng)調(diào)整信號(hào)G的值增加時(shí)，NG的值也增加，二極管連接的P溝道MOS晶體管81p5中流過的控制電流Ip也增加。當(dāng)調(diào)整信號(hào)G和值NG相等時(shí)，在值NG的值為1的情況下，控制電流Ip不會(huì)因控制電壓Vc的增加而增加，相對(duì)于控制電壓Vc的增加，控制電流Ip的值為恒定。在調(diào)整信號(hào)G和值NG的值為2以上的情況下，因控制電壓Vc的增加，控制電流Ip增加。 圖14示出的電壓電流轉(zhuǎn)換器(VIC) 81的N溝道MOS晶體管8ln2、8ln3的電流鏡比1 : NL的值NG能夠根據(jù)調(diào)整信號(hào)L進(jìn)行設(shè)定。當(dāng)調(diào)整信號(hào)L和值NL相等時(shí)，調(diào)整信號(hào)L的值增加，則NL的值也增加，N溝道MOS晶體管81n3的漏極電流NL*Ilim的值也增加。于是，由差電流(NG-l)Wc-NLWlim確定的二極管連接P溝道MOS晶體管81p5中流過的控制電流Ip的電流電平也因調(diào)整信號(hào)L和值NL的值的增加而降低。 圖15是說明圖12 圖14示出的本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作的圖。
當(dāng)圖15示出的PLL的校準(zhǔn)工作開始時(shí)，通過步驟150，選擇信號(hào)S變?yōu)镾 = "1"，因此，圖12的PLL的選擇器(SEL)7作為輸出的控制電壓Vc選擇輸入的第一基準(zhǔn)電壓V,。此時(shí)，根據(jù)高電平的控制信號(hào)R，相位頻率比較器(PFD)1和充電泵(CP)2被控制為待機(jī)狀態(tài)，因此，PLL被控制為開環(huán)。此時(shí)，調(diào)整信號(hào)T和調(diào)整信號(hào)L分別被設(shè)定為T ="0"、L =最大值"MAX"，調(diào)整信號(hào)G和值NG的值被設(shè)定為"1 "。該初始狀態(tài)下，校準(zhǔn)調(diào)整單元(LOGIC) 9在步驟151中開始?jí)嚎卣袷幤?VC0)8的輸出信號(hào)(Fvco)的由分頻器(DIV)6產(chǎn)生的分頻信號(hào)的計(jì)數(shù)。 接著，校準(zhǔn)調(diào)整單元(L0GIC)9在步驟152中對(duì)輸出信號(hào)(Fvco)的計(jì)數(shù)結(jié)果N1和目標(biāo)值A(chǔ)進(jìn)行比較。需說明的是，該目標(biāo)值A(chǔ)與壓控振蕩器(VC0)8的目標(biāo)的頻率特性之一、即最低振蕩頻率相對(duì)應(yīng)。當(dāng)校準(zhǔn)調(diào)整單元(LOGIC) 9判斷為Nl < A的關(guān)系時(shí)，在步驟153中判斷調(diào)整信號(hào)T是否為最大值"MAX"。當(dāng)在步驟153中判斷為調(diào)整信號(hào)T不是最大值"MAX"時(shí)，在步驟154中將調(diào)整信號(hào)T更新為T = T+l 。當(dāng)通過步驟153判斷為調(diào)整信號(hào)T為最大值MAX時(shí)，在步驟155中判斷調(diào)整信號(hào)L是否為最小值"MINI"。當(dāng)在步驟155中判斷為調(diào)整信號(hào)L不是最小值"MINI"時(shí)，在步驟156中將調(diào)整信號(hào)L更新為L(zhǎng) = L-l，將調(diào)整信號(hào)T更新為初始值"0"。當(dāng)在步驟155中判斷為調(diào)整信號(hào)L為最小值"MINI"時(shí)，在步驟157中顯示錯(cuò)誤狀態(tài)，完成校準(zhǔn)工作。 對(duì)更新為由選擇器(SEL)7選擇出的第一基準(zhǔn)電壓VKEF1的控制電壓Vc的調(diào)整信號(hào)T和調(diào)整信號(hào)L進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率增加。最初，輸出信號(hào)(Fvco)的頻率的增加不充分，在步驟152中可能連續(xù)判斷為Nl < A的關(guān)系，可能連續(xù)在步驟153中判斷為調(diào)整信號(hào)T不是最大值MAX、在步驟154中更新調(diào)整信號(hào)T、在步驟156中更新調(diào)整信號(hào)L。但接著，輸出信號(hào)(Fvco)的頻率的增加變充分，在步驟153中判斷為N1 > A的關(guān)系。 圖16是表示如下情形的圖，即在圖12 圖15示出的本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作中，響應(yīng)調(diào)整信號(hào)T、調(diào)整信號(hào)L的更新和調(diào)整信號(hào)T、調(diào)整信號(hào)L的更新，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的振蕩頻率增加。 在圖16的例子中，在調(diào)整信號(hào)L為"1"、調(diào)整信號(hào)T為"0"時(shí)，最初判斷為作為目標(biāo)的Nl > A的關(guān)系，因此，將調(diào)整信號(hào)L的最終更新值設(shè)定為"l"，將調(diào)整信號(hào)T的最終更新值設(shè)定為"0"。 S卩，在步驟158中，校準(zhǔn)調(diào)整單元(L0GIC)9將調(diào)整信號(hào)L設(shè)定為最終更新值"l" (L = L隱> A hold)，另一方面，將調(diào)整信號(hào)T設(shè)定為最終更新值"O" (T = T隱> A hold)。 在該狀態(tài)下，校準(zhǔn)調(diào)整單元(LOGIC) 9通過步驟159開始?jí)嚎卣袷幤?VC0) 8的輸出信號(hào)(Fvco)的由分頻器(DIV)6產(chǎn)生的分頻信號(hào)的計(jì)數(shù)，將計(jì)數(shù)結(jié)果N2存儲(chǔ)在半導(dǎo)體集成電路的內(nèi)置存儲(chǔ)器中。 接著，在步驟1510中，校準(zhǔn)調(diào)整單元(L0GIC)9使選擇信號(hào)S從S = "1"向S ="2"變更。于是，圖12的PLL的選擇器(SEL)7響應(yīng)選擇信號(hào)S從S = "1"向S ="2"的變更，作為輸出的控制電壓Vc，從輸入的第一基準(zhǔn)電壓V^n切換為電平高一些的第二基準(zhǔn)電ffiVKEF2。對(duì)供給至壓控振蕩器(VC0)8的控制電壓Vc從第一基準(zhǔn)電壓V，^變更為電平高一些的第二基準(zhǔn)電壓^，這一情況進(jìn)行響應(yīng)，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率發(fā)有所增加。在該狀態(tài)下，校準(zhǔn)調(diào)整單元(L0GIC)9通過步驟1510開始?jí)嚎卣袷幤?VC0)8的輸出信號(hào)(Fvco)的分頻器(DIV)6的分頻信號(hào)的計(jì)數(shù)，將計(jì)數(shù)結(jié)果N3存儲(chǔ)在半導(dǎo)體集成電路的內(nèi)置存儲(chǔ)器中。 接著，校準(zhǔn)調(diào)整單元(L0GIC)9通過步驟1511，對(duì)輸出信號(hào)(Fvco)的計(jì)數(shù)結(jié)果N3和目標(biāo)值B進(jìn)行比較，進(jìn)一步，對(duì)計(jì)數(shù)結(jié)果N3與計(jì)數(shù)結(jié)果N2的差值N3-N2和目標(biāo)值C進(jìn)行比較。需說明的是，目標(biāo)值B和目標(biāo)值C分別與作為壓控振蕩器(VC0)8的目標(biāo)的頻率特性的VC0振蕩頻率和AC頻率控制靈敏度相對(duì)應(yīng)。VC0振蕩頻率表示將控制電壓Vc設(shè)定為預(yù)定值的情況下的壓控振蕩器(VC0)8的振蕩頻率，AC頻率控制靈敏度是在控制電壓Vc在預(yù)定的范圍內(nèi)變化時(shí)表示壓控振蕩器(VC0)8的振蕩頻率的變化幅度的控制靈敏度的值。在步驟1511中，當(dāng)校準(zhǔn)調(diào)整單元(L0GIC)9判斷為N3 < B的關(guān)系或N3-N2 < C的關(guān)系時(shí)，通過步驟1512將調(diào)整信號(hào)G更新為G = G+l。 響應(yīng)調(diào)整信號(hào)G的增加更新，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率增加。最初，存在頻率的增加不充分、可能連續(xù)在步驟1511中判斷為N3 < B的關(guān)系或N3-N2 < C的關(guān)系，可能連續(xù)在步驟1512中更新調(diào)整信號(hào)G。但接著，頻率的增加變充分，步驟1511中判斷為N3 > B的關(guān)系和N3-N2 > C的關(guān)系。 圖17是表示如下情形的圖，即在圖12 圖16示出的本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作中，響應(yīng)調(diào)整信號(hào)G的更新，壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率增加。
在圖17的例子中，在調(diào)整信號(hào)G的更新值為"2"時(shí)，最初判斷為作為目標(biāo)的N3 >B的關(guān)系和N3-N2 > C的關(guān)系，因此，將調(diào)整信號(hào)G的最終更新值設(shè)定為"2"。 S卩，通過步驟1513，校準(zhǔn)調(diào)整單元(L0GIC)9將調(diào)整信號(hào)G設(shè)定為最終更新值"2"(G二GtN3〉B andN3-N2 > C hold)，使選擇信號(hào)S從S ="2"向S ="0"恢復(fù)。此時(shí)，校準(zhǔn)調(diào)整單元(L0GIC)9使控 制信號(hào)R從高電平恢復(fù)為低電平，因此，響應(yīng)低電平的控制信號(hào)R，相位頻率比較器(PFD) 1 和充電泵(CP)2被控制為激活狀態(tài)，所以PLL被控制為閉環(huán)。響應(yīng)選擇信號(hào)S二"O"，選擇 器(SEL)7作為輸出的控制電壓Vc從輸入的第二基準(zhǔn)電壓^^切換為環(huán)路濾波器(LP)3的 輸出信號(hào)。因此，PLL變?yōu)殚]環(huán)的通常工作期間，對(duì)PLL的壓控振蕩器(VC0)8的輸出信號(hào) 進(jìn)行響應(yīng)的分頻器(DIV)6的輸出信號(hào)的相位和頻率與基準(zhǔn)信號(hào)Fref的相位和頻率一致， PLL的鎖定工作成為可能。 這樣，通過圖15示出的校準(zhǔn)工作，能夠執(zhí)行圖12示出的PLL的壓控振蕩器(VC0) 8 的調(diào)整信號(hào)T、調(diào)整信號(hào)L以及調(diào)整信號(hào)G的校準(zhǔn)。需說明的是，第一基準(zhǔn)電壓VKEF1的值和 第二基準(zhǔn)電壓VKEF2的值被設(shè)定得與在PLL的通常工作期間為了 PLL鎖定工作而從環(huán)路濾波 器(LP)3向壓控振蕩器供給的控制電壓Vc的值極為接近。即，將分頻器(DIV)6的分頻數(shù) 設(shè)為N，將基準(zhǔn)信號(hào)Fref的頻率設(shè)為fref時(shí)，圖12示出的本發(fā)明實(shí)施方式3的PLL的通常 工作期間的壓控振蕩器(VC0)8的輸出信號(hào)(Fvco)的頻率fvco由fvco = N*fref的關(guān)系 式確定。因此，被設(shè)定得與能夠獲得由該關(guān)系式確定的頻率fvco的振蕩輸出信號(hào)(Fvco) 那樣的控制電壓Vc的值極為接近的第一基準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2，在校準(zhǔn)工作的 期間被供給至壓控振蕩器8。 另外，在本發(fā)明實(shí)施方式3的PLL的校準(zhǔn)工作中，也能夠在第一基準(zhǔn)電壓VKEF1和第 二基準(zhǔn)電壓VKEF2之間維持N3-N2 > C的關(guān)系，在第一基準(zhǔn)電壓VKEF1和第二基準(zhǔn)電壓VKEF2之 間補(bǔ)償AC頻率控制靈敏度Kv = C/ (VKEF2-VKEF1)的值。 圖18是表示圖13示出的壓控振蕩器(VC0)8所包含的電壓電流轉(zhuǎn)換器(VIC)81 的其他結(jié)構(gòu)的圖。 S卩，圖18示出的電壓電流轉(zhuǎn)換器(VIC) 81包括4個(gè)P溝道MOS晶體管81pl 81p4 和7個(gè)N溝道MOS晶體管81nl 81n7?？刂齐妷篤c被供給至N溝道MOS晶體管81nl的 柵極，能夠根據(jù)調(diào)整信號(hào)T調(diào)整N溝道MOS晶體管81nl的增益和漏極電流Ic。
對(duì)通過連接?xùn)艠O和漏極而被二極管連接的N溝道MOS晶體管81n2供給根據(jù)基準(zhǔn) 電壓VUM由電阻R設(shè)定電流值后的基準(zhǔn)電流Ilim。 N溝道MOS晶體管81n3的柵極連接于 晶體管81n2的柵極和漏極，使得構(gòu)成二極管連接的晶體管81n2和電流鏡。該晶體管81n3 的增益和漏極電流能夠根據(jù)調(diào)整信號(hào)L進(jìn)行調(diào)整，對(duì)該晶體管81n3的漏極經(jīng)由電流鏡的2 個(gè)P溝道MOS晶體管81pl、81p2供給N溝道MOS晶體管81nl的漏極電流Ic。而且，在該晶 體管81n3的漏極上連接由2個(gè)N溝道M0S晶體管81n4、81n5構(gòu)成的電流鏡，該晶體管81n5 的增益和漏極電流能夠根據(jù)調(diào)整信號(hào)G進(jìn)行調(diào)整。 對(duì)晶體管8ln5的漏極經(jīng)由電流鏡的2個(gè)P溝道MOS晶體管8lp 1 、8lp3供給N溝道 MOS晶體管81nl的漏極電流Ic，而且，在該晶體管81n5的漏極上連接有由2個(gè)N溝道MOS 晶體管81n6、81n7構(gòu)成的電流鏡，在N溝道MOS晶體管81n7的漏極和電源電壓VDD之間連 接有通過柵極、漏極連接而被二極管連接的P溝道MOS晶體管81p4。 二極管連接的N溝道MOS晶體管81n6和二極管連接的P溝道MOS晶體管81p4中 流過的控制電流Ip變?yōu)镻溝道MOS晶體管81p3的漏極電流與N溝道MOS晶體管81n5的 漏極電流的差電流。該差電流通過二極管連接的P溝道MOS晶體管81p4被轉(zhuǎn)換為輸出電壓Vp。該輸出電壓Vp作為偏置電壓被供給至圖13的壓控振蕩器(VC0)8的電流控制振蕩 器(CC0)52的延遲電路521、522、523，對(duì)延遲電路521、522、523的各工作電流和各延遲時(shí)間 進(jìn)行設(shè)定，所以，壓控振蕩器(VC0)8的振蕩頻率被確定。
接著，說明圖18示出的電壓電流轉(zhuǎn)換器(VIC)81的工作。 對(duì)柵極供給了控制電壓Vc的N溝道MOS晶體管81nl的漏極電流Ic經(jīng)由由2個(gè)P 溝道MOS晶體管81pl、81p2構(gòu)成的、電流鏡比1 : 1的電流鏡而供給至N溝道MOS晶體管 81n3的漏極。另一方面，將N溝道MOS晶體管81n2、81n3的電流鏡比設(shè)定為1 : NL，因此， N溝道MOS晶體管81n3的漏極電流變?yōu)镹L*Ilim。因此，P溝道MOS晶體管81p2的漏極電 流Ic與N溝道MOS晶體管81n3的漏極電流NLWlim的差電流Ic_NL*Ilim流入二極管連 接的N溝道MOS晶體管81n4。 N溝道MOS晶體管81n4、81n5的電流鏡比被設(shè)定為1 : NG，因此，N溝道MOS晶體 管81n5的漏極電流變?yōu)镹G(Ic_NL*Ilim)。 另一方面，在P溝道MOS晶體管81p3流過漏極電流Ic，因此，流入二極管連接的N 溝道MOS晶體管81n4的差電流的值變?yōu)?l-NG)Wc+NLWlim，該差電流的值變?yōu)槎O管連 接的P溝道MOS晶體管81p4中流過的控制電流Ip。 與圖18示出的電壓電流轉(zhuǎn)換器(VIC)81相對(duì)應(yīng)，圖15示出的本發(fā)明實(shí)施方式3 的PLL的校準(zhǔn)工作如下述那樣進(jìn)行修正。 首先，在步驟150中，分別將調(diào)整信號(hào)T和調(diào)整信號(hào)L設(shè)定為T = "0"、 L = "0"， 將調(diào)整信號(hào)G和值NG的值設(shè)定為"0"。另外，在步驟155中判斷調(diào)整信號(hào)L是否為最小值 "MINI"，在步驟156中，將調(diào)整信號(hào)L更新為L(zhǎng) = L-l，在步驟1512中，將調(diào)整信號(hào)G更新 為G = G-l。需說明的是，在電流鏡的晶體管81n4、81n5中，因調(diào)整信號(hào)G的值增加，晶體 管81n5的增益和漏極電流減少，因此，值NG變?yōu)樨?fù)的值。另外，在電流鏡的晶體管81n2、 81n3中，因調(diào)整信號(hào)L的值增加，晶體管81n3的增益和漏極電流減少，因此，值NL也變?yōu)樨?fù) 的值。[實(shí)施方式4] 圖21是表示本發(fā)明實(shí)施方式4的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。 圖21示出的PLL與圖l示出的本發(fā)明實(shí)施方式l的PLL的不同點(diǎn)在于，在圖21
示出的PLL中，將圖1的PLL包含的校準(zhǔn)調(diào)整單元9置換為寄存器(Reg) 10。 另外，圖21示出的PLL也與圖1 圖7、圖19和圖32 圖33中說明的本發(fā)明實(shí)
施方式1的PLL同樣地，通過校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8的頻率特性變?yōu)?br> 所期望的特性。 圖21示出的半導(dǎo)體集成電路中雖未圖示，但包括執(zhí)行與本發(fā)明實(shí)施方式1相同的 校準(zhǔn)工作的中央處理單元(CPU)。該中央處理單元(CPU)將頻率控制靈敏度調(diào)整信號(hào)T、偏 移頻率調(diào)整信號(hào)0、選擇信號(hào)S、控制信號(hào)R從寄存器(Reg)10供給至PLL，使得圖21的PLL 中包含的壓控振蕩器(VC0)8的頻率特性變?yōu)樗谕奶匦?。因此，寄存?Reg)10包括存 儲(chǔ)頻率控制靈敏度調(diào)整信號(hào)T、偏移頻率調(diào)整信號(hào)0、選擇信號(hào)S、控制信號(hào)R的各控制數(shù)據(jù) 的多個(gè)控制寄存器，中央處理單元(CPU)通過與實(shí)施方式1相同的校準(zhǔn)工作的控制步驟，對(duì) 寄存器(Reg) 10的控制數(shù)據(jù)進(jìn)行更新。 [O347][實(shí)施方式5]
圖22是表示本發(fā)明實(shí)施方式5的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖22示出的PLL與圖8示出的本發(fā)明實(shí)施方式2的PLL的不同點(diǎn)在于，在圖22 示出的PLL中，將圖8的PLL包含的校準(zhǔn)調(diào)整單元9置換為寄存器(Reg) 10。
另外，圖22示出的PLL也與圖8 圖11中說明的本發(fā)明實(shí)施方式2的PLL同樣 地，通過校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8的頻率特性變?yōu)樗谕奶匦浴?
圖22示出的半導(dǎo)體集成電路中雖未圖示，但包括與本發(fā)明實(shí)施方式1相同的執(zhí)行 校準(zhǔn)工作的中央處理單元(CPU)。該中央處理單元(CPU)將頻率控制靈敏度調(diào)整信號(hào)T、偏 移頻率調(diào)整信號(hào)0、選擇信號(hào)S、控制信號(hào)R從寄存器(Reg) 10供給至PLL，使得圖22的PLL 包含的壓控振蕩器(VC0)8的頻率特性變?yōu)樗谕奶匦浴Ｒ虼?，寄存?Reg)10包括存儲(chǔ) 頻率控制靈敏度調(diào)整信號(hào)T、偏移頻率調(diào)整信號(hào)0、選擇信號(hào)S、控制信號(hào)R的各控制數(shù)據(jù)的 多個(gè)控制寄存器，中央處理單元(CPU)通過與實(shí)施方式1相同的校準(zhǔn)工作的控制步驟對(duì)寄 存器(Reg) 10的控制數(shù)據(jù)進(jìn)行更新。 [O352][實(shí)施方式6] 圖23是表示本發(fā)明實(shí)施方式6的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖23示出的PLL與圖12示出的本發(fā)明實(shí)施方式3的PLL的不同點(diǎn)在于，在圖23 示出的PLL中，將圖12的PLL包含的校準(zhǔn)調(diào)整單元9置換為寄存器(Reg) 10。
另外，圖23示出的PLL也與圖12 圖18中說明的本發(fā)明實(shí)施方式3的PLL同樣 地，通過校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8的頻率特性變?yōu)樗谕奶匦浴?
圖23示出的半導(dǎo)體集成電路中雖未圖示，但包括與本發(fā)明實(shí)施方式1相同的執(zhí)行 校準(zhǔn)工作的中央處理單元(CPU)。該中央處理單元(CPU)將調(diào)整信號(hào)T、調(diào)整信號(hào)L、調(diào)整 信號(hào)G、選擇信號(hào)S、控制信號(hào)R從寄存器(Reg) 10供給至PLL，使得圖23的PLL包含的壓 控振蕩器(VC0)8的頻率特性變?yōu)樗谕奶匦浴Ｒ虼?，寄存?Reg) 10包括存儲(chǔ)調(diào)整信號(hào) T、調(diào)整信號(hào)L、調(diào)整信號(hào)G、選擇信號(hào)S、控制信號(hào)R的各控制數(shù)據(jù)的多個(gè)控制寄存器，中央處 理單元(CPU)在與實(shí)施方式1相同的校準(zhǔn)工作的控制步驟中對(duì)寄存器(Reg) 10的控制數(shù)據(jù) 進(jìn)行更新。[實(shí)施方式7] 圖31是表示本發(fā)明實(shí)施方式7的半導(dǎo)體集成電路中內(nèi)置的PLL電路的結(jié)構(gòu)的圖。
圖31示出的PLL與圖1示出的本發(fā)明實(shí)施方式1的PLL的不同點(diǎn)在于，將圖1的 PLL中包含的充電泵(CP)2置換為第一充電泵(CPM)2a和第二充電泵(CPS)2b。圖31示出 的PLL的環(huán)路濾波器(LP) 3包括確定零點(diǎn)頻率fl的電阻Rl和電容Cl ，極點(diǎn)頻率f 2主要由 電阻R1、電容C1和電容C2確定。需說明的是，環(huán)路濾波器(LP)3包括由電阻R2和電容C4 構(gòu)成的低通濾波器。 在圖31示出的PLL中，對(duì)第一充電泵(CPM)2a的充電控制輸入端子和第二充電 泵(CPS)2b的放電控制輸入端子供給相位頻率比較器(PFD)l的UP端輸出信號(hào)UP，對(duì)第一 充電泵(CPM)2a的放電控制輸入端子和第二充電泵(CPS)2b的充電控制輸入端子輸入供 給相位頻率比較器(PFD)l的DN端輸出信號(hào)DN。因此，第一充電泵(CPM)2a和第二充電泵 (CPS) 2b響應(yīng)相位頻率比較器(PFD) 1的UP端輸出信號(hào)UP和DN端輸出信號(hào)DN而被彼此反 相地進(jìn)行驅(qū)動(dòng)。 而且，第一充電泵(CPM)2a的充放電電流il和第二充電泵(CPS) 2b的充放電電流
33i2的比率13 (i2/il)例如被設(shè)定為0. 9等預(yù)定值。通過環(huán)路濾波器(LP)3的電阻Rl和電 容Cl設(shè)定零點(diǎn)頻率fl時(shí)，通過對(duì)時(shí)間常數(shù)ClRl除以比率13的關(guān)系式來設(shè)定零點(diǎn)頻率fl。
因此，當(dāng)設(shè)定相同值的零點(diǎn)頻率fl時(shí)，能夠使用較小的電容值的電容Cl，因此，能 夠容易地將環(huán)路濾波器(LP)3內(nèi)置在半導(dǎo)體集成電路的半導(dǎo)體芯片中。需說明的是，在日 本特開2005-184771號(hào)公報(bào)中記載了包括第一充電泵和第二充電泵、且環(huán)路濾波器容易向 半導(dǎo)體集成電路內(nèi)置的PLL，因此，能參照該文獻(xiàn)。 另夕卜，圖31示出的PLL的第一充電泵(CPM)2a和第二充電泵(CPS)2b如在開頭中 說明的那樣，分別具有圖30示出那樣的特性。因此，從圖28示出的基于微細(xì)化CMOS制造 工藝的頻率控制靈敏度Kv的增大和、圖30的大致中央部分示出的充電泵2的特性下的頻 率控制靈敏度Kv的增大來看，應(yīng)當(dāng)考慮圖31示出的PLL的壓控振蕩器(VC0)的抖動(dòng)特性。
因此，圖31示出的PLL也與圖1 圖7、圖19、圖32 圖33中說明的本發(fā)明實(shí)施 方式1的PLL同樣地，通過校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8的頻率特性變?yōu)樗?期望的特性。 而且，圖31示出的PLL定期被變更為與分頻比N不同的分頻比N+l，據(jù)此，將平均 分頻比為小數(shù)以下的值的E A調(diào)制器用作分頻器6，從而作為小數(shù)(Fractional)PLL來工 作。在該小數(shù)PLL中，作為分頻器6的E A調(diào)制器的量子化噪音通過PLL的頻帶，因此，PLL 的噪音頻譜增加。 這樣，在圖31示出的PLL作為小數(shù)PLL而被構(gòu)成的情況下，也與上述的本發(fā)明實(shí) 施方式1同樣地，通過校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8的頻率控制靈敏度Kv變 為所期望的特性。據(jù)此，能夠減輕作為分頻器6的E A調(diào)制器的量子化噪音引起的小數(shù) PLL的噪音頻譜的劣化。 [O367][實(shí)施方式8] 圖24是表示安裝了本發(fā)明實(shí)施方式8的半導(dǎo)體集成電路的光盤裝置的結(jié)構(gòu)的圖。
圖24示出的實(shí)施方式8的半導(dǎo)體集成電路241內(nèi)置上述的本發(fā)明實(shí)施方式1 實(shí)施方式7的PLL，該P(yáng)LL生成向半導(dǎo)體集成電路241中內(nèi)置的串行并行轉(zhuǎn)換器、并行串行 轉(zhuǎn)換器等內(nèi)部電路供給的時(shí)鐘信號(hào)。 作為用于將光盤裝置、硬盤裝置等存儲(chǔ)介質(zhì)連接在個(gè)人計(jì)算機(jī)(PC:Personal Computer)等主計(jì)算機(jī)上的接口 ， 一般采用標(biāo)準(zhǔn)規(guī)格的ATA (Advanced Technology Attachment)。通過使用ATA規(guī)格，各種存儲(chǔ)介質(zhì)能夠利用相同的指令和控制軟件連接于主 計(jì)算機(jī)。在該實(shí)施方式8中，作為存儲(chǔ)介質(zhì)采用光盤記錄再現(xiàn)裝置，該光盤記錄再現(xiàn)裝置通 過ATA(ATAPI :Advanced Techno logy AttachmentPacket Interface)與主計(jì)算機(jī)連接。
圖24示出的實(shí)施方式8的光盤記錄再現(xiàn)裝置中安裝的半導(dǎo)體集成電路241包括 與主計(jì)算機(jī)242連接的ATA接口 (ATAPI)2411。 對(duì)作為光盤記錄再現(xiàn)裝置的存儲(chǔ)介質(zhì)的光盤243照射光束來進(jìn)行數(shù)據(jù)的 讀出和數(shù)據(jù)的寫入的光拾取器244上，連接有半導(dǎo)體集成電路241的信號(hào)處理單元 (READWRITE) 2412。該信號(hào)處理單元2412上連接有基準(zhǔn)電壓生成器(BGR) 2413和晶振245。
從信號(hào)處理單元2412向串行化單元24114供給光盤243的讀出并行數(shù)據(jù)，串行化 單元24114內(nèi)部的并行串行轉(zhuǎn)換器將與從PLL24115生成的時(shí)鐘CLK同步后的讀出串行數(shù) 據(jù)RX供給至主計(jì)算機(jī)242。
另一方面，對(duì)時(shí)鐘數(shù)據(jù)恢復(fù)單元(CDR)24112供給來自主計(jì)算機(jī)242的寫入串行數(shù) 據(jù)TX，時(shí)鐘數(shù)據(jù)恢復(fù)單元(CDR) 24112利用PLL24113抽出包含在寫入串行數(shù)據(jù)TX中的時(shí)鐘 數(shù)據(jù)CLK和串行數(shù)據(jù)，供給至解串單元(Deserializer) (DES) 24111。解串單元(DES) 24111 將與所供給的時(shí)鐘數(shù)據(jù)CLK同步后的寫入并行數(shù)據(jù)供給至信號(hào)處理單元2412。
對(duì)圖24示出的實(shí)施方式8的半導(dǎo)體集成電路241中內(nèi)置的用于數(shù)據(jù)讀出的 PLL24115和用于數(shù)據(jù)寫入的PLL24113采用上述的本發(fā)明實(shí)施方式1 實(shí)施方式7的PLL。 據(jù)此，能夠構(gòu)成可進(jìn)行來自光盤243的穩(wěn)定的數(shù)據(jù)讀出工作和向光盤243的穩(wěn)定的數(shù)據(jù)寫 入工作的光盤裝置。
[實(shí)施方式9] 圖25是表示安裝有本發(fā)明實(shí)施方式9的半導(dǎo)體集成電路的光盤裝置的結(jié)構(gòu)的圖。
圖25示出的實(shí)施方式9的半導(dǎo)體集成電路251的信號(hào)處理單元(READWRITE) 2512 內(nèi)置上述的本發(fā)明實(shí)施方式1 實(shí)施方式7的PLL。 圖25示出的實(shí)施方式9的光盤記錄再現(xiàn)裝置中安裝的半導(dǎo)體集成電路251也包 括與主計(jì)算機(jī)252連接的ATA接口 (ATAPI)2511。該ATA接口 (ATAPI) 2511能夠采用與圖 24示出的實(shí)施方式8的半導(dǎo)體集成電路241的ATA接口 (ATAPI) 2411相同的內(nèi)部結(jié)構(gòu)。
在對(duì)作為光盤記錄再現(xiàn)裝置的存儲(chǔ)介質(zhì)的光盤253照射光束來進(jìn)行數(shù)據(jù)的 讀出和數(shù)據(jù)的寫入的光拾取器254上，連接有半導(dǎo)體集成電路251的信號(hào)處理單元 (READWRITE)2512。在該信號(hào)處理單元2512上連接有基準(zhǔn)電壓生成器(BGR)2513和晶振 255。 將來自光拾取器254的讀出數(shù)據(jù)供給至信號(hào)處理單元2512的讀出邏輯電路 25123和PRML方式的讀出信號(hào)處理電路25124，由PRML方式的讀出信號(hào)處理電路25124的 內(nèi)部的PLL再現(xiàn)來自光拾取器254的讀出數(shù)據(jù)所包含的時(shí)鐘信號(hào)。需說明的是，PRML是 PartialResponse Mostly Likelihood的簡(jiǎn)寫。使用由該P(yáng)RML方式的讀出信號(hào)處理電路 25124再現(xiàn)的時(shí)鐘信號(hào)，讀出邏輯電路25123對(duì)來自光拾取器254的讀出數(shù)據(jù)進(jìn)行數(shù)據(jù)處 理，將讀出邏輯電路25123的處理數(shù)據(jù)供給至ATA接口 (ATAPI)2511。 將來自ATA接口 (ATAPI) 2411的寫入數(shù)據(jù)供給至信號(hào)處理單元2512的寫入邏輯 電路25121。該寫入邏輯電路25121與從PLL25122供給的時(shí)鐘信號(hào)同步，對(duì)來自ATA接口 (ATAPI)2411的寫入數(shù)據(jù)進(jìn)行處理，并供給至光拾取器254。 對(duì)圖25示出的實(shí)施方式9的半導(dǎo)體集成電路251的信號(hào)處理單元2512中內(nèi)置的 PRML方式的讀出信號(hào)處理電路25124的內(nèi)部的PLL和數(shù)據(jù)寫入用的PLL25122，采用上述的 本發(fā)明實(shí)施方式1 實(shí)施方式7的PLL。據(jù)此，能夠構(gòu)成可進(jìn)行來自光盤243的穩(wěn)定的數(shù)據(jù) 讀出工作和向光盤243的穩(wěn)定的數(shù)據(jù)寫入工作的光盤裝置。 以上根據(jù)實(shí)施方式具體說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明并不限定于上述 實(shí)施方式，當(dāng)然能夠在不脫離其要旨的范圍內(nèi)進(jìn)行各種變更。 例如，能夠?qū)D31的本發(fā)明實(shí)施方式7的PLL的選擇器(SEL) 7置換為圖8示出 的本發(fā)明實(shí)施方式2的PLL的選擇器(SEL)7的形式。在該情況下，能夠通過與圖8 圖11 中說明的本發(fā)明實(shí)施方式2的PLL同樣的校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8的頻 率特性變?yōu)樗谕奶匦浴?另外，還能夠?qū)D31的本發(fā)明實(shí)施方式7的PLL的選擇器(SEL)7置換為圖12示出的本發(fā)明實(shí)施方式2的PLL的選擇器(SEL)7的形式。在該情況下，能夠通過與圖12 圖18中說明的本發(fā)明實(shí)施方式3的PLL同樣的校準(zhǔn)工作進(jìn)行調(diào)整，使得壓控振蕩器(VC0)8 的頻率特性變?yōu)樗谕奶匦浴?而且，在圖3、圖14、圖18示出的電壓電流轉(zhuǎn)換器(VIC)81中，基于調(diào)整信號(hào)T、0、 L、G的值的電流Ic、Ir、NLIlim等的控制靈敏度如圖4所示那樣，通過由連接在MOS晶體管 8122、8123的柵極上的選擇器8124、8125的調(diào)整信號(hào)進(jìn)行的設(shè)定來進(jìn)行調(diào)整。但是，作為其 以外的方法，如上述專利文獻(xiàn)1中記載的那樣，也能夠根據(jù)調(diào)整信號(hào)的值對(duì)電壓電流轉(zhuǎn)換 器的轉(zhuǎn)換MOS晶體管的源極和接地電位之間的轉(zhuǎn)換電阻的電阻值進(jìn)行設(shè)定。
權(quán)利要求
一種半導(dǎo)體集成電路，其特征在于，具備鎖相環(huán)和控制單元，上述鎖相環(huán)包括相位頻率比較器、環(huán)路濾波器、壓控振蕩器以及分頻器，能夠分別向上述相位頻率比較器的一個(gè)輸入端子和另一個(gè)輸入端子供給基準(zhǔn)信號(hào)和來自上述分頻器的輸出的反饋信號(hào)，上述相位頻率比較器的輸出經(jīng)由上述環(huán)路濾波器而被供給至上述壓控振蕩器的控制輸入，上述壓控振蕩器的輸出的振蕩輸出信號(hào)被供給至上述分頻器的輸入，上述壓控振蕩器的上述振蕩輸出信號(hào)的頻率能夠響應(yīng)被供給至上述控制輸入的控制電壓來進(jìn)行控制，上述壓控振蕩器包括電壓電流轉(zhuǎn)換器和環(huán)形振蕩器，上述環(huán)形振蕩器具有奇數(shù)級(jí)的延遲電路，上述電壓電流轉(zhuǎn)換器響應(yīng)上述控制電壓來生成控制電流，利用上述控制電流對(duì)上述環(huán)形振蕩器的上述奇數(shù)級(jí)的延遲電路的各工作電流進(jìn)行設(shè)定，上述控制單元能夠?qū)⑸鲜鲦i相環(huán)在校準(zhǔn)工作期間和通常工作期間之間進(jìn)行切換，在上述通常工作期間，通過上述控制單元將上述鎖相環(huán)控制為閉環(huán)，而在上述校準(zhǔn)工作期間，通過上述控制單元將上述鎖相環(huán)控制為開環(huán)，在上述通常工作期間，在上述閉環(huán)的上述鎖相環(huán)中，上述相位頻率比較器的上述輸出經(jīng)曲上述環(huán)路濾波器而被供給至上述壓控振蕩器的上述控制輸入來作為預(yù)定電平的上述控制電壓，據(jù)此，上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率被作為由上述基準(zhǔn)信號(hào)的頻率和上述分頻器的分頻數(shù)確定決定的預(yù)定頻率，在上述校準(zhǔn)工作期間，上述控制單元執(zhí)行以下狀態(tài)的上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率的測(cè)量，該狀態(tài)為在上述開環(huán)的上述鎖相環(huán)中向上述壓控振蕩器的上述控制輸入供給了其電平與上述預(yù)定電平的上述控制電壓大致相等的基準(zhǔn)電壓的狀態(tài)，上述控制單元對(duì)上述壓控振蕩器的上述電壓電流轉(zhuǎn)換器的第一工作參數(shù)的值進(jìn)行設(shè)定，使得在執(zhí)行上述頻率的上述測(cè)量的期間向上述壓控振蕩器供給了上述基準(zhǔn)電壓的狀態(tài)下的上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率與上述預(yù)定頻率大致相等。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述鎖相環(huán)還包括被上述控制單元控制的選擇器，上述選擇器在上述通常工作期間選擇上述預(yù)定電平的上述控制電壓，而在上述校準(zhǔn)工作期間選擇上述基準(zhǔn)電壓，并且將所選擇的電壓供給至上述壓控振蕩器的上述控制輸入。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，在上述校準(zhǔn)工作期間，在上述電壓電流轉(zhuǎn)換器的上述第一工作參數(shù)的值被設(shè)定之前，上述控制單元執(zhí)行以下狀態(tài)的上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率的測(cè)量，該狀態(tài)為向上述開環(huán)的上述鎖相環(huán)的上述壓控振蕩器的上述控制輸入供給了接地電位電平的上述控制電壓的狀態(tài)，在上述校準(zhǔn)工作期間，在上述電壓電流轉(zhuǎn)換器的上述第一工作參數(shù)值被設(shè)定之前，上述控制單元對(duì)上述壓控振蕩器的上述電壓電流轉(zhuǎn)換器的第二工作參數(shù)的值進(jìn)行設(shè)定，使得在執(zhí)行上述測(cè)量的期間向上述壓控振蕩器供給了上述接地電位電平的上述控制電壓的狀態(tài)下的上述振蕩輸出信號(hào)的上述頻率與預(yù)定的偏移頻率大致相等。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于，在上述校準(zhǔn)工作期間，在上述電壓電流轉(zhuǎn)換器的上述第一工作參數(shù)的值被設(shè)定之前， 上述選擇器向上述開環(huán)的上述鎖相環(huán)的上述壓控振蕩器的上述控制輸入供給上述接地電 位電平的上述控制電壓。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于，在上述校準(zhǔn)工作期間，在上述壓控振蕩器的上述電壓電流轉(zhuǎn)換器的上述第二工作參數(shù) 的值被設(shè)定之后，上述控制單元還執(zhí)行以下狀態(tài)的上述壓控振蕩器的上述振蕩輸出信號(hào)的 上述頻率的其他測(cè)量，該狀態(tài)為向上述開環(huán)的上述鎖相環(huán)的上述壓控振蕩器的上述控制輸 入供給了其電平比上述接地電位電平高且比上述預(yù)定電平的上述控制電壓低的其他基準(zhǔn) 電壓的狀態(tài)，在上述校準(zhǔn)工作期間，上述控制單元對(duì)上述壓控振蕩器的上述電壓電流轉(zhuǎn)換器的上述 第一工作參數(shù)的值進(jìn)行設(shè)定，使得在執(zhí)行上述其他測(cè)量的期間向上述壓控振蕩器供給了上 述其他基準(zhǔn)電壓的狀態(tài)下的上述振蕩輸出信號(hào)的上述頻率與低于上述預(yù)定頻率的其他預(yù) 定頻率大致相等。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于，在上述校準(zhǔn)工作期間，在上述第二工作參數(shù)的值被設(shè)定之后，上述選擇器將上述其他 基準(zhǔn)電壓供給至上述開環(huán)的上述鎖相環(huán)的上述壓控振蕩器的上述控制輸入。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，上述鎖相環(huán)還包括響應(yīng)上述相位頻率比較器的上述輸出來進(jìn)行上述環(huán)路濾波器的充 放電的充電泵。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于， 上述充電泵包括第一充電泵和第二充電泵，上述第一充電泵和上述第二充電泵響應(yīng)作為上述相位頻率比較器的上述輸出的UP端 輸出信號(hào)和DN端輸出信號(hào)而彼此反相地被驅(qū)動(dòng)，上述第一充電泵的第一充放電電流和上 述第二充電泵的第二充放電電流被設(shè)定為預(yù)定的比率，上述環(huán)路濾波器包括確定零點(diǎn)頻率的電阻和電容，上述電阻的一端連接著上述環(huán)路濾 波器的輸入端子，上述電阻的另 一端經(jīng)由上述電容而連接著接地電位，上述環(huán)路濾波器的上述電阻的上述一端和上述另一端分別由上述第一充電泵的上述 第一充放電電流和上述第二充電泵的上述第二充放電電流進(jìn)行驅(qū)動(dòng)，上述環(huán)路濾波器的上述電阻和上述電容被內(nèi)置于半導(dǎo)體芯片中。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路能夠連接在拾取器與主計(jì)算機(jī)之間，上述拾取器進(jìn)行作為盤記錄 再現(xiàn)裝置的存儲(chǔ)介質(zhì)的盤的數(shù)據(jù)讀出和數(shù)據(jù)寫入，上述半導(dǎo)體集成電路包括主接口，該主接口一方面將讀出數(shù)據(jù)供給至上述主計(jì)算機(jī)， 另一方面被供給來自上述主計(jì)算機(jī)的寫入數(shù)據(jù)，上述半導(dǎo)體集成電路包括信號(hào)處理單元，該信號(hào)處理單元一方面進(jìn)行來自上述拾取器 的讀出信號(hào)的信號(hào)處理，另一方面進(jìn)行向上述拾取器寫入的寫入信號(hào)的信號(hào)處理，上述鎖相環(huán)生成上述主接口和上述信號(hào)處理單元中的至少任一方使用的時(shí)鐘信號(hào)。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于， 上述主接口是ATA接口。
11. 一種半導(dǎo)體集成電路，其特征在于， 具備鎖相環(huán)和控制單元，上述鎖相環(huán)包括相位頻率比較器、環(huán)路濾波器、壓控振蕩器以及分頻器，能夠分別向上述相位頻率比較器的一個(gè)輸入端子和另一個(gè)輸入端子供給基準(zhǔn)信號(hào)和 來自上述分頻器的輸出的反饋信號(hào)，上述相位頻率比較器的輸出經(jīng)由上述環(huán)路濾波器而被供給至上述壓控振蕩器的控制 輸入，上述壓控振蕩器的輸出的振蕩輸出信號(hào)被供給至上述分頻器的輸入，上述壓控振蕩 器的上述振蕩輸出信號(hào)的頻率能夠響應(yīng)被供給至上述控制輸入的控制電壓來進(jìn)行控制，上述壓控振蕩器包括電壓電流轉(zhuǎn)換器和環(huán)形振蕩器，上述環(huán)形振蕩器具有奇數(shù)級(jí)的延遲電路，上述電壓電流轉(zhuǎn)換器響應(yīng)上述控制電壓來生成控制電流，利用上述控制電流來對(duì)上述 環(huán)形振蕩器的上述奇數(shù)級(jí)的延遲電路的各工作電流進(jìn)行設(shè)定，上述控制單元能夠?qū)⑸鲜鲦i相環(huán)在校準(zhǔn)工作期間和通常工作期間之間進(jìn)行切換，在上述通常工作期間，通過上述控制單元將上述鎖相環(huán)控制為閉環(huán)，而在上述校準(zhǔn)工 作期間，通過上述控制單元將上述鎖相環(huán)控制為開環(huán)，在上述通常工作期間，在上述閉環(huán)的上述鎖相環(huán)中，上述相位頻率比較器的上述輸出 經(jīng)由上述環(huán)路濾波器而被供給至上述壓控振蕩器的上述控制輸入來作為預(yù)定電平的上述 控制電壓，據(jù)此，上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率被作為由上述基準(zhǔn)信號(hào) 的頻率和上述分頻器的分頻數(shù)確定的預(yù)定頻率，在上述校準(zhǔn)工作期間，上述控制單元執(zhí)行以下狀態(tài)的上述壓控振蕩器的上述振蕩輸出 信號(hào)的上述頻率的第一測(cè)量，該狀態(tài)為在上述開環(huán)的上述鎖相環(huán)中向上述壓控振蕩器的上 述控制輸入供給了第一基準(zhǔn)電壓的狀態(tài)，其中該第一基準(zhǔn)電壓為高于接地電位的比較低的 電平，上述控制單元對(duì)上述壓控振蕩器的上述電壓電流轉(zhuǎn)換器的第一工作參數(shù)的值進(jìn)行設(shè) 定，使得在執(zhí)行上述頻率的上述第一測(cè)量的期間向上述壓控振蕩器供給了上述第一基準(zhǔn)電 壓的狀態(tài)下的上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率與上述第一預(yù)定頻率大致 相等，在上述校準(zhǔn)工作期間，在設(shè)定上述電壓電流轉(zhuǎn)換器的上述第一工作參數(shù)的值之后，上 述控制單元執(zhí)行以下狀態(tài)的上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率的第二測(cè)量， 該狀態(tài)為向上述壓控振蕩器的上述控制輸入供給了其電平比上述第一基準(zhǔn)電壓高且與上 述預(yù)定電平的上述控制電壓大致相等的第二基準(zhǔn)電壓的狀態(tài)，上述控制單元對(duì)上述壓控振蕩器的上述電壓電流轉(zhuǎn)換器的上述第二工作參數(shù)的值進(jìn) 行設(shè)定，使得在執(zhí)行上述頻率的上述第二測(cè)量的期間，向上述壓控振蕩器供給了上述第二 基準(zhǔn)電壓的狀態(tài)下的上述壓控振蕩器的上述振蕩輸出信號(hào)的上述頻率與比上述第一預(yù)定 頻率高的第二預(yù)定頻率大致相等。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于， 上述鎖相環(huán)還包括被上述控制單元控制的選擇器，上述選擇器在上述通常工作期間選擇上述預(yù)定電平的上述控制電壓，而在上述校準(zhǔn)工 作期間選擇上述第一基準(zhǔn)電壓和上述第二基準(zhǔn)電壓中的任一個(gè)，并且將所選擇的電壓供給至上述壓控振蕩器的上述控制輸入。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其特征在于，上述鎖相環(huán)還包括響應(yīng)上述相位頻率比較器的上述輸出來進(jìn)行上述環(huán)路濾波器的充 放電的充電泵。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路，其特征在于， 上述充電泵包括第一充電泵和第二充電泵，上述第一充電泵和上述第二充電泵響應(yīng)作為上述相位頻率比較器的上述輸出的UP端 輸出信號(hào)和DN端輸出信號(hào)而彼此反相地被驅(qū)動(dòng)，上述第一充電泵的第一充放電電流和上 述第二充電泵的第二充放電電流被設(shè)定為預(yù)定的比率，上述環(huán)路濾波器包括確定零點(diǎn)頻率的電阻和電容，上述電阻的一端連接著上述環(huán)路濾 波器的輸入端子，上述電阻的另 一端經(jīng)由上述電容而連接著接地電位，上述環(huán)路濾波器的上述電阻的上述一端和上述另一端分別由上述第一充電泵的上述 第一充放電電流和上述第二充電泵的上述第二充放電電流進(jìn)行驅(qū)動(dòng)，上述環(huán)路濾波器的上述電阻和上述電容被內(nèi)置于半導(dǎo)體芯片中。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路能夠連接在拾取器和主計(jì)算機(jī)之間，上述拾取器進(jìn)行作為盤記錄 再現(xiàn)裝置的存儲(chǔ)介質(zhì)的盤的數(shù)據(jù)讀出和數(shù)據(jù)寫入，上述半導(dǎo)體集成電路包括主接口 ，該主接口 一方面將讀出數(shù)據(jù)供給至上述主計(jì)算機(jī)， 另一方面被供給來自上述主計(jì)算機(jī)的寫入數(shù)據(jù)，上述半導(dǎo)體集成電路包括信號(hào)處理單元，該信號(hào)處理單元一方面進(jìn)行來自上述拾取器 的讀出信號(hào)的信號(hào)處理，另一方面進(jìn)行向上述拾取器寫入的寫入信號(hào)的信號(hào)處理，上述鎖相環(huán)生成上述主接口和上述信號(hào)處理單元中的至少任一方使用的時(shí)鐘信號(hào)。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其特征在于， 上述主接口是ATA接口。
全文摘要
本發(fā)明提供一種PLL，半導(dǎo)體集成電路的制造工藝存在偏差，該P(yáng)LL也具有所期望的頻率特性。具備PLL和控制單元(9)，PLL包括相位頻率比較器(1)、環(huán)路濾波器(3)、壓控振蕩器(VCO)(8)、分頻器(6)，VCO(8)包括電壓電流轉(zhuǎn)換器(VIC)和環(huán)形振蕩器。響應(yīng)控制電壓Vc，VIC生成設(shè)定環(huán)形振蕩器的工作電流的控制電流?？刂茊卧?9)將PLL切換為開環(huán)的校準(zhǔn)工作期間和閉環(huán)的通常工作期間。在通常工作期間，對(duì)VCO供給預(yù)定的控制電壓Vc，VCO的頻率被取為預(yù)定的頻率。在校準(zhǔn)工作期間，控制單元9對(duì)VIC(81)的工作參數(shù)T的值進(jìn)行設(shè)定，使得在供給了電平與控制電壓Vc的電平大致相等的基準(zhǔn)電壓VREF的狀態(tài)下測(cè)量VCO的頻率的期間，VCO的頻率變得與預(yù)定的頻率大致相等。
文檔編號(hào)H03L7/099GK101753136SQ20091022508
公開日2010年6月23日 申請(qǐng)日期2009年11月26日 優(yōu)先權(quán)日2008年11月28日
發(fā)明者川本高司 申請(qǐng)人:株式會(huì)社瑞薩科技