專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，具體涉及用于檢測(cè)信號(hào)線的信號(hào)波形斜度的技術(shù)。
背景技術(shù)：
在常規(guī)的檢測(cè)半導(dǎo)體集成電路中輸出信號(hào)線的信號(hào)波形斜度的方法中，由比較器檢測(cè)信號(hào)波形的"L"電平側(cè)的到達(dá)時(shí)間及其"H"電平側(cè)的到達(dá) 時(shí)間，并且由此獲得的躍遷時(shí)間(transition time )被轉(zhuǎn)換成專利文獻(xiàn)1中所 述的波形斜度。專利文獻(xiàn)1:美國專利文獻(xiàn)(US6278305 )的圖1-圖
發(fā)明內(nèi)容本發(fā)明要解決的問題不過，在檢測(cè)波形斜度和基于檢測(cè)到的波形斜度校正波形的常規(guī)方法中 存在兩個(gè)問題。 一個(gè)問題是當(dāng)由于串音(不期望的逆躍遷、假信號(hào)(須狀脈 沖)等)等產(chǎn)生異常波形時(shí)將識(shí)別到錯(cuò)誤的躍遷時(shí)間。另一問題是由于制造 工藝易變性所導(dǎo)致的比較器自身的響應(yīng)時(shí)間過長(zhǎng)，將引起波形斜度中的誤差。因此，本發(fā)明的主要目的在于提供一種半導(dǎo)體集成電路，其中，當(dāng)檢測(cè) 信號(hào)波形的斜度并基于檢測(cè)結(jié)果校正波形時(shí)，不會(huì)錯(cuò)誤地識(shí)別躍遷時(shí)間，也 不會(huì)造成波形斜度中的任何誤差。解決問題的手段為了解決上述問題，根據(jù)本發(fā)明的半導(dǎo)體集成電路包括 信號(hào)線；電壓電平檢測(cè)器，其用于檢測(cè)所述信號(hào)線的電壓電平；和 躍遷時(shí)間檢測(cè)器，其用于基于所述電壓檢測(cè)器檢測(cè)到的電壓電平，檢測(cè)所述信號(hào)線從非激活(inactive)的電壓狀態(tài)改變到激活(active)的電壓狀 態(tài)的躍遷時(shí)段的時(shí)間長(zhǎng)度，其中，電壓電平檢測(cè)器檢測(cè)所述躍遷時(shí)段中所述信號(hào)線的電壓電平。因此，可 以準(zhǔn)確地檢測(cè)到所述信號(hào)線的信號(hào)波形的斜度。所述躍遷時(shí)間檢測(cè)器優(yōu)選進(jìn) 一 步基于所述電壓電平檢測(cè)器檢測(cè)到的電產(chǎn)生的諸如波形逆躍遷之類的異常狀態(tài)。所述信號(hào)線躍遷時(shí)間檢測(cè)器優(yōu)選至少包括NMOS晶體管，其中 所述信號(hào)線連接到該NMOS晶體管的柵極，第一電壓連接到該NMOS晶體管的源極，而在所述信號(hào)線從非激活的電壓狀態(tài)改變到激活的電壓狀態(tài)的躍遷時(shí)段之前，大于所述第一電壓的電壓設(shè)置給所述NMOS晶體管的漏極，所述電壓電平檢測(cè)器檢測(cè)所述躍遷時(shí)段的所述NMOS晶體管的漏極電 壓，并且壓，檢測(cè)所述躍遷時(shí)段的時(shí)間長(zhǎng)度。因此，可以準(zhǔn)確地檢測(cè)到所述信號(hào)線的 信號(hào)波形斜度。所述NMOS晶體管的基底電壓優(yōu)選被設(shè)置成其閾值表示期望值。因此， 可以準(zhǔn)確地檢測(cè)到在所限定的任意電壓范圍內(nèi)信號(hào)線的信號(hào)波形的斜度。所述NMOS晶體管的基底電壓值優(yōu)選由阱上夾著該NMOS晶體管的基 底觸點(diǎn)所提供的基底電壓值設(shè)置，該NMOS晶體管形成于所述阱上。因此， 沒有必要分離NMOS晶體管形成在其上的阱，而且也可以設(shè)置每個(gè)NMOS 晶體管的基底電壓值。結(jié)果，可以減少半導(dǎo)體基底上的電路面積。所述電壓電平檢測(cè)器優(yōu)選包括PMOS晶體管，其中，第二電壓設(shè)置給它的源極，小于第二電壓的電壓在躍遷時(shí)段開始之前設(shè)置給它的漏極，而所述信號(hào)線連接到它的柵極；以及NMOS晶體管，其中，所述PMOS晶體管的漏極連接到該NMOS晶體 管的漏極，而該NMOS晶體管的漏極連接到自身的柵極，其中，所述電壓電平檢測(cè)器檢測(cè)所述躍遷時(shí)段的所述PMOS晶體管的漏極電 壓，并且所述躍遷時(shí)間檢測(cè)器基于所述電壓電平檢測(cè)器檢測(cè)到的所述PMOS晶 體管的漏極電壓檢測(cè)所述躍遷時(shí)段的時(shí)間長(zhǎng)度，并判斷在所述躍遷時(shí)段中是 否產(chǎn)生逆躍遷。因此，能準(zhǔn)確地檢測(cè)到信號(hào)線的信號(hào)波形斜度，并且能檢測(cè) 到不期望產(chǎn)生的諸如波形逆躍遷之類的異常狀態(tài)。PMOS晶體管的基底電壓優(yōu)選被設(shè)置成其閾值電壓表示期望值。因此， 能準(zhǔn)確地檢觀'j到信號(hào)線的信號(hào)波形斜度，并且能準(zhǔn)確地校正實(shí)際波形的斜 度，并將其改成所定義波形的斜度。所述電壓電平檢測(cè)器優(yōu)選至少包括NMOS晶體管，在NMOS晶體管中， 信號(hào)線連接到柵極，而且基底電壓是可控的。因此，能準(zhǔn)確地檢測(cè)到信號(hào)線 的信號(hào)波形斜度。進(jìn)一步地，能檢測(cè)到不期望產(chǎn)生的諸如波形逆躍遷之類的 異常，這是，而且進(jìn)一步地，能準(zhǔn)確地檢測(cè)到所定義的任意電壓范圍內(nèi)逆躍 遷中的波形斜度。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括躍遷時(shí)間調(diào)節(jié)器，用于基于所述躍 遷時(shí)間檢測(cè)器的檢測(cè)結(jié)果調(diào)節(jié)所述信號(hào)線的信號(hào)波形的躍遷時(shí)間。因此，能 準(zhǔn)確地檢測(cè)到信號(hào)線的信號(hào)波形斜度，并且能準(zhǔn)確地校正實(shí)際波形的斜度， 并將其改成所定義波形的斜度。上述描述所記載的"所定義波形"和"所定義的任意電壓范圍"由從事 半導(dǎo)體集成電路設(shè)計(jì)工藝的人來定義。這些規(guī)定表示各種在本發(fā)明所實(shí)現(xiàn)的 半導(dǎo)體集成電路被驅(qū)動(dòng)時(shí)就設(shè)計(jì)而言所能考慮到的最優(yōu)值。所述躍遷時(shí)間調(diào)節(jié)器可以不同地構(gòu)成。 一個(gè)示例是所述躍遷時(shí)間調(diào)節(jié)器 優(yōu)選通過調(diào)節(jié)信號(hào)線的接收機(jī)的靈敏度來調(diào)節(jié)躍遷時(shí)間。因此，能準(zhǔn)確調(diào)節(jié) 對(duì)應(yīng)于實(shí)際波形斜度的接收機(jī)側(cè)的靈敏度，這避免了發(fā)生波形接收中的誤差。例如，差分電路構(gòu)成所述接收機(jī)。所述信號(hào)線的接收機(jī)優(yōu)選包括通過第一時(shí)鐘彼此同步的多個(gè)寄存器；用于通過所述第一時(shí)鐘計(jì)數(shù)的第一計(jì)數(shù)器；用于通過所述第一計(jì)數(shù)器的輸出將所述信號(hào)線的值獲取到所述多個(gè)寄 存器之一中并通過第二時(shí)鐘計(jì)數(shù)的第二計(jì)數(shù)器；和用于使用所述第二計(jì)數(shù)器選擇所述多個(gè)寄存器的輸出之一的選擇器電 路，其中根據(jù)所述信號(hào)線的延遲值調(diào)節(jié)所述第二計(jì)數(shù)器的MSB值。因此，不用 增加等待時(shí)間(傳輸延遲，其是當(dāng)對(duì)內(nèi)存進(jìn)行訪問時(shí)產(chǎn)生的CPU的等待時(shí) 間長(zhǎng)度)就能在信號(hào)線中實(shí)現(xiàn)高速傳輸。所述差分電路優(yōu)選包括至少兩個(gè)MOS晶體管，在所述MOS晶體管中， 它們的柵極連接到所述信號(hào)線，其中MOS晶體管的基底電壓值由阱上夾著 所述NMOS晶體管的基底觸點(diǎn)所提供的基底電壓值設(shè)置，所述NMOS晶體 管形成于所述阱上。因此，沒有必要分離MOS晶體管形成在其上的阱，而 且也可以設(shè)置每個(gè)MOS晶體管的基底電壓值。結(jié)果，可以減少電路面積。所述躍遷時(shí)間調(diào)節(jié)器優(yōu)選通過調(diào)節(jié)連接到信號(hào)線的放大器的靈敏度來 調(diào)節(jié)躍遷時(shí)間。因此，沒有必要校正傳輸驅(qū)動(dòng)器，這有利地減少了信號(hào)線的 長(zhǎng)度。進(jìn)一步地，可以減少面積和功耗，并且能以更高的速度實(shí)現(xiàn)調(diào)節(jié)。當(dāng)信號(hào)線的傳送頻率最大為任意頻率值時(shí)，優(yōu)選切斷放大器。因此，當(dāng) 頻率低時(shí)，放大器沒有必要被有意操作，這降低了功耗。接收機(jī)的終端電阻優(yōu)選在信號(hào)線的傳輸頻率最大為任意頻率值時(shí)被切 斷。因此，當(dāng)頻率低時(shí)，沒有必要有意切斷終端電阻。結(jié)果，可以避免產(chǎn)生 DC電流，這降低了功耗。所述躍遷時(shí)間調(diào)節(jié)器優(yōu)選通過調(diào)節(jié)信號(hào)線的電阻值與電容值的乘積來 調(diào)節(jié)躍遷時(shí)間。因此，能以對(duì)所定義波長(zhǎng)的調(diào)節(jié)的寬度進(jìn)行延長(zhǎng)的方式準(zhǔn)確 地校正實(shí)際波形的斜度。發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器優(yōu)選根據(jù)發(fā)送側(cè)的數(shù)據(jù)躍遷狀態(tài)來調(diào)節(jié)信號(hào)傳 輸時(shí)間。因此，信號(hào)傳輸時(shí)間依據(jù)數(shù)據(jù)傳輸頻率而不同，這允許對(duì)頻率進(jìn)行 調(diào)制。結(jié)果，能實(shí)現(xiàn)更高速的信號(hào)線的傳輸。所述躍遷時(shí)間檢須'j器優(yōu)選包括相移時(shí)鐘發(fā)生器，用于產(chǎn)生彼此具有不同相位的時(shí)鐘；壓電平檢測(cè)器的檢測(cè)結(jié)果；和比較器，用于比較所述信息保持器所保持的電壓電平檢測(cè)結(jié)果與期望 值。因此，能準(zhǔn)確地檢測(cè)信號(hào)線的信號(hào)波形的斜度。進(jìn)一步，能阻擋校正過 程中的任何噪聲，并且能高速地準(zhǔn)確校正實(shí)際波形的斜度，并將其改為所定 義波形的斜度。所述相移時(shí)鐘發(fā)生器優(yōu)選包括彼此并聯(lián)連接的多個(gè)反相器；和用于通過控制信號(hào)切換所述多個(gè)反相器的輸出的選擇電路，其中所述多個(gè)反相器的MOS晶體管的基底電壓值由阱上夾著所述相應(yīng) MOS晶體管的基底觸點(diǎn)所提供的基底電壓值設(shè)置，所述MOS晶體管形成于 所述阱上。因此，相應(yīng)反相器的延遲值可以由沿信號(hào)傳輸方向設(shè)置在兩端的 基底電壓值設(shè)置。結(jié)果，相應(yīng)反相器的延遲值可以在簡(jiǎn)單的布圖設(shè)計(jì)中精細(xì) 地設(shè)置，而且能減小面積。所述躍遷時(shí)間檢測(cè)器優(yōu)選包括計(jì)算元件，用于計(jì)算比較器的比較結(jié)果之 間的差，其中，所述躍遷時(shí)間檢測(cè)器輸出與最小相位差相關(guān)的信息，在最小 相位差中比較器的比較結(jié)果是良好的。因此，可以處理來自所有檢測(cè)器的信 息，其結(jié)果是，能準(zhǔn)確且高速地檢測(cè)信號(hào)線的信號(hào)波形的斜度。進(jìn)一步地， 能準(zhǔn)確地校正的實(shí)際波形的斜度，并將其改為所定義波形的斜度。所述躍遷時(shí)間檢測(cè)器優(yōu)選包括比較器，用于比較電壓電平檢測(cè)器的檢測(cè) 結(jié)果之間的電壓差與基準(zhǔn)電壓值。因此，本發(fā)明能以簡(jiǎn)化的構(gòu)成實(shí)現(xiàn)。所述信號(hào)線優(yōu)選為時(shí)鐘信號(hào)線。因此，由于時(shí)鐘相位差造成的半導(dǎo)體集成電路的操作頻率的開銷可以得到降低。所述信號(hào)線優(yōu)選為總線線路。因此，能實(shí)現(xiàn)總線上的高速傳輸，并且由 此能降低半導(dǎo)體集成電路的總線中的等待時(shí)間。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括所述信號(hào)線的接收機(jī)，其中所述電 壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在接收機(jī)檢測(cè)到除期望值 之外的任何值之后執(zhí)行各自的處理。因此，由于各個(gè)電路元件僅在必要時(shí)操 作，所以可以降低功耗。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括用于存儲(chǔ)所述電壓電平檢測(cè)器、躍 遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器的輸出的存儲(chǔ)設(shè)備，其中，所述電壓電平檢 測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在半導(dǎo)體集成電路進(jìn)行出廠檢查(shipping inspection )時(shí)執(zhí)行各自的處理，并將從相應(yīng)處理獲得的結(jié)果存儲(chǔ) 在所述存儲(chǔ)設(shè)備中。因此，任何引起信號(hào)波形擾動(dòng)的因素都能在半導(dǎo)體集成 電路實(shí)際使用之前被調(diào)節(jié)，其中這些因素將惡化產(chǎn)率。所述電壓電平檢測(cè)器、躍遷時(shí)間檢觀'J器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在信號(hào)線 的操作頻率最小為任意值時(shí)執(zhí)行各自的處理。因此，波形的斜度僅在高速傳 輸?shù)娜我鈺r(shí)刻被校正，這降低了功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在信號(hào)線 的操作頻率最大為任意值時(shí)執(zhí)行各自的處理。因此，延遲時(shí)間可以在低速傳 輸中被調(diào)節(jié)成時(shí)序限制所執(zhí)行的時(shí)間界限之前的時(shí)間，并可以由此降低信號(hào) 線的電壓振幅。結(jié)果，可以由此縮減功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在半導(dǎo)體 集成電路出廠(shipment)之后的任意時(shí)段執(zhí)行各自的處理。因此，能校正 與信號(hào)線相關(guān)的各個(gè)電路中信號(hào)波形的準(zhǔn)確度隨時(shí)間的惡化。進(jìn)一步地，能 在半導(dǎo)體集成電路的實(shí)際使用過程中間歇地執(zhí)行校正。結(jié)果，可以降低功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在半導(dǎo)體 集成電路的溫度最小為任意值時(shí)執(zhí)行各自的處理。因此，能準(zhǔn)確地檢測(cè)到可 能導(dǎo)致信號(hào)線特性惡化的電阻和由發(fā)送機(jī)的影響產(chǎn)生的信號(hào)波形的斜度，這可能在高溫下產(chǎn)生。進(jìn)一步，當(dāng)在小于特定溫度下暫停校正時(shí)，能降低功耗。 所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在半導(dǎo)體 集成電路的溫度最大為任意值時(shí)執(zhí)行各自的處理。因此，能準(zhǔn)確地檢測(cè)到可 能銳化信號(hào)線特性的電阻和由發(fā)送機(jī)的影響產(chǎn)生的信號(hào)波形的異常躍遷，這 可能在低溫下產(chǎn)生。進(jìn)一步地，當(dāng)在大于特定溫度下暫停校正時(shí)，能降低功 耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在信號(hào)線 的振幅電壓最小為任意值時(shí)執(zhí)行各自的處理。因此，能準(zhǔn)確地檢測(cè)到可能銳 化信號(hào)線特性的電阻和由發(fā)送機(jī)的影響產(chǎn)生的信號(hào)波形的異常躍遷，這可能 在高壓下產(chǎn)生。進(jìn)一步，能準(zhǔn)確地校正信號(hào)線的信號(hào)波形的斜度。進(jìn)一步地，當(dāng)在小于特定電壓下暫停校正時(shí)，能降低功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在信號(hào)線 的振幅電壓最大為任意值時(shí)執(zhí)行各自的處理。因此，能準(zhǔn)確地檢測(cè)到可能引 起信號(hào)線特性惡化的電阻和由發(fā)送機(jī)的影響產(chǎn)生的信號(hào)波形的斜度，這可能 在低壓下產(chǎn)生。進(jìn)一步地，當(dāng)在大于特定電壓下暫停校正時(shí)，能降低功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在信號(hào)線 的激活率最小為任意值時(shí)執(zhí)行各自的處理。結(jié)果，在激活率低于特定值的同 時(shí)暫停校正時(shí)，能降低功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在與信號(hào) 線相關(guān)的功能塊啟動(dòng)其操作時(shí)執(zhí)行各自的處理。結(jié)果，每當(dāng)這些電路元件不 必要時(shí)就暫停它們，由此能降低功耗。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器優(yōu)選在暫停時(shí) 被斷電。結(jié)果，可以避免這些電路元件的電流泄露，由此能降低功耗。所述電壓電平檢測(cè)器優(yōu)選在暫停時(shí)保持所述電壓電平檢測(cè)器的檢測(cè)結(jié) 果。結(jié)果，即使在這些電路元件暫停時(shí)，也能將校正信息傳送到躍遷時(shí)間調(diào) 節(jié)器，并且能降低躍遷時(shí)間調(diào)節(jié)器的功耗。所述半導(dǎo)體集成電路優(yōu)選包括用于外部連接的焊盤；和用于輸出所述電壓電平檢測(cè)器的檢測(cè)結(jié)果的檢測(cè)結(jié)果輸出線，其中 所述檢測(cè)結(jié)果輸出線連接到所述焊盤。因此，無論這些電路元件是否正常操作，在出廠之前都能容易地得到檢查。結(jié)果，能調(diào)整這些電路元件的電路結(jié)構(gòu)，以便它們能正常操作。所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器各自都優(yōu)選包括半導(dǎo)體集成電路中的自測(cè)試功能。因此，在校正信號(hào)線的信號(hào)波形的躍遷時(shí)間之前，無論這些電路元件是否正常操作，都能高速地容易地進(jìn)行檢查。 結(jié)果，能調(diào)整這些電路元件的電路結(jié)構(gòu)，以便它們能正常操作。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括所述信號(hào)線的接收機(jī)，其中， 所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器調(diào)節(jié)所述接收 機(jī)，并位于靠近接收機(jī)的位置。因此，來自接收機(jī)的校正指令能高速地進(jìn)行 傳輸。進(jìn)一步，能減少信號(hào)線的面積開銷，這將使功耗降低。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括所述信號(hào)線的發(fā)送機(jī)，其中， 所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器調(diào)節(jié)所述發(fā)送 機(jī)，并位于靠近發(fā)送機(jī)的位置。因此，來自發(fā)收機(jī)的校正指令能高速地進(jìn)行 傳輸。進(jìn)一步，能減少信號(hào)線的面積開銷，這將使功耗降低。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括所述信號(hào)線的發(fā)送機(jī)/接收機(jī)，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器、躍遷時(shí)間調(diào)節(jié)器和發(fā)送機(jī)/接 收機(jī)使用公共的電源電壓。因此，可以減小專用于這些電路元件的電源線的 面積開銷，這有助于物理上的布圖設(shè)計(jì)。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括基底電壓控制器，用于向與信號(hào)線 相關(guān)的功能塊提供基底電壓，其中，所述基底電壓控制器的輸出電壓用作MOS晶體管的基底電壓。因此， 可以減小專用于這些電路元件的基底電壓控制器和基底信號(hào)線的面積開銷。 結(jié)果，可以降低功耗。根據(jù)不同的方案，本發(fā)明可以如下構(gòu)成。根據(jù)本發(fā)明的半導(dǎo)體集成電路 包括信號(hào)線；時(shí)鐘發(fā)生器，其用于產(chǎn)生多個(gè)彼此之間具有任意相位差的時(shí)鐘；和多個(gè)放大電路，用于與所述多個(gè)時(shí)鐘之一同步地比較基準(zhǔn)電壓與信號(hào)線 的電壓值，其中，放大電路的基準(zhǔn)電壓值彼此不同。因此，能夠在信號(hào)線的 躍遷過程中檢查到信號(hào)線的電勢(shì)是否處于任意設(shè)置的時(shí)鐘相位差中。所述半導(dǎo)體集成電路優(yōu)選進(jìn)一步包括比較電路，用于檢查所述多個(gè)放大 電路的輸出值與期望值是否一致。因此，能判斷出信號(hào)線的電壓值是否每次 都超過放大電路的基準(zhǔn)電壓。結(jié)果，能夠檢查到信號(hào)線的波形斜度是否處于 任意設(shè)置的時(shí)鐘相位差中。本發(fā)明的效果根據(jù)本發(fā)明，由電壓電平檢測(cè)器檢測(cè)信號(hào)線的電壓電平；由躍遷時(shí)間檢 測(cè)器基于來自電壓電平檢測(cè)器的信息，檢測(cè)信號(hào)線從非激活的電壓狀態(tài)變到時(shí)間調(diào)節(jié)器基于來自躍遷時(shí)間檢測(cè)器的信息，調(diào)節(jié)信號(hào)線的信號(hào)波形的躍遷 時(shí)間。因此，根據(jù)本發(fā)明，能準(zhǔn)確檢測(cè)到信號(hào)線的信號(hào)波形的斜度，而且也 能檢測(cè)到諸如不期望的波形逆躍遷之類的異常狀態(tài)。進(jìn)一步，能準(zhǔn)確校正實(shí) 際波形的斜度，并將其改為所定義波形的斜度。


圖1是圖示根據(jù)本發(fā)明優(yōu)選實(shí)施例的半導(dǎo)體集成電路的構(gòu)成的電路圖。圖3示出根據(jù)優(yōu)選實(shí)施例的電壓電平檢測(cè)電路的電源/基底電源的布圖 的示例。圖4示出根據(jù)優(yōu)選實(shí)施例的半導(dǎo)體集成電路的示例。 圖5示出根據(jù)優(yōu)選實(shí)施例的電子設(shè)備的示例。圖6示出根據(jù)優(yōu)選實(shí)施例的信號(hào)線電路和功能電路的示例 圖7是根據(jù)優(yōu)選實(shí)施例的信號(hào)線電路和功能電路的時(shí)序圖。
圖8是根據(jù)優(yōu)選實(shí)施例的信號(hào)線電路和功能電路的時(shí)序圖。
圖9示出根據(jù)優(yōu)選實(shí)施例的信號(hào)線電路、電壓電平檢測(cè)電路、功能電路 和比專交電路的示例。
圖10 A示出根據(jù)優(yōu)選實(shí)施例的差分放大電路的第 一 示例。
圖10B示出根據(jù)優(yōu)選實(shí)施例的差分放大電路的第二示例。
圖11A示出根據(jù)優(yōu)選實(shí)施例的差分放大電路的布圖的第 一示例。
圖11B示出根據(jù)優(yōu)選實(shí)施例的差分放大電路的布圖的第二示例。
圖12是圖示根據(jù)優(yōu)選實(shí)施例的能調(diào)節(jié)信號(hào)線的電感的躍遷時(shí)間調(diào)節(jié)電 路的示例的電路圖。
圖13是圖示根據(jù)優(yōu)選實(shí)施例的能調(diào)節(jié)信號(hào)線的電容的躍遷時(shí)間調(diào)節(jié)電 路的示例的電路圖。
圖14是圖示根據(jù)優(yōu)選實(shí)施例的能調(diào)節(jié)信號(hào)線的終端電阻的躍遷時(shí)間調(diào) 節(jié)電路的示例的電路圖。
圖15是圖示根據(jù)優(yōu)選實(shí)施例的能調(diào)節(jié)信號(hào)線的驅(qū)動(dòng)性能的躍遷時(shí)間調(diào) 節(jié)電路的示例的電路圖。
圖16示出根據(jù)優(yōu)選實(shí)施例的接收電路的示例。
圖17示出根據(jù)優(yōu)選實(shí)施例的接收電路的示例。
圖18示出根據(jù)優(yōu)選實(shí)施例的接收電路的示例。
圖19示出根據(jù)優(yōu)選實(shí)施例的接收電路的示例。
圖20示出根據(jù)優(yōu)選實(shí)施例的發(fā)送電路的示例。
圖21示出根據(jù)優(yōu)選實(shí)施例的發(fā)送電路的示例。
圖22是根據(jù)優(yōu)選實(shí)施例的發(fā)送電路的時(shí)序圖。
圖23是圖示根據(jù)優(yōu)選實(shí)施例的能調(diào)節(jié)信號(hào)線的接收電路的靈敏度的躍 遷時(shí)間調(diào)節(jié)電路的示例的電路圖。
圖24示出根據(jù)優(yōu)選實(shí)施例的放大電路的示例。圖25示出根據(jù)優(yōu)選實(shí)施例的放大電路的示例 圖26示例。
圖27是圖示根據(jù)優(yōu)選實(shí)施例的能調(diào)節(jié)信號(hào)線的電阻的躍遷時(shí)間調(diào)節(jié)電 ^各的示例的電^各圖。
圖28是圖示根據(jù)優(yōu)選實(shí)施例的躍遷時(shí)間調(diào)節(jié)電路的示例的電路圖。 圖29是圖示根據(jù)優(yōu)選實(shí)施例的躍遷時(shí)間調(diào)節(jié)電路的另一示例的電路圖。
圖30示出根據(jù)優(yōu)選實(shí)施例的相移時(shí)鐘發(fā)生電路的示例。
圖31示出根據(jù)優(yōu)選實(shí)施例的相移時(shí)鐘發(fā)生電路的示例。
圖32示出根據(jù)優(yōu)選實(shí)施例的相移時(shí)鐘發(fā)生電路的示例。
圖33示出根據(jù)優(yōu)選實(shí)施例的相移時(shí)鐘發(fā)生電路的布圖示例。
圖3 4是圖示根據(jù)優(yōu)選實(shí)施例的基底電壓控制電路的示例的電路圖。
圖35是圖示根據(jù)優(yōu)選實(shí)施例的電壓電平檢測(cè)電路的另一示例的電路圖。
附圖標(biāo)記的描述
1半導(dǎo)體集成電路
10信號(hào)線電路
11發(fā)送電路(發(fā)送機(jī))
12放大電路(放大器)
13接收電路(接收機(jī))
21， 22電壓電平^r測(cè)電路(電壓電平檢測(cè)器) 23躍遷時(shí)間檢測(cè)電路(躍遷時(shí)間檢測(cè)器) 24躍遷時(shí)間調(diào)節(jié)電路(躍遷時(shí)間調(diào)節(jié)器) 25測(cè)試/模式控制電路 25a測(cè)試電路 25b模式控制電路26功能電路
27基底電壓控制電路
28 4全測(cè)電^各
29CPU定時(shí)器
30激活率檢測(cè)電路
31比較電路
32觸發(fā)器
33比較器
34計(jì)數(shù)器
35相移時(shí)鐘發(fā)生電路 36計(jì)算元件
具體實(shí)施例方式
以下參考附圖描述本發(fā)明的優(yōu)選實(shí)施例。圖l是圖示根據(jù)優(yōu)選實(shí)施例的 半導(dǎo)體集成電路1的構(gòu)成的電路圖。IO表示半導(dǎo)體集成電路1中的信號(hào)線 電路。信號(hào)線電路10包括發(fā)送電路11、用于放大信號(hào)的放大電路12,以及 接收電路13。 21表示用于檢測(cè)發(fā)送電路11與放大電路12之間的信號(hào)線的 電壓電平的第一電壓電平檢測(cè)電路。22表示用于檢測(cè)放大電路12與接收電 路13之間的信號(hào)線的電壓電平的第二電壓電平檢測(cè)電路。電壓電平檢測(cè)電 路21和22包括MOS晶體管，并在三個(gè)NMOS晶體管QN1、 QN2和QN3 的柵極以及PMOS晶體管QP4的柵極處(參見附圖標(biāo)記D)接收來自信號(hào) 線的信號(hào)。電壓電平檢測(cè)電路21和22進(jìn)一步包括PMOS晶體管QP1、 QP2 和QP3,其中時(shí)鐘CLK1、 CLK2和CLK3輸入到柵極，并且電壓電平檢測(cè) 電路21和22在信號(hào)躍遷之前對(duì)輸出線0UT1、 0UT2和OUT3進(jìn)行預(yù)充電。 換句話說，每個(gè)電壓電平檢測(cè)電路21和22都具有多米諾(domino)電路結(jié) 構(gòu)。除了電路21和22之外，其它電壓電平檢測(cè)電路可以提供在信號(hào)線中的 多個(gè)位置，以便能準(zhǔn)確地檢測(cè)到信號(hào)波形的斜度。然而，圖中沒有示出任何其它的檢測(cè)電路。23表示用于利用電壓電平檢測(cè)電路21和22的檢測(cè)結(jié)果 來檢測(cè)躍遷時(shí)間(對(duì)應(yīng)于信號(hào)波形斜度)的躍遷時(shí)間檢測(cè)電路。24表示用 于通過基于躍遷時(shí)間檢測(cè)電路23的檢測(cè)結(jié)果調(diào)節(jié)躍遷時(shí)間來校正信號(hào)波形 的躍遷時(shí)間調(diào)節(jié)電路。躍遷時(shí)間調(diào)節(jié)電路24校正信號(hào)線電路IO的特性，從 而調(diào)節(jié)躍遷時(shí)間。如以下所述，有各種調(diào)節(jié)躍遷時(shí)間的可能方法。在本說明 中，調(diào)節(jié)端子Tc的值，以便調(diào)節(jié)躍遷時(shí)間。25表示測(cè)試/模式控制電路。測(cè) 試/沖莫式控制電路25包括測(cè)試電路25a和模式電路25b。測(cè)試電路25a測(cè)試 電壓電平檢測(cè)電路21和22、躍遷時(shí)間檢測(cè)電路23和躍遷時(shí)間調(diào)節(jié)電路24。 模式控制電路25b控制待測(cè)試的各個(gè)電路21、 22、 23和24。 26表示功能電 路，其用于實(shí)現(xiàn)半導(dǎo)體集成電路1的功能，并接收經(jīng)由信號(hào)線電路IO傳送 的信號(hào)，從而執(zhí)行預(yù)定的處理。盡管沒有示出，但是功能電路26也可以提 供在信號(hào)線電路10的傳輸側(cè)。27表示基底電壓控制電路?；纂妷嚎刂齐?路27向功能電路26提供期望的基底電壓。28表示檢測(cè)電路，其用于檢測(cè) 半導(dǎo)體集成電路l的溫度、電壓和頻率。檢測(cè)電路28連接到測(cè)試/模式控制 電路25。 29表示CPU定時(shí)器。CPU定時(shí)器29連接到測(cè)試/模式控制電路25。 30表示激活率檢測(cè)電路，其用于檢測(cè)信號(hào)線電路IO的激活率。31表示比較 電路，其用于判斷信號(hào)線電路IO是否輸出正常的期望值。比較電路31連接 到測(cè)試/模式控制電路25。
參見圖1，描述半導(dǎo)體集成電路1的操作。在啟動(dòng)信號(hào)線電路IO之前， 基底電壓從基底電壓控制電路27提供給電壓電平檢測(cè)電路21和22的相應(yīng) MOS晶體管的基底BN3、 BN2、 BN1和BP2?；纂妷嚎刂齐娐?7可以進(jìn) 一步控制接收電路13的基底電壓。進(jìn)一步，電壓0V、 VDD/2-Vt和VDD-Vt 分別施加到相應(yīng)NMOS晶體管QN1、QN2和QN3的源極，而電壓VDD/2+Vt 施加到PMOS晶體管QP4的源極。關(guān)于VDD，定義為信號(hào)線電路10的信 號(hào)電壓振幅寬度是OV-VDD。 Vt是MOS晶體管的閾值，并且從基底電壓控 制電路27施加基底電壓，以致Vt為300mV。在信號(hào)線電路10的信號(hào)線激 活之前，電壓電平4企測(cè)電3各21和22的時(shí)鐘CLK1、 CLK2和CLK3曾從"H"電平變?yōu)?L"電平，然后再轉(zhuǎn)回"H"電平。輸出線0UT1、 OUT2和PUT3 表示施加到PMOS晶體管QP1、 QP2和QP3的源極的電壓值。輸出線OUT4 表示施加到NMOS晶體管QN4的源極的電壓值。在一定量的時(shí)間過去之后， 信號(hào)線電路10的信號(hào)線從0V變到VDD。此時(shí)，從"H"電平到"L"電平 的躍遷從輸出線0UT1到輸出線OUT3依次發(fā)生。當(dāng)信號(hào)線電路10的信號(hào) 線在到VDD的躍遷過程中曾變?yōu)閂DD/2或小于VDD/2,然后變?yōu)閂DD時(shí)， 輸出線OUT4從"L"電平變?yōu)?H"電平，這即是檢測(cè)到逆躍遷。輸出線 OUT1-OUT4從"H"電平變?yōu)?L"電平的時(shí)間長(zhǎng)度由躍遷時(shí)間檢測(cè)電路 23a測(cè)量，并且所獲得的時(shí)間信息提供給躍遷時(shí)間調(diào)節(jié)電路24。躍遷時(shí)間調(diào) 節(jié)電路24對(duì)所提供的時(shí)間信息和先前定義的信號(hào)躍遷時(shí)間信息進(jìn)行比較， 并在信號(hào)線的實(shí)際躍遷時(shí)間信息不同于先前定義的躍遷時(shí)間信息的情況下， 調(diào)節(jié)信號(hào)線電路io的相應(yīng)部件的值。
如上所述，根據(jù)本實(shí)施例，可以準(zhǔn)確地檢測(cè)到信號(hào)線的信號(hào)波形斜度， 而且也能檢測(cè)到不期望產(chǎn)生的諸如波形逆躍遷之類的異常狀態(tài)。
以下描述更具體地實(shí)現(xiàn)到目前為止的說明的構(gòu)成。圖2示出電壓電平檢 測(cè)電路21的細(xì)節(jié)。PMOS晶體管QP1、 QP2和QP3由電壓提供電路21A供 電。電壓提供電路21A包括多個(gè)放大器1，連接在電源和地之間的電阻節(jié)點(diǎn) 的電壓輸入到放大器作為基準(zhǔn)電壓值。放大器1具有這樣的反饋結(jié)構(gòu)，即放 大器1的輸出電壓值被校正和改變?yōu)榛鶞?zhǔn)電壓值。相應(yīng)的電源電壓值從電壓 提供電路21A的放大器1提供給PMOS晶體管QP1、 QP2和QP3。在本優(yōu) 選實(shí)施例中，相應(yīng)MOS晶體管QPl、 QP2、 QP3、 QN1、 QN2和QN3的源 極電勢(shì)、基底電勢(shì)和時(shí)鐘可以分別進(jìn)行控制。
圖3示出提供基底電壓值BP1、 BN1、 BP2、 BN2、 BP3和BN3的方法 的細(xì)節(jié)，其中圖示了電壓電平檢測(cè)電路21的三個(gè)PMOS晶體管QP1、 QP2 和QP3以及三個(gè)NMOS晶體管QN1、 QN2和QN3的物理布圖，除了放大 器和電阻。PMOS晶體管QPl、 QP2和QP3提供在NWELL上，而NMOS 晶體管QN1、 QN2和QN3提供在PWELL上。這六個(gè)MOS晶體管QP1、QP2、 QP3、 QN1、 QN2和QN3的源極連接到單獨(dú)的布線，并且按上述順序 提供電勢(shì)VDD1、 VDD2、 VDD3、 VSS1、 VSS2和VSS3。 PMOS晶體管QP1 的漏極和NMOS晶體管QN1的漏極相連。按照類似的方式，PMOS晶體管 QP2和NMOS晶體管QN2的漏極相連。按照類似的方式，PMOS晶體管 QP3和NMOS晶體管QN3的漏極相連。各個(gè)MOS晶體管QP1、 QP2、 QP3、 QN1 、 QN2和QN3的漏極經(jīng)由0UT1 、 0UT2和OUT3的布線輸出到外部。 在NWELL上提供有基底支線BP 11 、 BP 12 、 BP21 、 BP23和BP3 ]。在PWELL 上提供有基底支線BNll、 BN12、 BN21、 BN23和BN31。在本優(yōu)選實(shí)施例 中，各個(gè)基底支線的基底電壓值提供如下BP11 = 1V; BP12=1.2V; BP21 = 1.2V; BP23=1.4V; BP31=2V; BN11=-1V; BN12=-0.8V; BN21=-0,8V; BN23二0.6V;且BN31=0。關(guān)于各個(gè)MOS晶體管的基底電壓值的設(shè)置，例 如，當(dāng)基底支線BP11和BP12的電壓值被阻分時(shí)所獲得的中間電壓值是 PMOS晶體管QP1的基底電壓值。即使PMOS晶體管QPl的閾值特性由于 其形狀或溝道區(qū)域中的注入濃度的可變性而不同于PMOS晶體管QP2和 QP3的閾值特性，那么當(dāng)基底支線BP11的電壓被調(diào)節(jié)時(shí)，PMOS晶體管QPl 的閾值也能被改變，從而獲得與PMOS晶體管QP2和QP3的閾值類似的值。 于是，關(guān)于晶體管特性的隨機(jī)可變性，可以校正特性。進(jìn)一步，圖3所示的 物理布圖的特征在于不用分開PWELL與PMOS晶體管QP1、 QP2和QP3 形成于其上的NWELL就能調(diào)節(jié)基底電壓。更具體地說，當(dāng)不同的基底電勢(shì) 提供給MOS晶體管時(shí)，通常為了提供電勢(shì)采用的是分離WELL。在這種情 況下，分離PWELL與PMOS晶體管QP1、QP2和QP3形成于其上的NWELL 的布圖設(shè)計(jì)就變得必要，其結(jié)果是，分離WELL產(chǎn)生間隔，導(dǎo)致產(chǎn)生面積 開銷。在根據(jù)本優(yōu)選實(shí)施例的圖3所示的物理布圖設(shè)計(jì)中，不會(huì)產(chǎn)生由分離 WELL導(dǎo)致的間隔，因此可以減小布圖面積。在圖3中，在每個(gè)WELL上， PMOS晶體管QPl和QP2的基底支線的數(shù)量是2;然而，在降低晶體管特 性的校正的正確性情況下，它也可以是l。這樣描述的布圖不僅在電壓電平 檢測(cè)電路21中有效，而且在希望將不同的基底電勢(shì)提供給MOS晶體管的情況下也是有效的。
圖4示出半導(dǎo)體集成電路1的細(xì)節(jié)，圖示了將本發(fā)明應(yīng)用于數(shù)據(jù)總線的 示例，其中數(shù)據(jù)總線用于在處理器和存儲(chǔ)器控制器用作功能電路26的情況
下發(fā)送和接收處理器與存儲(chǔ)器控制器之間的信號(hào)。存儲(chǔ)器控制器通過PAD 與外部傳輸數(shù)據(jù)。在外部與PAD之間的數(shù)據(jù)傳輸中，可能存在不同類型的 接口規(guī)范，例如DDR和常規(guī)的CMOS傳送。存儲(chǔ)器控制器經(jīng)由數(shù)據(jù)線電路 IO執(zhí)行與處理器A、處理器B和處理器C的數(shù)據(jù)傳輸。各個(gè)處理器與存儲(chǔ) 器控制器之間的信號(hào)線電路10被配置成具有如圖所示的總線寬度(32比特、 64比特、128比特等)。在處理器C與存儲(chǔ)器控制器之間，數(shù)據(jù)傳送時(shí)鐘沿 著數(shù)據(jù)線提供，以便數(shù)據(jù)按照時(shí)鐘同步的方式傳送。當(dāng)數(shù)據(jù)傳送時(shí)鐘線和數(shù) 據(jù)線一起提供時(shí)，布線延遲等基本相同。因此，與時(shí)鐘信號(hào)線與數(shù)據(jù)線不以 這種方式提供的情況相比，布線數(shù)據(jù)傳輸可以更容易實(shí)現(xiàn)。
圖5示出電子設(shè)備1D的細(xì)節(jié)示例，其中根據(jù)本發(fā)明的信號(hào)線電路10 橫跨多個(gè)芯片安裝。芯片1借助信號(hào)線電路IO執(zhí)行與芯片2、 3和4的數(shù)據(jù) 傳輸。信號(hào)線電路10中的電壓電平檢測(cè)電路21和22形成在相應(yīng)的芯片中。 用在信號(hào)線外圍中的材料可以是諸如硅的半導(dǎo)體。信號(hào)線可以不用任何材料 包圍。
圖6示出信號(hào)線10和功能電路26之間的連接示例的細(xì)節(jié)。功能電路 26通過觸發(fā)器FF接收數(shù)據(jù)。其余構(gòu)成沒有特別限制，例如可以提供處理器、 存儲(chǔ)器控制器等。接收電路13包括計(jì)數(shù)器1E1、計(jì)數(shù)器1E2、寄存器REG[1:4] 以及選擇器電路1E3。來自數(shù)據(jù)線的數(shù)據(jù)輸入到寄存器REG[1:4]，而寄存器 REG[1:4]由來自計(jì)數(shù)器1E1的輸出信號(hào)控制。更具體地說，4個(gè)輸出信號(hào)從 計(jì)數(shù)器1E1輸出，4個(gè)輸出信號(hào)之一使能，并且只有使能的寄存器REG的 數(shù)據(jù)被獲取。在各個(gè)寄存器REG[1:4]的輸出中，由使用來自計(jì)數(shù)器1E2的 輸出信號(hào)作為控制信號(hào)的選擇器電路1E3選擇4條數(shù)據(jù)中的一條，并且數(shù)據(jù) 被獲取到功能塊26的觸發(fā)器FF中。數(shù)據(jù)傳送時(shí)鐘遞增計(jì)數(shù)器1E1。
假定設(shè)計(jì)工藝中只使用兩個(gè)寄存器REG[1:4],那么在只使用兩個(gè)寄存器的狀態(tài)下，計(jì)數(shù)器1E1通過數(shù)據(jù)傳送時(shí)鐘執(zhí)行從1到2的計(jì)數(shù)，并且數(shù)據(jù)輸入到各個(gè)寄存器REG[1:2]。進(jìn)一步地，假定通過功能電路26的時(shí)鐘進(jìn)行 計(jì)數(shù)的計(jì)數(shù)器1E2能選擇從1到2的數(shù)據(jù)。在這種情況下，當(dāng)數(shù)據(jù)到達(dá)時(shí)間 與功能電路26的時(shí)鐘的上升沿到達(dá)時(shí)間的延遲之間的差在制造工藝之后增 加時(shí)，在接收電路13的輸出期望值中產(chǎn)生差。這種情況下的時(shí)序圖如圖7 所示。所述數(shù)據(jù)傳送時(shí)鐘可以用作功能電路26的時(shí)鐘。在圖中，橫軸表示 時(shí)間，縱軸表示各個(gè)數(shù)據(jù)傳送時(shí)鐘、功能塊時(shí)鐘、表示通過數(shù)據(jù)傳送時(shí)鐘傳 送信號(hào)線數(shù)據(jù)的周期的周期數(shù)、計(jì)數(shù)器1E1的計(jì)數(shù)值(十進(jìn)制數(shù))、表示通 過數(shù)據(jù)傳送時(shí)鐘傳送每個(gè)寄存器的輸出的周期的周期數(shù)、計(jì)數(shù)器2E2的計(jì)數(shù) 值和表示通過數(shù)據(jù)傳送時(shí)鐘傳送功能電路26的觸發(fā)器的輸出值的周期的周 期數(shù)。在示例中，等待時(shí)間(時(shí)鐘頻率的倍數(shù))為3。由CMP.131輸出的結(jié) 果傳送到模式控制電路25,而且信號(hào)線電路10的發(fā)送電路的速度由模式控 制電路25、延遲時(shí)間調(diào)節(jié)電路24等增加。在輸出期望值于以下周期中各不 相同的情況下，計(jì)數(shù)器2E2的計(jì)數(shù)值在TC[2]處移一位。因此，等待時(shí)間(時(shí) 鐘頻率的倍數(shù))僅為2，而且信號(hào)線數(shù)據(jù)能確保傳送到功能電路26。圖7是 在寫入"計(jì)數(shù)數(shù)目改變"的扇區(qū)處的節(jié)點(diǎn)的時(shí)序圖。圖8是[(數(shù)據(jù)傳送時(shí)鐘的上升沿與功能電路2 6的時(shí)鐘的上升沿之間的 延遲差)+數(shù)據(jù)傳送時(shí)間]小于[(數(shù)據(jù)傳送中的等待時(shí)間時(shí)鐘頻率的倍數(shù)) -(寄存器數(shù)M-l) x時(shí)鐘頻率]情況下的時(shí)序圖。橫軸表示時(shí)間，縱軸表示各個(gè)數(shù)據(jù)傳送時(shí)鐘、功能塊時(shí)鐘、表示通過數(shù)據(jù)傳送時(shí)鐘傳送信號(hào)線數(shù)據(jù)的 周期的周期數(shù)、計(jì)數(shù)器1E1的計(jì)數(shù)值(十進(jìn)制數(shù))、表示通過數(shù)據(jù)傳送時(shí)鐘 傳送每個(gè)寄存器的輸出的周期的周期數(shù)、計(jì)數(shù)器2E2的計(jì)數(shù)值和表示通過數(shù) 據(jù)傳送時(shí)鐘傳送功能電路26的觸發(fā)器的輸出值的周期的周期數(shù)。待使用的寄存器REG[1:4]數(shù)量在TC[1]處加1。數(shù)據(jù)傳送時(shí)鐘的上升沿 與功能電路26的時(shí)鐘的上升沿之間的延遲差由相位比較器1E5檢測(cè)，并且 數(shù)據(jù)傳送時(shí)間根據(jù)電壓電平檢測(cè)電路21和22中的數(shù)據(jù)變?yōu)閂DD/2的時(shí)間 差獲得。與待使用的寄存器REG[1:4]數(shù)量在TC[1]處力。1同時(shí)，計(jì)數(shù)器1E2的計(jì) 數(shù)值也在TC[1]增加。然后，計(jì)數(shù)值逐漸在TC[2]處減小，并且控制選擇器 電路1E3，以便REG[1:3]的獲取數(shù)據(jù)可以被選擇。根據(jù)該構(gòu)成，即使在數(shù)據(jù) 傳送時(shí)鐘的延遲和數(shù)據(jù)到達(dá)時(shí)間的延遲以及功能電路26的時(shí)鐘大不同于設(shè) 計(jì)工藝中的那些值并且等待時(shí)間(時(shí)鐘頻率的倍數(shù))僅為2的情況下，待使 用的寄存器REG[1:M]的數(shù)量也能得到可變地調(diào)整。結(jié)果，能以穩(wěn)定的方式 執(zhí)行數(shù)據(jù)傳輸。數(shù)據(jù)傳送時(shí)鐘可以從圖4所示的存儲(chǔ)器控制器傳送，或者可 以從半導(dǎo)體集成電路1的時(shí)鐘發(fā)生電路傳送。圖9是圖6所示示例的另一電路圖。附圖示出以簡(jiǎn)化方式實(shí)現(xiàn)電壓電平 檢測(cè)電路22、接收電路13和期望值比較電路31的示例。在圖9中，電壓 電平檢測(cè)電路22包括三個(gè)差分電路1EC1。各個(gè)差分電路1EC1按照?qǐng)D10A 和圖10B所示的方式進(jìn)行配置。各個(gè)差分電路1EC1與時(shí)鐘11、 12和13同 步地放大輸入信號(hào)電壓值與基準(zhǔn)電壓Vref 1 、 Vref2和Vref3之間的相應(yīng)差。 圖IOA和圖IOB之間的區(qū)別在于是PMOS晶體管還是NMOS晶體管構(gòu)成差 分對(duì)晶體管。圖9所示的接收電路13包括三個(gè)寄存器，而各個(gè)差分電路1EC1 的輸出連接到寄存器的數(shù)據(jù)輸入端子。比較電路31包括與三輸入EXOR同 步的觸發(fā)器，其用于通過dk2判斷三個(gè)差分電路lECl的輸出是否彼此一致。之前設(shè)置的延遲值構(gòu)成時(shí)鐘clkll、 clkl2和clk13。例如，10psec的延 遲值設(shè)置在時(shí)鐘clkll、 clkl2和clkl3中。不同的電壓值設(shè)置在基準(zhǔn)電壓 Vrefl、 Vref2和Vref3，它們具有這樣的電勢(shì)差Vrefl=0.4V、 Vref2=0.5V 和Vref3=0.6V。在信號(hào)線的波形斜度滿足基準(zhǔn)波形斜度值[V/sec]的情況下， 圖IOA所示的所有差分電路輸出"H",且"H"被獲取到比較電路31中的 觸發(fā)器的數(shù)據(jù)。用于檢測(cè)信號(hào)線下降沿波形斜度的電路可以由延遲值按照時(shí) 鐘clkll、 clkl2和clkl3的順序設(shè)置的電路實(shí)現(xiàn)。進(jìn)一步，比較電路31能 以相同的方式配置。經(jīng)這樣的配置，數(shù)據(jù)保持電路可以被電壓電平檢測(cè)電路 22和接收電路13共享。結(jié)果，可以減小面積，并能降低功耗。當(dāng)圖IOA和圖10B所示的差分對(duì)晶體管根據(jù)圖IIA和圖IIB所示的布圖進(jìn)行配置時(shí)，因?yàn)楫?dāng)基底電壓值被差分設(shè)置在圖11A所示的基底支線VBP11和VBP12中時(shí)，在位于NWELL上的電阻中產(chǎn)生電勢(shì)差，并由此改 變差分對(duì)晶體管的基底電壓，所以可以減少差分對(duì)晶體管的偏移量(閾值 差)，其結(jié)果是閾值可以相等。在差分對(duì)晶體管的閾值不存在任何可變性時(shí)， 相同的電勢(shì)設(shè)置在基底支線VBP11和VBP12中，這避免了偏移量的產(chǎn)生。 在差分對(duì)晶體管的閾值存在任何可變性時(shí)，不同的電勢(shì)設(shè)置在VBP11和 VBP12中。因此，各個(gè)晶體管的基底電勢(shì)可以依據(jù)差分對(duì)晶體管與基底支線 之間的位置關(guān)系精細(xì)調(diào)節(jié)。簡(jiǎn)而言之，可以調(diào)節(jié)閾值。作為改進(jìn)差分對(duì)晶體 管的偏移量的結(jié)果，可以以更高的準(zhǔn)確性比較電壓值。接下來描述躍遷時(shí)間調(diào)節(jié)電路24的各種示例。這些躍遷時(shí)間調(diào)節(jié)電路 24中的任何一個(gè)都根據(jù)躍遷時(shí)間檢測(cè)電路23檢測(cè)到的躍遷時(shí)間通過改變信 號(hào)線電路10的特性來調(diào)節(jié)信號(hào)線的波形。為了這樣做，有必要產(chǎn)生用于基 于躍遷時(shí)間檢測(cè)電路2 3 #r測(cè)到的躍遷時(shí)間來改變信號(hào)線電路10的特性的控 制信號(hào)。沒有示出產(chǎn)生控制信號(hào)必要的構(gòu)成，因?yàn)楸绢I(lǐng)域的普通技術(shù)人員通 過采用比較電路、計(jì)數(shù)器和觸發(fā)器可以容易地實(shí)現(xiàn)。圖12示出躍遷時(shí)間調(diào)節(jié)電路24A，其是躍遷時(shí)間調(diào)節(jié)電路24的示例。 躍遷時(shí)間調(diào)節(jié)電路24A調(diào)節(jié)信號(hào)線的電感值。躍遷時(shí)間調(diào)節(jié)電路24A將電 流施加給信號(hào)線電路10的連接點(diǎn)Tc,以便產(chǎn)生信號(hào)線的感應(yīng)部件的互感， 從而調(diào)節(jié)電感。電流值根據(jù)躍遷時(shí)間檢測(cè)電路23檢測(cè)到的躍遷時(shí)間來確定。圖13示出躍遷時(shí)間調(diào)節(jié)電路24B,其是躍遷時(shí)間調(diào)節(jié)電路24的另一示 例。躍遷時(shí)間調(diào)節(jié)電路24B調(diào)節(jié)信號(hào)線的電容。躍遷時(shí)間調(diào)節(jié)電路24B根 據(jù)躍遷時(shí)間檢測(cè)電路23檢測(cè)到的躍遷時(shí)間，在沿著信號(hào)線提供的布線中， 產(chǎn)生波形躍遷，可以是相同的躍遷，或者也可以是相反相位的躍遷。因此， 躍遷時(shí)間調(diào)節(jié)電路24B能通過調(diào)節(jié)在布線中產(chǎn)生的躍遷方向和振幅來調(diào)節(jié) 信號(hào)線的電容。圖14示出躍遷時(shí)間調(diào)節(jié)電路24C，其是躍遷時(shí)間調(diào)節(jié)電路24的又一示 例。躍遷時(shí)間調(diào)節(jié)電路24C調(diào)節(jié)用作信號(hào)線中接收電路13的終端電阻的阻值。躍遷時(shí)間調(diào)節(jié)電路24C能根據(jù)躍遷時(shí)間檢測(cè)電路23檢測(cè)到的躍遷時(shí)間 通過調(diào)節(jié)NMOS晶體管的柵極電壓來調(diào)節(jié)信號(hào)線的終端電阻。圖15示出躍遷時(shí)間調(diào)節(jié)電路24D，其是躍遷時(shí)間調(diào)節(jié)電路24的又一示 例。躍遷時(shí)間調(diào)節(jié)電路2 4 D控制信號(hào)線中的發(fā)送電路11的驅(qū)動(dòng)性能調(diào)節(jié)器。 發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器控制構(gòu)成發(fā)送側(cè)驅(qū)動(dòng)器的NMOS晶體管的并行度 (degree of parallelization )、源極電源電壓{直、基底電壓值、也構(gòu)成發(fā)送側(cè) 驅(qū)動(dòng)器的電阻值等。圖1所示的放大電路12的驅(qū)動(dòng)性能可以通過躍遷時(shí)間 調(diào)節(jié)電路24D來控制。結(jié)果，可以進(jìn)一步提高準(zhǔn)確性。圖16示出用于同步控制驅(qū)動(dòng)性能和終端電阻的躍遷時(shí)間調(diào)節(jié)電路24的 示例。5A表示用作終端電阻電路和驅(qū)動(dòng)性能調(diào)節(jié)電路的電路，其對(duì)應(yīng)于躍 遷時(shí)間調(diào)節(jié)電路24D。在電路5A中，可變電阻5B和可變反相器5B1并聯(lián)， 并且信號(hào)線5BII和5B10輸入到差分電路。當(dāng)輸入到端子En2[ 1:2]和Ep2[ 1:2] 的值根據(jù)躍遷時(shí)間檢測(cè)電路23的檢測(cè)結(jié)果改變時(shí)，可變反相器5B1的驅(qū)動(dòng) 性能也可以改變。圖17示出圖16的可變電阻5B的細(xì)節(jié)。可變電阻5B包括三個(gè)傳輸門 Tmns5Bl、 Trans5B2和Trans5B3。 PMOS晶體管或NMOS晶體管構(gòu)成傳輸 門Trans5Bl、 Trans5B2和Trans5B3。當(dāng)輸入到用于調(diào)節(jié)由傳輸門Trans5Bl、 Trans5B2和Trans5B3構(gòu)成的三個(gè)電阻的柵極電壓調(diào)節(jié)端子EN1[1:3]和 EP1[1:3]以及基底電壓端子BP1[1:3]和BN1[1:3]的值，根據(jù)躍遷時(shí)間檢測(cè)電 路23的檢測(cè)結(jié)果進(jìn)行調(diào)節(jié)時(shí)，可以控制可變電阻5B的電阻值。每個(gè)柵極電 壓調(diào)節(jié)端子EN1[1:3]和EP1[1:3]以及基底電壓端子BP1[1:3]和BN1[1:3]處的 電壓都具有類似的值。這些端子被調(diào)節(jié)，以便為了以期望的時(shí)鐘頻率傳送數(shù) 據(jù)，通過在電壓電平檢測(cè)電路22中獲得的信號(hào)波形信息和接收電路13的期 望值來提高信號(hào)線5B1I和5B10之間的電壓差。更具體地說，當(dāng)高速傳送 數(shù)據(jù)(千兆赫級(jí))時(shí)，可變電阻5B被設(shè)置成具有若干千歐。當(dāng)數(shù)據(jù)低速傳 送(最多千兆赫級(jí))時(shí)，用于調(diào)節(jié)可變電阻5B的電阻值的柵極電壓調(diào)節(jié)端 子EN1[1:3]和柵極電壓調(diào)節(jié)端子EP1[1:3]被分別設(shè)置成0V和電源電壓值。因此，沒有必要將信號(hào)線5B1I連接到終端電阻，并且當(dāng)數(shù)據(jù)低速傳送時(shí)，其一端可以開路，這防止了在終端電阻中產(chǎn)生DC電流。結(jié)果，可以降低功耗。進(jìn)一步地，在根據(jù)不同方法執(zhí)行高速數(shù)據(jù)傳送和低速數(shù)據(jù)傳送的情 況下(在該示例中，在高速傳送數(shù)據(jù)中是電流模式方法，而在低速傳送數(shù)據(jù) 中是電壓模式方法)，兩種方法都能采用上述構(gòu)成。圖18示出終端電阻電路5A用于接收電路13的差分信號(hào)的情況，其中 圖16所示的可變終端電路連接到信號(hào)線5B1I和5B1IB。在終端電阻5A'中， 可以連接另一控制信號(hào)。因此，終端電阻電路5A和5A'的電阻值可以根據(jù) 信號(hào)線5B1I和5B1IB的波形斜度進(jìn)行調(diào)節(jié)。圖19示出可變電阻5B連接到接收電路13的差分信號(hào)線5B1I和5B1IB 對(duì)的示例。根據(jù)躍遷時(shí)間檢測(cè)電路23的檢測(cè)結(jié)果，調(diào)節(jié)用于調(diào)節(jié)三個(gè)傳輸 門的電阻的柵極電壓調(diào)節(jié)端子EN1[1:3]和EP1[1:3]的值以及基底電壓端子 BP1[1:3]和BN1[1:3]的值。因此，終端電阻5B的電阻值可以根據(jù)信號(hào)線5B1I 和5B1IB對(duì)的波形斜度進(jìn)行調(diào)節(jié)。圖20是表示圖1的發(fā)送電路11的細(xì)節(jié)的圖。傳送之前的數(shù)據(jù)D1連接 到觸發(fā)器5E1的數(shù)據(jù)輸入端、邏輯5E2的A端子和躍遷時(shí)間調(diào)節(jié)電路24的 輸入端子。進(jìn)一步，邏輯5E2的B端子連接到觸發(fā)器5E1的輸出端子Q， 并且邏輯5E的真值表如圖20所示。當(dāng)A和B輸入端子顯示相同的值時(shí)， 數(shù)據(jù)不會(huì)從躍遷時(shí)間調(diào)節(jié)電路24傳送和輸出。當(dāng)A和B輸入端子顯示不同 的值時(shí)，數(shù)據(jù)從躍遷時(shí)間調(diào)節(jié)電路24傳送和輸出。躍遷時(shí)間調(diào)節(jié)電路24A 不斷地傳送數(shù)據(jù)Dl。根據(jù)該構(gòu)成，信號(hào)線的電壓振幅和電流性能可以根據(jù) 信號(hào)線的數(shù)據(jù)模式進(jìn)行調(diào)節(jié)。進(jìn)一步，躍遷時(shí)間調(diào)節(jié)電路24和24A通過來 自圖1所示端子Tc的控制信號(hào)EB1和EB2來調(diào)節(jié)輸出電壓值。結(jié)果，發(fā)送 電路11中的信號(hào)線的波形斜度可以根據(jù)數(shù)據(jù)模式進(jìn)行改變。換句話說，因 為數(shù)據(jù)傳送時(shí)間可變，所以可以調(diào)制信號(hào)線的頻率，這提高了傳送速度。圖21是表示圖1的發(fā)送電路11的細(xì)節(jié)的另一張圖。傳送之前的數(shù)據(jù) Dl連接到觸發(fā)器5E3的數(shù)據(jù)輸入端和開關(guān)5F2的端子。傳送時(shí)鐘clk輸入到占空校正(duty correction ) 5F1和觸發(fā)器5E3的時(shí)鐘端子。開關(guān)5F2通過 來自占空校正5F1的時(shí)鐘CLKA執(zhí)行開關(guān)操作，并在時(shí)鐘CLKA為"H"的 時(shí)段傳送所輸入的D1，而且在時(shí)鐘CLKS為"L"的時(shí)段，觸發(fā)器5E3的 反相輸出QB被傳送。開關(guān)5F2的另一端子輸入到躍遷時(shí)間調(diào)節(jié)電路24中。 占空校正5F1通過來自圖1所示的端子Tc的控制信號(hào)EA來調(diào)節(jié)時(shí)鐘CLKA 的占空比("H"時(shí)段和"L"時(shí)段之間的比)。進(jìn)一步，躍遷時(shí)間調(diào)節(jié)電 路24通過從躍遷時(shí)間檢測(cè)電路23輸出的控制信號(hào)EB調(diào)節(jié)輸出電壓值。于 是，發(fā)送電路11的信號(hào)線的斜度能得到改變。換句話說，因?yàn)閿?shù)據(jù)傳送時(shí) 間可變，所以信號(hào)線的頻率可以被調(diào)制，這提高了傳送速度。圖22是時(shí)序圖。橫軸表示時(shí)間，而縱軸表示時(shí)鐘CLKA、 Dl觸發(fā)器 5E3的反相輸出QB和躍遷時(shí)間調(diào)節(jié)電路24的輸出O。躍遷時(shí)間調(diào)節(jié)電路 24的輸出O的頻率根據(jù)Dl的數(shù)據(jù)模式和時(shí)鐘CLKA的占空比而不同。在圖16-21所示的示例中，躍遷時(shí)間調(diào)節(jié)電路24并入信號(hào)線電路10中。 圖23表示作為躍遷時(shí)間調(diào)節(jié)電路24的又一示例的躍遷時(shí)間調(diào)節(jié)電路24E。 躍遷時(shí)間調(diào)節(jié)電路24E調(diào)節(jié)信號(hào)線中的接收電路13的靈敏度，并進(jìn)一步調(diào) 節(jié)差分電路電源的柵極G的偏壓值。信號(hào)線電路10的放大電路12可以按 照類似的調(diào)節(jié)方法由躍遷時(shí)間調(diào)節(jié)電路24E調(diào)節(jié)。結(jié)果，能發(fā)揮進(jìn)一步改進(jìn) 的效果。圖23所示的接收電路13的信號(hào)線連接到柵極的兩個(gè)MOS晶體管能根 據(jù)參見圖3和圖11詳細(xì)描述的布圖，調(diào)節(jié)相應(yīng)MOS晶體管的基底電壓。因 此，可以校正差分對(duì)晶體管的可變性。對(duì)于校正，當(dāng)來自接收電路的輸出輸 入到CMP 31并且當(dāng)輸入到其中的接收電路的輸出不同于期望值時(shí)，TC借 助躍遷時(shí)間調(diào)節(jié)電路24由模式控制電路25進(jìn)行控制。這里使用的TC控制 是控制位于差分對(duì)晶體管兩端的基底觸點(diǎn)的電壓值。圖24是示出放大電路2細(xì)節(jié)的圖。PMOS柵極電容和可變電阻6A1 連接到NMOS晶體管對(duì)和以交叉耦合方式連接到差分信號(hào)線5B1I和5B1IB 對(duì)的NMOS的源極?？勺冸娙?A1根據(jù)躍遷時(shí)間檢測(cè)電路23的檢測(cè)結(jié)果進(jìn)行控制。因此，可以改變放大電路12的阻抗。圖25是示出放大電路12細(xì)節(jié)的另一張圖。差分信號(hào)線5B1I和5B1IB 對(duì)連接到NMOS晶體管的漏極，在NMOS晶體管中，E2[l:2]連接到柵極， 并且以交叉耦合方式相連的NMOS的漏極連接到相同NMOS晶體管的源 極?？勺冸娮?A1根據(jù)躍遷時(shí)間檢測(cè)電路23的檢測(cè)結(jié)果進(jìn)行控制。El[l:2] 和E2[l:2]也可以根據(jù)躍遷時(shí)間檢測(cè)電路23的檢測(cè)結(jié)果進(jìn)行控制，并且能更 靈活地改變放大電路12的阻抗。因此，能調(diào)節(jié)躍遷時(shí)間。當(dāng)數(shù)據(jù)低速傳送 時(shí)，El[l:2]和E2[l:2]的電勢(shì)都設(shè)置為0。結(jié)果，能實(shí)現(xiàn)常規(guī)的CMOS接口 ， 并可以由此降低功耗。圖26示出放大電路12由電壓電平檢測(cè)電路21直接校正的示例。電壓 電平檢測(cè)電路21按照與圖9所示相同的方式進(jìn)行配置，其中時(shí)鐘clkl 1 、 clkl2 和clk 13以及基準(zhǔn)電壓vref 1 、 vref2和vref3根據(jù)相同的方法進(jìn)行設(shè)置。電壓 電平檢測(cè)電路21的放大電路1E1C1的輸出端OUT[3:l]連接到放大電路12 的相應(yīng)PMOS晶體管的柵極。在根據(jù)該構(gòu)成信號(hào)線從"L"電平躍遷到"H" 電平的過程中，當(dāng)信號(hào)線的電勢(shì)電平不能在特定的時(shí)間段內(nèi)獲得時(shí)，電流被 放大電路12中的PMOS晶體管放大。當(dāng)信號(hào)線從"H"電平轉(zhuǎn)變?yōu)?L"電 平時(shí)，可以應(yīng)用類似的方法，這很容易采用。該方法也可以應(yīng)用于發(fā)送電路 11和4妄收電路13。圖27示出作為躍遷時(shí)間調(diào)節(jié)電路24的又一示例的躍遷時(shí)間調(diào)節(jié)電路 24F。躍遷時(shí)間調(diào)節(jié)電路24F調(diào)節(jié)信號(hào)線的電阻值。更具體地說，躍遷時(shí)間 調(diào)節(jié)電路24F通過調(diào)節(jié)用開關(guān)并聯(lián)的電阻數(shù)來調(diào)節(jié)電阻值。當(dāng)信號(hào)線的電阻 值和電容值都被躍遷時(shí)間調(diào)節(jié)電路24F調(diào)節(jié)時(shí)，調(diào)節(jié)寬度可以延長(zhǎng)，因此能 準(zhǔn)確地校正信號(hào)線的躍遷。圖28示出作為躍遷時(shí)間檢測(cè)電路23的示例的躍遷時(shí)間沖僉測(cè)電路23A。用于由彼此具有不同相位的時(shí)鐘保持電壓電平檢測(cè)電路21的信息的觸發(fā)器 32、用于比較來自觸發(fā)器32的信息與期望值的比較器33，以及計(jì)數(shù)器34。躍遷時(shí)間檢測(cè)電路23A使時(shí)鐘按照相位差的升序產(chǎn)生，并在信息與期望值一致時(shí)輸出時(shí)間信息。換句話說，圖28示出只使用圖1所示的電壓電平檢測(cè)電路21的QP1 的示例。在第一時(shí)鐘輸入到觸發(fā)器32之前，NMOS晶體管QN1的源極電壓 設(shè)置為接地，而PMOS晶體管QP1的源極電壓設(shè)置為VDD/2。然后，信號(hào) 線被激活，時(shí)鐘輸入到觸發(fā)器32，觸發(fā)器32的輸出端Q在比較器33中與 期望值進(jìn)行比較，當(dāng)輸出Q與期望值一致時(shí)計(jì)數(shù)器34遞減，在相移時(shí)鐘發(fā) 生電路35中時(shí)鐘準(zhǔn)備好用所定義的時(shí)鐘相位差進(jìn)行負(fù)向移位，并且在相移 時(shí)鐘發(fā)生電路35中時(shí)鐘用所定義的時(shí)鐘相位差進(jìn)行負(fù)向移位。重復(fù)前述操 作，直到輸出Q與期望值不一致。恰在檢測(cè)到不一致之前的狀態(tài)值保持在 計(jì)數(shù)器34中。該值被稱為T1。接下來，NMOS晶體管QN1的源極電壓被預(yù)先設(shè)置為VDD/2-Vt。PMOS 晶體管QP1的源極電壓被設(shè)置為VDD-Vt。然后，信號(hào)線被激活，時(shí)鐘輸入 到觸發(fā)器32,觸發(fā)器32的輸出端Q在比較器33中與期望值進(jìn)行比較，并 且當(dāng)輸出Q與期望值一致時(shí)計(jì)數(shù)器34遞減。重復(fù)前述操作，直到輸出Q與 期望值不一致。恰在檢測(cè)到不一致之前的狀態(tài)值保持在計(jì)數(shù)器34中。該值 凈皮稱為T2。接下來，NMOS晶體管QN1的源極電壓被預(yù)先設(shè)置為VDD-Vt。 PMOS 晶體管QP1的源極電壓被設(shè)置為3VDD/2-Vt。然后，信號(hào)線被激活，時(shí)鐘 輸入到觸發(fā)器32,觸發(fā)器32的輸出端Q在比較器33中與期望值進(jìn)行比較， 并且當(dāng)輸出Q與期望值一致時(shí)計(jì)數(shù)器34遞減。重復(fù)前述操作，直到輸出Q 與期望值不一致。恰在檢測(cè)到不一致之前的狀態(tài)值保持在計(jì)數(shù)器中。該值被 稱為T3。這些值Tl 、 T2和T3從計(jì)數(shù)器34輸入到躍遷時(shí)間調(diào)節(jié)電路24中。從 T2-T1獲得的差表示當(dāng)信號(hào)線直到0V —VDD/2時(shí)的波形的斜度值，從T3-T2 獲得的差表示當(dāng)信號(hào)線直到VDD/2 —VDD時(shí)的波形的斜度值，而從T3-T1 獲得的差表示當(dāng)信號(hào)線直到0 —VDD時(shí)的波形的斜度值。當(dāng)這些值小時(shí)，在躍遷時(shí)間檢測(cè)電路24中控制TC,以便使信號(hào)線的波形平緩。當(dāng)這些值大時(shí)， 在躍遷時(shí)間檢測(cè)電路24中控制TC,以便使信號(hào)線的波形陡峭。重復(fù)上述操 作，直到信號(hào)線波形的斜度顯示期望值。在準(zhǔn)確性可以較低并且所要求的波形斜度最大為某一程度的情況下，在 電壓電平檢測(cè)電路21的MOS晶體管QP1和QN1被設(shè)置為電源電壓值之后， 信號(hào)線被激活。當(dāng)觸發(fā)器32的輸出Q的值與期望值一致時(shí)，執(zhí)行后續(xù)的操 作，而不用遞減計(jì)數(shù)器34。當(dāng)觸發(fā)器32的輸出Q的值與期望值不同時(shí)，在 躍遷時(shí)間調(diào)節(jié)電路24中控制TC,以便使信號(hào)線的波形陡咱。在檢測(cè)到小振 幅的波形時(shí)，電壓電平檢測(cè)電路21的供給電壓被調(diào)節(jié)。圖29示出作為躍遷時(shí)間檢測(cè)電路23的另一示例的躍遷時(shí)間檢測(cè)電路 23B。躍遷時(shí)間檢測(cè)電路23B包括用于產(chǎn)生彼此具有不同相位的時(shí)鐘的相移 時(shí)鐘發(fā)生電路35、用于通過彼此具有不同相位的時(shí)鐘保持電壓電平檢測(cè)電 路21和22的輸出的觸發(fā)器32和32、用于比較觸發(fā)器32和32的輸出與期 望值的比較器33和33以及計(jì)算元件36。根據(jù)構(gòu)成，相位差小的時(shí)鐘按照 較小相位差的升序產(chǎn)生，并且當(dāng)比較器33和33的期望值與觸發(fā)器32和32 的輸出一致時(shí)，相位值的差在計(jì)算元件36中計(jì)算，然后輸出計(jì)算結(jié)果。圖29示出使用圖1所示的躍遷時(shí)間檢測(cè)電路21中的多個(gè)晶體管，即 PMOS晶體管QP1和QP2的示例，其中，能用比圖8所示的示例更少的時(shí) 鐘數(shù)來檢測(cè)波形的斜度。固定電勢(shì)預(yù)先施加到PMOS晶體管QP1和QP2的 源極，然后信號(hào)線被激活。相移時(shí)鐘發(fā)生電路35向觸發(fā)器32和32提供具 有不同相位的時(shí)鐘。觸發(fā)器32的輸出Q與比較器33中的數(shù)據(jù)進(jìn)行比較， 并且在計(jì)算元件36中計(jì)算對(duì)期望值的比較結(jié)果。當(dāng)比較結(jié)果都與期望值一 致時(shí)，提供給觸發(fā)器32的時(shí)鐘的相位差用相移時(shí)鐘發(fā)生電路35中的所定義 的時(shí)鐘相位差進(jìn)行減小。當(dāng)在重復(fù)前述操作之后，計(jì)算元件36中的各個(gè)期 望值彼此不同時(shí)，恰在此之前的相位差被判斷為波形的斜度。當(dāng)這些值小時(shí)， 在躍遷時(shí)間調(diào)節(jié)電路24中控制TC,以便使信號(hào)線的波形緩和。當(dāng)這些值大 時(shí)，在躍遷時(shí)間調(diào)節(jié)電路24中控制TC,以便使信號(hào)線的波形陡峭。在準(zhǔn)確性低并且所要求的波形斜度最大為某一程度的情況下，提供給觸發(fā)器32的時(shí)鐘相位差由所定義的時(shí)鐘相位差產(chǎn)生在相移時(shí)鐘發(fā)生電路35中。當(dāng)計(jì)算 元件36中的期望值彼此不同時(shí)，在躍遷時(shí)間調(diào)節(jié)電路24中控制TC，以便 使信號(hào)線的波形陡峭。照此，可以采用簡(jiǎn)化的方法。圖30示出用于從相移時(shí)鐘發(fā)生電路35輸出具有不同相位的時(shí)鐘的電路 的示例。首先，解碼來自計(jì)數(shù)器的值，并且由控制信號(hào)E[1:N]切換反相器 E[l:n]的輸出。在各個(gè)反相器E中，NMOS晶體管和PMOS晶體管具有相同 的尺寸，然而，它們的基底電壓BN和BP不同，這意味著各個(gè)反相器E的 延遲值根據(jù)基底電壓而不同。在反相器E中，盡管晶體管形狀相同，但是都 能實(shí)現(xiàn)不同的延遲值。因此，該構(gòu)成有利的特征在于它幾乎不會(huì)受到由于小 型化工藝造成的晶體管可變性的影響。圖31示出用于產(chǎn)生反相器E[l]和E[2]之間的輸出相位差的中間值的電 路的示例。當(dāng)使用這樣構(gòu)成的電路時(shí)，可以產(chǎn)生具有更高準(zhǔn)確性的相移時(shí)鐘。圖32示出用于從相移時(shí)鐘發(fā)生電路35輸出具有不同相位的時(shí)鐘的電路 的另一示例。圖中所示的構(gòu)成與圖30中的構(gòu)成的不同之處在于提供三態(tài)反 相器E1而不是反相器E。解碼來自計(jì)數(shù)器的值，并且由控制信號(hào)E[1:N]切 換三態(tài)反相器E1[1:N]的輸出。在各個(gè)三態(tài)反相器El中，NMOS晶體管和 PMOS晶體管具有相同的尺+，然而，它們的基底電壓BN和BP不同。圖33示出圖31所示電路的布線圖。各個(gè)MOS晶體管的基底支線設(shè)置 在各個(gè)三態(tài)反相器El的兩端上，并且向BP1、 BP2、 BN1和BN2施加不同 的電壓。各個(gè)MOS晶體管的基底電壓由BN1與BN2之間的基底電阻設(shè)置。 這種布圖設(shè)計(jì)使得有可能不用分離NWELL與PWELL就可以調(diào)節(jié)基底電 壓。因此，可以減小布圖面積。躍遷時(shí)間檢測(cè)電路23可以比較來自電壓電平檢測(cè)電路21和22的信息 的電壓差與基準(zhǔn)電壓值。因此，信號(hào)線的波形斜度可以用簡(jiǎn)化的構(gòu)成準(zhǔn)確地 檢測(cè)到。信號(hào)線可以是半導(dǎo)體集成電路1的時(shí)鐘信號(hào)線。因此，可以減少由于時(shí)鐘相位差造成的半導(dǎo)體集成電路1的操作頻率的開銷。因此，能在總線中實(shí) 現(xiàn)高速傳輸，并可以減少半導(dǎo)體集成電路1的等待時(shí)間(傳送延遲)。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在接收電路13接收到的信號(hào)值被 比較電路31發(fā)現(xiàn)為是除期望值之外的任何值時(shí)執(zhí)行。因此，各個(gè)功能元件 僅在必要時(shí)操作，這將降低功耗。在該構(gòu)成中，所希望的是校正期望值，并將其傳送給功能電路26。當(dāng)半導(dǎo)體集成電路1進(jìn)行出廠檢查時(shí)，可以校正信號(hào)，以便來自各個(gè)功 能元件的信息存儲(chǔ)在存儲(chǔ)設(shè)備中。因此，能預(yù)先排除可能導(dǎo)致產(chǎn)率惡化的任何因素。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的操作頻率最小顯示為 任意值時(shí)執(zhí)行。因此，根據(jù)本發(fā)明的信號(hào)校正可以僅在高速傳輸?shù)年P(guān)鍵時(shí)刻 執(zhí)行，從而降低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的操作頻率最大顯示為 任意值時(shí)執(zhí)行。因此，延遲時(shí)間可以調(diào)節(jié)到在低速傳送中由時(shí)序限制指定的 時(shí)間界限之前的時(shí)間，并且能將信號(hào)線的電壓振幅保持為低。結(jié)果，可以進(jìn) 一步降低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以在半導(dǎo)體集成電路1的出廠之后的 任意時(shí)段執(zhí)行。因此，關(guān)于信號(hào)線的各個(gè)電路中信號(hào)波形的準(zhǔn)確度隨時(shí)間的 惡化可以得到校正。因?yàn)樗龅母鶕?jù)本發(fā)明的信號(hào)校正可以僅在半導(dǎo)體集成 電路1的實(shí)際使用過程中斷續(xù)指定的任意短的時(shí)段中執(zhí)行，所以可以進(jìn)一步 降低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的溫度最小顯示為任意 值時(shí)執(zhí)行。因此，可以準(zhǔn)確地檢測(cè)到造成信號(hào)線特性惡化的電阻以及由于發(fā) 送電路11的影響所產(chǎn)生的信號(hào)線波形的斜度，這些可能在高溫環(huán)境下產(chǎn)生。 當(dāng)在某一溫度下或低于某一溫度下暫停所述的根據(jù)本發(fā)明的信號(hào)校正時(shí)，可 以降低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的溫度最大顯示為任意值時(shí)執(zhí)行。因此，可以準(zhǔn)確地檢測(cè)到可能銳化信號(hào)線特性的電阻以及由于發(fā) 送電路11的影響所產(chǎn)生的信號(hào)線波形的異常躍遷，這些可能在低溫下產(chǎn)生。 進(jìn)一步地，當(dāng)在大于特定溫度下暫停校正時(shí)，可以降低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的振幅電壓最小顯示為 任意值時(shí)執(zhí)行。因此，可以準(zhǔn)確地檢測(cè)到可能銳化信號(hào)線特性的電阻以及由 于發(fā)送電路11的影響所產(chǎn)生的信號(hào)線波形的異常躍遷，這些可能在高電壓 下產(chǎn)生。進(jìn)一步地，當(dāng)在特定電壓下或低于特定電壓下暫停校正時(shí)，可以降 低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的振幅電壓最大顯示為 任意值時(shí)執(zhí)行。因此，可以準(zhǔn)確地檢測(cè)到造成信號(hào)線特性惡化的電阻以及由 于發(fā)送電路11的影響所產(chǎn)生的信號(hào)線波形的斜度，這些可能在低電壓下產(chǎn) 生。進(jìn)一步地，當(dāng)在大于特定電壓下暫停校正時(shí)，可以降低功耗。進(jìn)一步地， 可以減小來自發(fā)送和接收電路的電源噪聲的任何影響。因?yàn)樘峁┯糜趫?zhí)行根 據(jù)本發(fā)明的信號(hào)校正的電路，所以可能增加電源噪聲。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在信號(hào)線的激活率最小為任意值 時(shí)執(zhí)行。因此，可以準(zhǔn)確地檢測(cè)到信號(hào)線的信號(hào)波形的斜度。進(jìn)一步地，當(dāng) 在激活率低于特定值時(shí)暫停校正時(shí)，可以降低功耗。所述的根據(jù)本發(fā)明的信號(hào)校正可以僅在關(guān)于信號(hào)線的功能塊啟動(dòng)其操 作時(shí)執(zhí)行。結(jié)果，在根據(jù)本發(fā)明的信號(hào)校正操作不必要時(shí)可以暫停它們，從 而可以降低功耗。用于實(shí)現(xiàn)根據(jù)本發(fā)明的信號(hào)校正的各個(gè)電路元件優(yōu)選在暫停時(shí)斷電。結(jié) 果，來自這些電路元件的電流泄露可以得到避免，從而可以降低功耗。用于實(shí)現(xiàn)根據(jù)本發(fā)明的信號(hào)校正的各個(gè)電路元件優(yōu)選在暫停時(shí)保持檢 測(cè)到的值。結(jié)果，即使在這些電路元件暫停時(shí)，也能將校正信息傳送到躍遷 時(shí)間調(diào)節(jié)器，并且能降低躍遷時(shí)間調(diào)節(jié)器中的功耗。當(dāng)半導(dǎo)體集成電路1進(jìn)行出廠檢查時(shí)，用于實(shí)現(xiàn)根據(jù)本發(fā)明的信號(hào)校正的設(shè)定電壓值和輸出線OUT1的信息等優(yōu)選傳送至測(cè)試/模式控制電路25,并與其中的期望值比較，而且比較結(jié)果優(yōu)選通過PAD傳送至外部測(cè)試設(shè)備。 控制，所以信號(hào)校正可能更準(zhǔn)確。在通過根據(jù)本發(fā)明的信號(hào)校正來調(diào)節(jié)接收電路13的情況下，躍遷時(shí)間 調(diào)節(jié)電路24優(yōu)選提供在接收電路13側(cè)附近。因此，可以快速地傳送用于校 正接收電路13的指令。進(jìn)一步，可以減少信號(hào)線的面積開銷，這將導(dǎo)致功耗降低。在通過根據(jù)本發(fā)明的信號(hào)校正來調(diào)節(jié)發(fā)送電路14的情況下，躍遷時(shí)間 調(diào)節(jié)電路24優(yōu)選提供在發(fā)送電路14側(cè)附近。因此，可以快速地傳送用于校 正發(fā)送電路14的指令。進(jìn)一步，可以減少信號(hào)線的面積開銷，這將導(dǎo)致功耗降低。用于實(shí)現(xiàn)根據(jù)發(fā)明的信號(hào)校正的各個(gè)電路元件的電源電壓優(yōu)選等于發(fā) 送電路11和接收電路13的電源電壓。因此，專用于這些電路元件的電源線 的面積開銷可以得到減少，這有利于物理布圖設(shè)計(jì)。用于向功能塊提供基底電壓的基底電壓控制電路27的輸出電壓優(yōu)選用 作電壓電平檢測(cè)電路21和22的基底電壓，這對(duì)應(yīng)于圖34所示的電路構(gòu)成。 在圖34中，37表示恒流源，38a表示用于控制基底電壓的PMOS晶體管， 38b表示用于控制基底電壓的NMOS晶體管，39表示比較器，40表示A/D 轉(zhuǎn)換器，而41表示D/A轉(zhuǎn)換器。來自基底電壓控制電路27的基底電壓BP和BN由A/D轉(zhuǎn)換器40進(jìn)行 A/D轉(zhuǎn)換，并進(jìn)一步由D/A轉(zhuǎn)換器4L進(jìn)行D/A轉(zhuǎn)換，以便它們被轉(zhuǎn)換成各 個(gè)MOS晶體管的基底電壓。因此，可以減少專用于這些電路元件的基底電 壓控制電路和基底信號(hào)線的面積開銷，這將導(dǎo)致功耗降低。圖3 5示出另 一 電壓電平檢測(cè)電路21,其為包括C M O S晶體管的運(yùn)算放 大器電路。工業(yè)實(shí)用性根據(jù)本發(fā)明的半導(dǎo)體集成電路作為包括CPU的半導(dǎo)體芯片非常有用，并且也適用于使用芯片的芯片組、移動(dòng)電話、IC卡芯片等。提供有根據(jù)本 發(fā)明的半導(dǎo)體集成電路的電子產(chǎn)品在環(huán)境友好性方面非常有利。
權(quán)利要求
1. 一種半導(dǎo)體集成電路，包括信號(hào)線；電壓電平檢測(cè)器，其用于檢測(cè)所述信號(hào)線的電壓電平；和躍遷時(shí)間檢測(cè)器，其用于基于所述電壓檢測(cè)器檢測(cè)到的電壓電平，檢測(cè)所述信號(hào)線從非激活的電壓狀態(tài)改變到激活的電壓狀態(tài)的躍遷時(shí)段的時(shí)間長(zhǎng)度，其中，所述電壓電平檢測(cè)器檢測(cè)所述信號(hào)線在所述躍遷時(shí)段的電壓電平。
2、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間檢測(cè)器進(jìn)一 步基于所述電壓電平檢測(cè)器檢測(cè)到的電壓電平判 斷在所述躍遷時(shí)段中是否產(chǎn)生逆躍遷。
3、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中， 所述信號(hào)線躍遷時(shí)間檢測(cè)器至少包括NMOS晶體管，其中 所述信號(hào)線連接到該NMOS晶體管的柵極，第一電壓連接到該NMOS晶體管的源極，而在所述信號(hào)線從非激活的電壓狀態(tài)改變到激活的電壓狀態(tài)的躍 遷時(shí)段之前，大于所述第一電壓的電壓設(shè)置給所述NMOS晶體管的漏極， 所述電壓電平檢測(cè)器檢測(cè)所述NMOS晶體管在所述躍遷時(shí)段的漏極電壓，并且所述信號(hào)線躍遷時(shí)間檢測(cè)器基于所述電壓電平檢測(cè)器檢測(cè)到的漏極電壓， 檢測(cè)所述躍遷時(shí)段的時(shí)間長(zhǎng)度。
4、 如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述NMOS晶體管的基底電壓被設(shè)置成其閾值表示期望值。
5、 如權(quán)利要求4所述的半導(dǎo)體集成電路，其中，所述NMOS晶體管的基底電壓值由阱上夾著該NMOS晶體管的基底觸點(diǎn) 所提供的基底電壓值設(shè)置，該NMOS晶體管形成于所述阱上。
6、 如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器包括PMOS晶體管，其中第二電壓設(shè)置給它的源極，小于該第二電壓的電壓在 所述躍遷時(shí)段開始之前設(shè)置給它的漏極，而所述信號(hào)線連接到它的柵極；以及NMOS晶體管，其中所述PMOS晶體管的漏極連接到NMOS晶體管的漏 極，而NMOS晶體管的漏極連接到自身的柵極，其中，所述電壓電平檢測(cè)器檢測(cè)所述PMOS晶體管在所述躍遷時(shí)段的漏極電壓，并且所述躍遷時(shí)間檢測(cè)器基于所述電壓電平檢測(cè)器檢測(cè)到的PMOS晶體管的漏 極電壓檢測(cè)所述躍遷時(shí)段的時(shí)間長(zhǎng)度，并判斷在所迷躍遷時(shí)段中是否產(chǎn)生逆躍 遷。
7、 如權(quán)利要求6所述的半導(dǎo)體集成電路，其中，所述PMOS晶體管的基底電壓被設(shè)置成其閾值電壓表示期望值。
8、 如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器至少包括NMOS晶體管，其中所述信號(hào)線連接到該 NMOS晶體管的柵極，而且該NMOS晶體管的基底電壓是可控的。
9、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括躍遷時(shí)間調(diào)節(jié)器， 用于基于所述躍遷時(shí)間檢測(cè)器的檢測(cè)結(jié)果調(diào)節(jié)所述信號(hào)線的信號(hào)波形的躍遷時(shí)間。
10、 如權(quán)利要求9所述的半導(dǎo)體集成電路，其中， 所述躍遷時(shí)間調(diào)節(jié)器通過調(diào)節(jié)所述信號(hào)線的電感值來調(diào)節(jié)躍遷時(shí)間。
11、 如權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間調(diào)節(jié)器通過調(diào)節(jié)所述信號(hào)線的電容來調(diào)節(jié)躍遷時(shí)間。
12、 如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間調(diào)節(jié)器通過調(diào)節(jié)所述信號(hào)線的接收機(jī)的終端電阻來調(diào)節(jié)躍遷時(shí)間。
13、 如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，當(dāng)所述信號(hào)線的傳送頻率最大顯示為任意頻率值時(shí)，所述信號(hào)線的接收機(jī)的終端電阻^t切斷。
14、 如權(quán)利要求9所述的半導(dǎo)體集成電路，進(jìn)一步包括所述信號(hào)線的發(fā) 送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器，其中，所述躍遷時(shí)間調(diào)節(jié)器通過控制所述發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器來調(diào)節(jié)躍遷時(shí)間。
15、 如權(quán)利要求14所述的半導(dǎo)體集成電路，進(jìn)一步包括包含MOS晶體 管的發(fā)送側(cè)驅(qū)動(dòng)器，其中，所述發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器通過控制所述MOS晶體管的并行度來調(diào)節(jié)躍 遷時(shí)間。
16、 如權(quán)利要求14所述的半導(dǎo)體集成電路，進(jìn)一步包括包含MOS晶體 管的發(fā)送側(cè)驅(qū)動(dòng)器，其中，所述發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器通過控制所述MOS晶體管的源極的電源電壓 值來調(diào)節(jié)躍遷時(shí)間。
17、 如權(quán)利要求14所述的半導(dǎo)體集成電路，進(jìn)一步包括包含MOS晶體 管的發(fā)送側(cè)驅(qū)動(dòng)器，其中，所述發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器通過控制所述MOS晶體管的基極的電壓值來 調(diào)節(jié)躍遷時(shí)間。
18、 如權(quán)利要求15所述的半導(dǎo)體集成電路，其中，所述發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器根據(jù)發(fā)送側(cè)的數(shù)據(jù)躍遷狀態(tài)來控制信號(hào)傳送時(shí)間。
19、 如權(quán)利要求15所述的半導(dǎo)體集成電路，進(jìn)一步包括包含電阻的發(fā)送 側(cè)驅(qū)動(dòng)器，其中，所述發(fā)送側(cè)驅(qū)動(dòng)性能調(diào)節(jié)器通過控制所述電阻的電阻值來調(diào)節(jié)躍遷時(shí)間。
20、 如權(quán)利要求9所述的半導(dǎo)體集成電路，進(jìn)一步包括所述信號(hào)線的接 收機(jī)，其中，所述躍遷時(shí)間調(diào)節(jié)器通過控制所述接收機(jī)的靈敏度來調(diào)節(jié)躍遷時(shí)間。
21、 如權(quán)利要求20所述的半導(dǎo)體集成電路，其中，通過第 一時(shí)鐘彼此同步的多個(gè)寄存器；用于通過所述第一時(shí)鐘計(jì)數(shù)的第一計(jì)數(shù)器；用于通過所述第一計(jì)數(shù)器的輸出將所述信號(hào)線的值獲取到所述多個(gè)寄存器 之一中并通過第二時(shí)鐘計(jì)數(shù)的第二計(jì)數(shù)器；和用于使用所述第二計(jì)數(shù)器選擇所述多個(gè)寄存器的輸出之一的選擇器電路， 其中，根據(jù)所述信號(hào)線的延遲值調(diào)節(jié)所述第二計(jì)數(shù)器的MSB值。
22、 如權(quán)利要求20所述的半導(dǎo)體集成電路，其中， 所述接收機(jī)由差分電路構(gòu)成。
23、 如權(quán)利要求22所述的半導(dǎo)體集成電路，其中，所述差分電路包括至少兩個(gè)MOS晶體管，其中所述MOS晶體管的柵極連 接到所述信號(hào)線；并且所述MOS晶體管的基底電壓值由阱上夾著所述NMOS晶體管的基底觸點(diǎn) 所提供的基底電壓值設(shè)置，所述NMOS晶體管形成于所述阱上。
24、 如權(quán)利要求9所述的半導(dǎo)體集成電路，進(jìn)一步包括連接到所述信號(hào) 線的放大器，其中，所述躍遷時(shí)間調(diào)節(jié)器通過控制所述放大器的靈敏度來調(diào)節(jié)躍遷時(shí)間。
25、 如權(quán)利要求24所述的半導(dǎo)體集成電路，其中， 當(dāng)信號(hào)線的傳送頻率最大為任意頻率值時(shí)，切斷所述放大器。
26、 如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間調(diào)節(jié)器通過控制所述信號(hào)線的電阻值來調(diào)節(jié)躍遷時(shí)間。
27、 如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間調(diào)節(jié)器通過控制所述信號(hào)線的電阻值和電容值的乘積來調(diào)節(jié) 躍遷時(shí)間。
28、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中， 所述躍遷時(shí)間檢測(cè)器包括相移時(shí)鐘發(fā)生器，其用于產(chǎn)生彼此具有不同相位的時(shí)鐘；信息保持器，其用于與所述相移時(shí)鐘發(fā)生器所產(chǎn)生的時(shí)鐘同步地保持所述電壓電平檢測(cè)器的檢測(cè)結(jié)果；和比較器，其用于比較所述信息保持器所保持的電壓電平檢測(cè)結(jié)果與期望值。
29、 如權(quán)利要求28所述的半導(dǎo)體集成電路，其中， 所述相移時(shí)鐘發(fā)生器包括 彼此并聯(lián)連接的多個(gè)反相器；和用于通過控制信號(hào)切換所述多個(gè)反相器的輸出的選擇電路，其中， 所述多個(gè)反相器的MOS晶體管的基底電壓值由阱上夾著所述相應(yīng)MOS晶 體管的基底觸點(diǎn)所提供的基底電壓值設(shè)置，所述MOS晶體管形成于所述阱上。
30、 如權(quán)利要求28所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間檢測(cè)器包括計(jì)算元件，該計(jì)算元件用于計(jì)算所述比較器的比 較結(jié)果之間的差，并且所述躍遷時(shí)間檢測(cè)器輸出與最小相位差相關(guān)的信息，在最小相位差中所述 比較器的比較結(jié)果是良好的。
31、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述躍遷時(shí)間檢測(cè)器包括比較器，該比較器用于比較所述電壓電平檢測(cè)器 的檢測(cè)結(jié)果之間的電壓差與基準(zhǔn)電壓值。
32、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中， 所述信號(hào)線為時(shí)鐘信號(hào)線。
33、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中， 所述信號(hào)線為總線線路。
34、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括所述信號(hào)線的接 收機(jī)，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述接收機(jī)檢 測(cè)到除期望值之外的任何值之后執(zhí)行各自的處理。
35、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括用于存儲(chǔ)所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器的輸出的存儲(chǔ)設(shè)備，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述半導(dǎo)體集 成電路進(jìn)行出廠檢查時(shí)執(zhí)行各自的處理，并將從相應(yīng)處理獲得的結(jié)果存儲(chǔ)在所 述存儲(chǔ)設(shè)備中。
36、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述信號(hào)線的 操作頻率最小為任意值時(shí)執(zhí)行各自的處理。
37、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述信號(hào)線的 操作頻率最大為任意值時(shí)執(zhí)行各自的處理。
38、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述半導(dǎo)體集 成電路出廠之后的任意時(shí)段執(zhí)行各自的處理。
39、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述半導(dǎo)體集 成電路的溫度最小為任意值時(shí)執(zhí)行各自的處理。
40、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述半導(dǎo)體集 成電路的溫度最大為任意值時(shí)執(zhí)行各自的處理。
41、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述信號(hào)線的 振幅電壓最小為任意值時(shí)執(zhí)行各自的處理。
42、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述信號(hào)線的 振幅電壓最大為任意值時(shí)執(zhí)行各自的處理。
43、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在所述信號(hào)線的激活率最小為任意值時(shí)執(zhí)行各自的處理。
44、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在與所述信號(hào)線 相關(guān)的功能塊啟動(dòng)其操作時(shí)執(zhí)行各自的處理。
45、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器在暫停時(shí)被斷電。
46、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中， 所述電壓電平檢測(cè)器在暫停時(shí)保持所述電壓電平檢測(cè)器的檢測(cè)結(jié)果。
47、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括 用于外部連接的焊盤；和用于輸出所述電壓電平檢測(cè)器的檢測(cè)結(jié)果的檢測(cè)結(jié)果輸出線，其中， 所述檢測(cè)結(jié)果輸出線連接到所述焊盤。
48、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器各自都包括半導(dǎo) 體集成電路中的自測(cè)試功能。
49、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括所述信號(hào)線的接 收機(jī)，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器調(diào)節(jié)所述接收機(jī)， 并位于靠近所述接收機(jī)的位置。
50、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括所述信號(hào)線的發(fā) 送機(jī)，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器和躍遷時(shí)間調(diào)節(jié)器調(diào)節(jié)所述發(fā)送機(jī)， 并位于靠近所述發(fā)送機(jī)的位置。
51、 如權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括所述信號(hào)線的發(fā) 送機(jī)/接收機(jī)，其中，所述電壓電平檢測(cè)器、躍遷時(shí)間檢測(cè)器、躍遷時(shí)間調(diào)節(jié)器和所述發(fā)送機(jī)/接 收才幾j吏用公共的電源電壓。
52、 如權(quán)利要求4所述的半導(dǎo)體集成電路，進(jìn)一步包括基底電壓控制器， 該基底電壓控制器用于向與所述信號(hào)線相關(guān)的功能塊提供基底電壓，其中，所述基底電壓控制器的輸出電壓用作MOS晶體管的基底電壓。
53、 如權(quán)利要求7所述的半導(dǎo)體集成電路，進(jìn)一步包括基底電壓控制器， 該基底電壓控制器用于向與所述信號(hào)線相關(guān)的功能塊提供基底電壓，其中，所述基底電壓控制器的輸出電壓用作MOS晶體管的基底電壓。
54、 如權(quán)利要求8所述的半導(dǎo)體集成電路，進(jìn)一步包括基底電壓控制器， 用于向與所述信號(hào)線相關(guān)的功能塊提供基底電壓，其中，所述基底電壓控制器的輸出電壓用作MOS晶體管的基底電壓。
55、 一種半導(dǎo)體集成電路，包括 信號(hào)線；時(shí)鐘發(fā)生器，用于產(chǎn)生多個(gè)彼此之間具有任意相位差的時(shí)鐘；和 多個(gè)放大電路，用于與所述多個(gè)時(shí)鐘之一同步地比較基準(zhǔn)電壓與所述信號(hào) 線的電壓值，其中，所述放大電路的基準(zhǔn)電壓值彼此不同。
56、 如權(quán)利要求48所述的半導(dǎo)體集成電路，進(jìn)一步包括比較電路，該比 較電路用于檢查所述多個(gè)放大電路的輸出值與期望值是否 一致。
全文摘要
半導(dǎo)體集成電路提供有檢測(cè)信號(hào)線的電壓電平的電壓電平檢測(cè)器；和檢測(cè)躍遷時(shí)段的時(shí)間長(zhǎng)度的躍遷時(shí)間檢測(cè)器，其中，信號(hào)線基于電壓電平檢測(cè)器檢測(cè)到的電壓電平從非激活的電壓狀態(tài)轉(zhuǎn)變?yōu)榧せ畹碾妷籂顟B(tài)。電壓電平檢測(cè)器檢測(cè)躍遷時(shí)段中的信號(hào)線的電壓電平。
文檔編號(hào)H03K5/12GK101253686SQ20068003202
公開日2008年8月27日 申請(qǐng)日期2006年8月29日 優(yōu)先權(quán)日2005年9月2日
發(fā)明者炭田昌哉 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社