專利名稱：半導體芯片的堆疊構造的制作方法
技術領域：
本實用新型為一種半導體芯片的堆疊構造，特別指一種制造上更為便利及有效降低堆疊的尺寸。
背景技術：
在科技的領域，各項科技產(chǎn)品皆以輕、薄、短小為其訴求，因此，對于集成電路的體積越小越理想，更可符合產(chǎn)品的需求。而以往集成電路即使體積再小，亦只能并列式地電連接于電路板上，而在有限的電路板面積上，并無法將集成電路的容置數(shù)量有效地提升，是以，欲使產(chǎn)品達到更為輕、薄、短小的訴求，將有其困難之處。
因此，將若干個集成電路予以疊合使用，可達到輕、薄、短小的訴求，然而，若干個集成電路疊合時，上層集成電路將會壓到下層集成電路的導線，以致將影響到下層集成電路的信號傳遞。
是以，現(xiàn)有的一種集成電路堆疊構造，請參閱圖1，其包括有一基板10、一下層芯片12、一上層芯片14、多個導線16及一隔離層18。下層芯片12設于基板10上，上層芯片14由隔離層18疊合于下層芯片12上方，使下層芯片12與上層芯片14形成一適當?shù)拈g距20，如是，多個導線16即可電連接于下層芯片12邊緣，使上層芯片14疊合于下層芯片12上時，不致于壓損多個導線16。
然而，此種結(jié)構在制造上必須先制作隔離層18，再將其粘著于下層芯片12上，而后再將上層芯片14粘著于隔離層18上，是以，其制造程序較為復雜，生產(chǎn)成本較高，且封裝體積亦較大。

發(fā)明內(nèi)容
本實用新型的主要目的，在于提供一種半導體芯片的堆疊構造，其具有制造便利的功效，以達到降低生產(chǎn)成本的目的。
本實用新型的另一目的，在于提供一種半導體芯片的堆疊構造，其具有縮小體積的功效，以達到輕薄短小的目的。
本實用新型半導體芯片的堆疊構造包括有一基板，其設有一上表面及一下表面，該下表面形成有多個第一電極；一凸緣層為一框型結(jié)構，疊合于該基板的上表面，而與該基板形成有一凹槽，該凸緣層設有多個第二電極及多個第三電極；一下層芯片，其設置于該基板的上表面上，并位于該凹槽內(nèi)；多條第一導線由凸緣層上的第一電極打線至該下層芯片上；多個隔絕元件設置于該下層芯片上；一上層芯片設置于該下層芯片上方，被該多個隔絕元件支撐?。欢鄺l第二導線由該上層芯片打線至該凸緣層的第三電極上；及一封膠層用以將該上層芯片及該下層芯片包覆住。使得半導體芯片的制造更為便利并有效降低堆疊的尺寸。


圖1為現(xiàn)有半導體芯片的堆疊構造的剖視圖。
圖2為本實用新型半導體芯片的堆疊構造的剖視圖。
圖號說明現(xiàn)有圖號基板 10下層芯片 12上層芯片 14導線 16隔離層 18間距 20本實用新型圖號基板 30凸緣層 32下層芯片 34第一導線 36隔絕元件 38上層芯片 40
第二導線 42封膠層 44上表面 46下表面 48第一電極 50凹槽 52第二電極 54第三電極 5具體實施方式
請參閱圖2，為本實用新型的半導體芯片的堆疊構造，其包括有一基板30、一凸緣層32、一下層芯片34、多條第一導線36、多個隔絕元件38、一上層芯片40、多條第二導線42及一封膠層44其中基板30設有一上表面46及一下表面48，下表面48形成有多個第一電極50。
凸緣層32為一框型結(jié)構，疊合于基板30的上表面46上，而與基板30形成有一凹槽52，凸緣層32上方設有多個第二電極54及多個第三電極56。
下層芯片34設置于基板30的上表面46上，并位于凹槽52內(nèi)。
多條第一導線36由凸緣層32上的第一電極50打線至下層芯片34上，是以，第一導線36與下層片34接觸之處，可得到較小的線弧。
多個隔絕元件38在本實施例中為金球，其設置于下層芯片34的周邊。
上層芯片40設置于下層芯片34上方，被多個隔絕元件38支撐住。
多條第二導線42由上層芯片40打線至凸緣層32的第三電極上56上。
封膠層44用以將上層芯片40及下層芯片34包覆住。
本實用新型半導體芯片的堆疊構造的制造方法，請參閱圖2，首先提供一基板30，其設有一上表面46及一下表面48，下表面48形成有多個第一電極50。
提供一凸緣層32，其為一框型結(jié)構，疊合于基板30的上表面46上，而與基板30形成有一凹槽52，凸緣層32上方設有多個第二電極54及多個第三電極56。
提供一下層芯片34，其設置于基板30的上表面46上，并位于凹槽52內(nèi)。
提供多條第一導線36，其由凸緣層32上的第一電極50打線至下層芯片34上，是以，第一導線36與下層片34接觸之處，可得到較小的線弧。
提供多個隔絕元件38，在本實施例中為金球，其設置于下層芯片34的周邊。
提供一上層芯片40，設置于下層芯片34上方，被多個隔絕元件38支撐住。
提供多條第二導線42，其由上層芯片40打線至凸緣層32的第三電極上56上。及是以，本實用新型將多條第一導線36由凸緣層32的第一電極50打線至下層芯片34，因此，位于下層芯片34位置的導線36可得到較小的線弧，使得封裝體積可有效的縮小。再者。本實用新型以隔絕元件38取代傳統(tǒng)的間隔器，亦可有效降低封裝的尺寸。另，將第一導線36及第二導線42打線于凸緣層32上，可降低導線的長度，使其制造上較便利，亦可提高封裝的良率。
在較佳實施例的詳細說明中所提出的具體實施例僅為了易于說明本實用新型的技術內(nèi)容，并非將本實用新型狹義地限制于實施例，凡依本實用新型的精神及以下申請專利范圍的情況所作種種變化實施均屬本創(chuàng)作的范圍。
權利要求1.一種半導體芯片的堆疊構造，其特征在于，包括有一基板，其設有一上表面及一下表面，該下表面形成有多個第一電極；一凸緣層，其為一框型結(jié)構，疊合于該基板的上表面，而與該基板形成有一凹槽，該凸緣層設有多個第二電極及多個第三電極；一下層芯片，其設置于該基板的上表面上，并位于該凹槽內(nèi)；多條第一導線，其由凸緣層上的第一電極打線至該下層芯片上；多個隔絕元件，其設置于該下層芯片上；一上層芯片，其設置于該下層芯片上方，被該多個隔絕元件支撐??；多條第二導線，其由該上層芯片打線至該凸緣層的第三電極上；及一封膠層，將該上層芯片及該下層芯片包覆住。
2.如權利要求1所述的半導體芯片的堆疊構造，其特征在于，該多個隔絕元件為金球。
專利摘要本實用新型為半導體芯片的堆疊構造，包括有一基板，其設有一上表面及一下表面，該下表面形成有多個第一電極。一凸緣層為一框型結(jié)構，疊合于該基板的上表面，而與該基板形成有一凹槽，該凸緣層設有多個第二電極及多個第三電極。一下層芯片，其設置于該基板的上表面上，并位于該凹槽內(nèi)。多條第一導線由凸緣層上的第一電極打線至該下層芯片上。多個隔絕元件設置于該下層芯片上。一上層芯片設置于該下層芯片上方，被該多個隔絕元件支撐住。多條第二導線由該上層芯片打線至該凸緣層的第三電極上。一封膠層用以將該上層芯片及該下層芯片包覆住。
文檔編號H01L23/28GK2785140SQ20052000004
公開日2006年5月31日 申請日期2005年1月6日 優(yōu)先權日2005年1月6日
發(fā)明者辛宗憲, 黃以碧 申請人:勝開科技股份有限公司