專利名稱：功率用半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及功率用半導(dǎo)體器件，特別涉及具備超結(jié)結(jié)構(gòu)的功率用半導(dǎo)體器件。
背景技術(shù)：
在功率用半導(dǎo)體器件中，為了減少能量損失而期望低功耗。例如，作為功率用半導(dǎo) 體器件之一的縱向結(jié)構(gòu)功率MOSFET的功耗較大地依賴于決定導(dǎo)通電阻的傳導(dǎo)層(漂移層) 部分的電阻。而且，決定該漂移層的電阻的雜質(zhì)摻雜量根據(jù)基層與漂移層形成的Pn結(jié)的耐 壓而不會上升至界限以上。因此，在器件耐壓與導(dǎo)通電阻中存在折衷，在該折衷關(guān)系下進行 器件的最佳設(shè)計。另一方面，在該折衷關(guān)系中，有依賴于器件材料以及結(jié)構(gòu)的固有界限，開 發(fā)出超過該界限的技術(shù)是實現(xiàn)超過已有的功率用半導(dǎo)體器件的低功耗器件的方法。例如，作為大幅改善了上述折衷的功率用半導(dǎo)體器件，已知有具有在漂移層中周 期地埋入了 ρ柱層與η柱層的超結(jié)結(jié)構(gòu)(SJ結(jié)構(gòu)SuperJunction structure)的M0SFET。 SJ結(jié)構(gòu)通過使包含在ρ柱層與η柱層中的電荷量(雜質(zhì)量)為相同量，從而虛擬地制作出 無摻雜層并保持高耐壓，進而使電流流過被高摻雜后的η柱層，從而實現(xiàn)接近材料界限的 低導(dǎo)通電阻。通過這樣使用SJ結(jié)構(gòu)，可以實現(xiàn)超過以往的導(dǎo)通電阻與耐壓的折衷關(guān)系的器件。 但是，在SJ結(jié)構(gòu)中為了降低導(dǎo)通電阻，需要增加向η柱層中摻雜的雜質(zhì)量，但同時需要增 加P柱層的雜質(zhì)而減小橫向的周期寬度。如果不減小橫向的周期寬度而增加P柱層與η柱 層的雜質(zhì)量，則使SJ結(jié)構(gòu)完全耗盡的橫向的電場將高于在漂移層中雪崩擊穿產(chǎn)生的縱向 的電場。因此，在使SJ結(jié)構(gòu)完全耗盡前，由漂移層中的雪崩擊穿產(chǎn)生的空穴電流被注入到 MOSFET的基層，使寄生晶體管導(dǎo)通，而使基層與漂移層形成的ρη結(jié)的耐壓降低。即，為了在 保持維持SJ結(jié)構(gòu)的高耐壓的狀態(tài)下降低導(dǎo)通電阻，減小橫向的周期寬度是不可欠缺的(例 如，專利文獻1)。但是，如果減小橫向的周期寬度，則存在SJ結(jié)構(gòu)以及形成在其上的器件的 制造工序變得復(fù)雜這樣的問題。在專利文獻2中，記載了通過組合超結(jié)結(jié)構(gòu)與TERRACE GATE(梯形臺階柵)結(jié)構(gòu)，而部 分性地提高柱濃度的結(jié)構(gòu)。由此，可以邊維持高耐壓，邊降低導(dǎo)通電阻。但是，在該結(jié)構(gòu)中，由 于附加了 TERRACE GATE(梯形臺階柵)正下的擴展電阻，所以在導(dǎo)通電阻的降低中存在界限。專利文獻1 日本特開平11-233759號公報專利文獻2 日本特開2008-258327號公報

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方式，提供一種功率用半導(dǎo)體器件，其特征在于，具備第1導(dǎo)電型的第1半導(dǎo)體層；在上述第1半導(dǎo)體層上橫向交替設(shè)置的第1導(dǎo)電型的第2半導(dǎo)體層 以及第2導(dǎo)電型的第3半導(dǎo)體層；設(shè)置在上述第3半導(dǎo)體層的表面的第2導(dǎo)電型的第4半 導(dǎo)體層；選擇性地設(shè)置在上述第4半導(dǎo)體層的表面的第1導(dǎo)電型的第5半導(dǎo)體層；在上述第 2半導(dǎo)體層以及第3半導(dǎo)體層上橫向交替設(shè)置的第2導(dǎo)電型的第6半導(dǎo)體層以及第1導(dǎo)電 型的第7半導(dǎo)體層；與上述第1半導(dǎo)體層電連接的第1主電極；設(shè)置在上述第4半導(dǎo)體層、 上述第6半導(dǎo)體層、以及上述第7半導(dǎo)體層之上的絕緣膜；隔著上述絕緣膜，設(shè)置在上述第 4半導(dǎo)體層、上述第6半導(dǎo)體層、以及上述第7半導(dǎo)體層之上的控制電極；以及與上述第4半 導(dǎo)體層和上述第5半導(dǎo)體層的表面接合的第2主電極，上述第6半導(dǎo)體層與上述第4半導(dǎo) 體層連接，進而與在兩個上述第4半導(dǎo)體層之間設(shè)置的至少一個上述第3半導(dǎo)體層連接，設(shè) 置在上述第6半導(dǎo)體層之下的上述第3半導(dǎo)體層的雜質(zhì)濃度高于設(shè)置在上述第4半導(dǎo)體層 之下的上述第3半導(dǎo)體層的雜質(zhì)濃度。


圖1是示出本發(fā)明的第1實施方式的功率用半導(dǎo)體器件的單元(imitcell)的剖 面圖的示意圖。圖2是示出構(gòu)成本發(fā)明的第1實施方式的功率用半導(dǎo)體器件的半導(dǎo)體層的平面配 置的示意圖。圖3是示出構(gòu)成本發(fā)明的第1實施方式的功率用半導(dǎo)體器件的半導(dǎo)體層的平面配 置與雜質(zhì)濃度分布的示意圖。圖4是示出構(gòu)成本發(fā)明的第1實施方式的功率用半導(dǎo)體器件的半導(dǎo)體層的平面配 置的示意圖。圖5是示出構(gòu)成本發(fā)明的第1實施方式的變形例的功率用半導(dǎo)體器件的半導(dǎo)體層 的平面配置的示意圖。圖6是示出構(gòu)成本發(fā)明的第1實施方式的變形例的功率用半導(dǎo)體器件的半導(dǎo)體層 的平面配置的示意圖。圖7是示意地示出本發(fā)明的第1實施方式的變形例的功率用半導(dǎo)體器件的單元的 立體圖。圖8是示出本發(fā)明的第1實施方式的變形例的功率用半導(dǎo)體器件的單元的剖面的 示意圖。圖9是示出本發(fā)明的第2實施方式的功率用半導(dǎo)體器件的單元的剖面與雜質(zhì)濃度 分布的示意圖。圖10是示出本發(fā)明的第2實施方式的功率用半導(dǎo)體器件的單元的剖面與雜質(zhì)濃 度分布的示意圖。圖11是示出本發(fā)明的第3實施方式的功率用半導(dǎo)體器件的單元的剖面的示意圖。圖12是示出本發(fā)明的第3實施方式的變形例的功率用半導(dǎo)體器件的單元的剖面 與雜質(zhì)濃度分布的示意圖。圖13是示出本發(fā)明的第3實施方式的變形例的功率用半導(dǎo)體器件的單元的剖面 與雜質(zhì)濃度分布的示意圖。圖14是示出本發(fā)明的第4實施方式的功率用半導(dǎo)體器件的剖面與雜質(zhì)濃度分布的示意圖。圖15是示出本發(fā)明的第4實施方式的變形例的功率用半導(dǎo)體器件的剖面與雜質(zhì) 濃度分布的示意圖。圖16是示出本發(fā)明的第5實施方式的變形例的功率用半導(dǎo)體器件的剖面與雜質(zhì) 濃度分布的示意圖。圖17是示出本發(fā)明的第5實施方式的變形例的功率用半導(dǎo)體器件的剖面與雜質(zhì) 濃度分布的示意圖。圖18是示意地示出本發(fā)明的第6實施方式的功率用半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。圖19是示意地示出本發(fā)明的第6實施方式的變形例的功率用半導(dǎo)體器件的結(jié)構(gòu) 的剖面圖。圖20是示出構(gòu)成本發(fā)明的第7實施方式的功率用半導(dǎo)體器件的半導(dǎo)體層的平面 配置的示意圖。圖21是示出構(gòu)成本發(fā)明的第7實施方式的變形例的功率用半導(dǎo)體器件的半導(dǎo)體 層的平面配置的示意圖。圖22是示出構(gòu)成本發(fā)明的第7實施方式的變形例的功率用半導(dǎo)體器件的半導(dǎo)體 層的平面配置的示意圖。圖23是示出構(gòu)成本發(fā)明的第7實施方式的變形例的功率用半導(dǎo)體器件的半導(dǎo)體 層的平面配置的示意圖。圖24是示意地示出本發(fā)明的第8實施方式的功率用半導(dǎo)體器件的柵電極與半導(dǎo) 體層的關(guān)系的俯視圖。圖25是示意地示出本發(fā)明的第8實施方式的變形例的功率用半導(dǎo)體器件的柵電 極與半導(dǎo)體層的關(guān)系的俯視圖。圖26是示意地示出本發(fā)明的第9實施方式的功率用半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。圖27是示意地示出本發(fā)明的第9實施方式的變形例的功率用半導(dǎo)體器件的結(jié)構(gòu) 的剖面圖。
具體實施例方式以下，參照附圖對本發(fā)明的實施方式進行說明。另外，在以下的說明中，以作為功 率用半導(dǎo)體器件之一的功率MOSFET為例子。在各圖中對同樣的要素附加同一標號，并且將 第1導(dǎo)電型設(shè)為η型，將第2導(dǎo)電型設(shè)為ρ型。(第1實施方式)圖1是示意地示出本發(fā)明的第1實施方式的功率MOSFET的單元的剖面圖。本實施方式的MOSFET是使用半導(dǎo)體基板21被制作的。該具有半導(dǎo)體基板21作 為第1半導(dǎo)體層的η+漏層2、以及形成在η+漏層2之上的作為第2半導(dǎo)體層的η柱層3、在 與η柱層3之間橫向交替配置的作為第3半導(dǎo)體層的ρ柱層4a、4b。在半導(dǎo)體基板21的表面，形成有與ρ柱層4a連接的作為第4半導(dǎo)體層的ρ基層 5。在ρ基層5的表面，形成有作為第5半導(dǎo)體層的η源層6。進而，在半導(dǎo)體基板21的表 面，形成有多個與P基層5連接的作為第6半導(dǎo)體層的表面ρ柱層10、和與表面ρ柱層10 交替配置的作為第7半導(dǎo)體層的表面η柱層11。
進而，在半導(dǎo)體基板21之上形成有絕緣膜，作為對控制電極即柵電極9與ρ基層 5以及表面ρ柱層10、表面η柱層11之間進行絕緣的柵絕緣膜8而發(fā)揮功能。另一方面，在半導(dǎo)體基板21的背面，形成有與η+漏層2電連接的作為第1主電極 的漏電極1。另外，在半導(dǎo)體基板21的表面，形成有與ρ基層5和η源層6的表面接合的作 為第2主電極的源電極7。ρ柱層4b隔著表面P柱層10與ρ基層5連接。另外，與表面ρ柱層10連接的ρ 柱層4b的雜質(zhì)濃度高于與ρ基層5連接的ρ柱層4a的雜質(zhì)濃度。進而，柵絕緣膜8在設(shè) 置于表面P柱層10下的ρ柱層4a之上相對較厚，與ρ基層5相接的部分相對較薄。在用于制作圖1所示的功率MOSFET的半導(dǎo)體基板21中，例如，可以使用將n+型硅 基板之上設(shè)為η+漏層2，在其上形成了超結(jié)層22的外延基板。超結(jié)層22例如是反復(fù)多次 外延生長而形成的多層生長層，針對各生長層的每一個，對應(yīng)成為η柱層3以及ρ柱層4a、 4b的區(qū)域，離子注入η型雜質(zhì)以及ρ型雜質(zhì)。此時，如上所述，調(diào)整離子注入時的劑量，以 使η柱層3的η型雜質(zhì)量以及ρ柱層4a、4b的ρ型雜質(zhì)量成為大致同量。如圖所示，在形 成于η+漏層2之上的超結(jié)層22中，帶有規(guī)定的周期性地交替配置了 η柱層3與ρ柱層4a、 4b，而構(gòu)成了 SJ結(jié)構(gòu)。另外，形成在半導(dǎo)體基板21之上的ρ基層5是夾著柵電極9周期性地配置的，圖 中所示的單元表示一個周期的剖面。另外，在本實施方式的功率MOSFET中，η柱層3以及ρ 柱層4a、4b、p基層5、η源層6的各層沿圖的縱深方向形成為條紋狀(參照圖2)。在從一個ρ基層5隔著多個η柱層3和ρ柱層4b直至相對的另一個P基層5的 區(qū)域之上，隔著柵絕緣膜8形成有柵電極9。在柵絕緣膜8中，例如使用Si氧化膜。另外， 在相對的兩個P基層5之間，形成有與各ρ基層5連接的表面ρ柱層10，如圖所示，沒有與 P基層5連接的兩個ρ柱層4b和表面ρ柱層10連接。本實施方式的柵絕緣膜8的厚度在柵電極9的中央部較厚，在端部的P基層5之 上較薄。即，P基層5之上的柵絕緣膜厚被設(shè)定得較薄，以使柵閾值電壓成為規(guī)定的范圍的 值。例如，為了將柵閾值電壓設(shè)為4V左右，形成為Ο. μπι左右的厚度。另一方面，柵電極 的中心部為了不對柵閾值電壓造成影響，而例如可以設(shè)為厚至1 1. 5 μ m。如果對漏電極1施加高電壓，則對源電極7與漏電極1之間、以及柵電極9與漏電 極1之間施加高電壓。在柵電極9中央部，通過柵絕緣膜8與SJ結(jié)構(gòu)這兩方保持電壓。因 此，通過加厚柵絕緣膜8，可以提高柵絕緣膜8的耐壓，減小SJ結(jié)構(gòu)的保持電壓。S卩，可以提 高構(gòu)成SJ結(jié)構(gòu)的各柱層的雜質(zhì)濃度，而減小導(dǎo)通電阻。另一方面，通過形成在ρ基層5的正下的SJ結(jié)構(gòu)、即與P基層5連接的ρ柱層4a 和鄰接的η柱層3保持的電壓不會受柵絕緣膜8的厚度所左右。S卩，為了維持器件耐壓而 不能提高P基層5下的柱層4a的雜質(zhì)濃度。因此，如圖中的雜質(zhì)分布所示，各柱層的雜質(zhì)濃 度被設(shè)定成在柵電極9的中央部較高，在ρ基層5下較低。這樣，即使無法一律提高整體的 柱濃度，通過提高柵電極9中心部的柱層的雜質(zhì)濃度，并提高鄰接的η柱層3的雜質(zhì)濃度， 可以降低器件整體的導(dǎo)通電阻。例如，在設(shè)計具有600V耐壓的器件的情況下，可以將柵絕緣膜8的厚的部分設(shè)為 1. 5 μ m，將絕緣膜的保持電壓設(shè)為300V，將其下的SJ結(jié)構(gòu)的保持電壓設(shè)為300V。由此，與 P基層5下的SJ結(jié)構(gòu)相比，為一半的保持電壓，所以可以將各柱層4b的雜質(zhì)濃度提高至ρ基層5下的柱層4a結(jié)構(gòu)的2倍左右。其結(jié)果，如果還提高與各柱層4b鄰接的η柱層3的 雜質(zhì)濃度，而使雜質(zhì)濃度高的柱層占據(jù)整體的一半，則可以將導(dǎo)通電阻降低25%左右。為了得到上述效果，將柵絕緣膜8形成得較厚是容易的。而且，在反復(fù)離子注入與 埋入生長而形成SJ結(jié)構(gòu)的工藝的情況下，可以通過部分地改變離子注入的掩模寬度來改 變所摻雜的雜質(zhì)的量，可以實現(xiàn)圖1所示那樣的每個柱層的雜質(zhì)濃度分布。即，可以僅通過 變更離子注入的掩模圖案，容易地制作本實施方式的功率M0SFET，可以大幅降低導(dǎo)通電阻。圖2是示出上述第1實施方式的功率MOSFET的各半導(dǎo)體層的平面配置的示意圖。 圖2 (a)是示出表面ρ柱層10以及表面η柱層11、ρ基層5、η源層6的配置的示意圖。另 外，圖2(b)示出ρ柱層4a、4b以及η柱層3的配置。如上所述，ρ柱層4a、4b、η柱層3形 成為條紋狀。另外，與P柱層4a連接而形成的ρ基層5也形成為沿著ρ柱層4a的條紋狀。而且，在配置于周期性地形成的ρ基層5之間的柵電極9 (未圖示)下，隔著柵絕 緣膜8形成有表面ρ柱層10以及表面η柱層11。如圖2(a)所示，表面ρ柱層10以及表 面η柱層11沿與ρ基層5正交的方向被形成，并具有周期性地交替配置。另外，同時配置 成與P柱層4a、4b以及η柱層3也正交。如果對柵電極9施加電壓，則在ρ基層5的兩端部形成MOS柵溝道(參照圖1)，從 η源層6隔著MOS柵溝道、表面η柱層11，向η柱層3擴展電流，從而在SJ結(jié)構(gòu)的η柱層3 整體中流過電流。即，為了降低導(dǎo)通電阻，成為電流路徑的表面η柱層11也必需是低電阻。 因此，優(yōu)選在半導(dǎo)體基板21的表面較淺地形成的表面η柱層11的雜質(zhì)濃度高于η柱層3 的雜質(zhì)濃度。另外，如果對漏電極1與源電極7之間施加某種程度的高電壓，則SJ結(jié)構(gòu)完全耗 盡。此時，在源電極7與ρ柱層4a、4b之間，引起空穴的充放電。為了快速地進行該充放 電，P柱層4a、4b必需與某一個ρ基層5連接。在本實施方式所示的結(jié)構(gòu)中，與ρ基層5沒 有直接連接的P柱層4b經(jīng)由表面ρ柱層10而與ρ基層5連接，可以在開關(guān)時進行空穴的 充放電。另一方面，如果連接P基層5與各ρ柱層4a、4b，則所有ρ柱層4a、4b與η柱層3 之間的ρη結(jié)的電容成為漏、源間電容Cds。伴隨施加到漏電極1與源電極7之間的電壓Vds 的增加，漏、源間電容Cds減少。此時，如果Cds-Vds特性的變化率變大，則漏電壓的變化率 (Δ Vds/At)變大，開關(guān)噪聲變大。例如，在與ρ基層5沒有直接連接的ρ柱層4b和ρ基層5通過高濃度的表面ρ柱 層10連接的情況下，表面ρ柱層10難以耗盡，按照印加的電壓，所有ρ柱層4a、4b與η柱 層3的耗盡同時推進，Cds急劇降低。由此，存在Cds-Vds特性的變化率變大，易于產(chǎn)生開 關(guān)噪聲這樣的問題。相對于此，在由于施加到漏電極1與源電極7之間的電壓Vds而漂移層的SJ結(jié)構(gòu) 完全耗盡前，表面P柱層10耗盡，P柱層4b變得難以耗盡，從而可以降低開關(guān)噪聲。即，如 果由于表面ρ柱層10耗盡，從而ρ基層5與ρ柱層4的連接被切斷，則ρ柱層4b的耗盡 中止，僅在直接與P基層5連接的ρ柱層4a中進行耗盡。之后，如果進一步提高Vds，則從 接近P基層5的一方其按順序進行ρ柱層4b與鄰接的η柱層3的耗盡。通過這樣的動作， Cds-Vds特性的變化率變小，漏電壓的變化率(AVds/At)變小，而可以減少開關(guān)噪聲。為了得到上述開關(guān)噪聲的降低效果，需要以比較低的電壓使表面ρ柱層10耗盡。因此，優(yōu)選和與P基層5連接的部分相比，在與ρ柱層4b連接的部分，將表面ρ柱層10的雜 質(zhì)濃度設(shè)定得更低。例如，如圖3(a)所示，形成為成為使表面ρ柱層10的雜質(zhì)濃度朝向與 柵電極9的中央部對應(yīng)的區(qū)域減少那樣的分布是有效的。根據(jù)這樣的濃度分布，伴隨施加 到漏電極1與源電極7之間的電壓Vds的增加，表面ρ柱層10從低濃度的部分逐漸耗盡， 與P基層5的連接消失。由此，可以減小Cds-Vds特性的變化，所以可以進一步降低開關(guān)噪 聲。此時，可以將表面η柱層11的雜質(zhì)濃度例如如圖3(b)所示在鄰接的ρ基層5之 間設(shè)為恒定。在該情況下，可以設(shè)為在與P基層5連接的部分，表面P柱層10的雜質(zhì)濃度 高于表面η柱層11的雜質(zhì)濃度。另一方面，可以在位于ρ基層5之間的柵電極9的中心部 的正下、即圖3(a)的中央部，使表面η柱層11的雜質(zhì)濃度高于表面ρ柱層10的雜質(zhì)濃度。 由此，可以從圖3 (a)的中央的表面ρ柱層10的濃度的低的部分，向ρ基層5的方向逐漸擴 展耗盡區(qū)域。另外，即使如圖3(b)所示表面η柱層11的雜質(zhì)濃度并非恒定，只要在柵電極9的 中心部的正下，使表面η柱層11的雜質(zhì)濃度高于表面ρ柱層10的雜質(zhì)濃度，則也能得到同 樣的效果。即，還可以使表面η柱層11的雜質(zhì)濃度在ρ基層5之間變化。例如，還可以設(shè) 為與接近P基層5的一側(cè)相比，在柵電極9的中心部的正下，使表面η柱層11的雜質(zhì)濃度 更高的分布。進而，優(yōu)選在如圖3(a)所示形成了表面ρ柱層10的雜質(zhì)濃度分布之后，如圖4所 示交替配置表面P柱層10與表面η柱層11的周期寬度b小于η柱層3與P柱層4a、4b的 周期寬度a。如圖所示，通過減小表面ρ柱層10的寬度，可以根據(jù)更低的電壓推進中央部中 的表面P柱層10的耗盡。由此，由于可以進一步減小Cds-Vds特性的變化率，所以可以可 靠地降低開關(guān)噪聲。另外，在上述本實施方式中，還具有通過增大最大漏電流，可以實現(xiàn)大電流密度動 作這樣的優(yōu)點。即，在導(dǎo)通狀態(tài)下也與截止狀態(tài)同樣地，由于表面Ρ柱層 ο耗盡，從而空穴 從P柱層4b向P基層5移動的路徑消失。由此，從ρ柱層4b向η柱層3的耗盡層的伸展 被抑制，η柱層3中的電流通道被維持，漏電流難以飽和。由此，即使最大漏電流變大，也可 以進行大電流密度動作。圖5至圖7是示出第1實施方式的變形例的功率MOSFET的示意圖。在上述實施 方式中，說明了具有形成為條紋狀的η柱層3以及ρ柱層4a、4b的功率M0SFET，但不限于條 紋狀的柱層，而也可以對配置成圖5以及圖6所示的網(wǎng)眼狀、偏移網(wǎng)眼狀的ρ柱層實施。例如，圖5示出相對配置成網(wǎng)眼狀的η柱層3以及ρ柱層4b，條紋狀地交替配置了 表面P柱層10以及表面η柱層11的狀態(tài)。表面ρ柱層10與P柱層4b連接而形成，與未 圖示的P基層5連接(參照圖7)。另外，即使是如圖6所示，配置成偏移網(wǎng)眼狀的η柱層3以及ρ柱層4b也可以實 施。如圖6所示，條紋狀地交替配置了表面ρ柱層10以及表面η柱層11，表面ρ柱層10與 P柱層4b連接而形成。另外，表面ρ柱層10與設(shè)置成條紋狀的ρ基層5連接。ρ基層5是 沿與表面P柱層10以及表面η柱層11正交的方向設(shè)置，且與多個ρ柱層4a連接。未圖示 的柵電極是在各P基層5之間隔著絕緣膜設(shè)置的。圖7是示意地示出第1實施方式的變形例的功率MOSFET的單元的立體圖。如圖5所示，在配置成網(wǎng)眼狀的η柱層3以及ρ柱層4a、4b之上，交替配置了表面ρ柱層10以 及表面η柱層11。表面ρ柱層10形成為電連接條紋狀地形成的ρ基層5與ρ柱層4b。進 而，在P基層5的端部、與表面ρ柱層10以及表面η柱層11之上，隔著絕緣膜形成了柵電 極9。另外，即使在圖6所示的偏移網(wǎng)眼狀地配置的η柱層3以及ρ柱層4b的情況下，也是 與圖7中所示的結(jié)構(gòu)類似的方式是明確的。在上述變形例中，示出表面ρ柱層10以及表面η柱層11為條紋狀的周期結(jié)構(gòu)，但 由于只要P柱層4經(jīng)由表面ρ柱層10與P基層5連接并施加電壓從而進行耗盡，則也能夠 得到同樣的效果，所以表面P柱層10的平面圖案不限于條紋狀，還可以設(shè)為格子狀等其他 平面圖案。與其相伴，還可以將柵電極的平面圖案設(shè)為網(wǎng)眼狀、偏移網(wǎng)眼狀等其他圖案。另外，如果比較高濃度地摻雜了雜質(zhì)的表面η柱層11形成至比ρ基層5深的位置， 則P基層5端部的彎曲部與表面η柱層11相接，在ρ基層5端部產(chǎn)生電場集中，而存在耐 壓降低的問題。因此，表面η柱層11優(yōu)選從半導(dǎo)體基板21的表面形成至比ρ基層5淺的 位置。由此，可以防止耐壓的降低，與柵絕緣膜的界面中的電場也進一步變小，所以可以抑 制柵漏電的增加、柵閾值電壓的變動等而得到高的可靠性。圖8是示出第1實施方式的變形例的功率MOSFET的單元的剖面與各柱層的雜質(zhì) 濃度的示意圖。如圖所示，在配置于柵電極9的中央部的ρ柱層4b的數(shù)量較多的情況下， 通過使各柱層的雜質(zhì)濃度連續(xù)變化，可以抑制產(chǎn)生SJ結(jié)構(gòu)的電荷不平衡，得到穩(wěn)定的高耐 壓。如上所述，在SJ結(jié)構(gòu)中，在相鄰的柱層的電荷耗盡時平衡，需要實質(zhì)上成為高電阻。艮口， 需要使P柱層與η柱層的雜質(zhì)濃度相等，如果該平衡被破壞，則耐壓降低。因此，如圖所示， 設(shè)定成使各柱層的雜質(zhì)濃度成為相互相鄰的柱層的中間的濃度，在柵電極9下，以使各柱 層間的雜質(zhì)濃度連續(xù)變化的方式，形成SJ結(jié)構(gòu)。由此，可以一邊保持與相鄰的柱層的電荷 平衡，一邊提高中央部的柱層的濃度，降低導(dǎo)通電阻。另一方面，柵絕緣膜8的保持電壓由 于與厚度成比例，所以優(yōu)選與柱層的濃度變化對應(yīng)地使柵絕緣膜8的厚度也變化成在柵電 極9的中央部厚。(第2實施方式)圖9是示出本發(fā)明的第2實施方式的功率MOSFET的單元的剖面與ρ柱層的雜質(zhì) 濃度的示意圖。在本實施方式的結(jié)構(gòu)中，ρ柱層4a、4b的雜質(zhì)濃度在深度方向發(fā)生變化。如圖所 示，P柱層4a、4b的雜質(zhì)濃度在源電極7側(cè)(半導(dǎo)體基板21的表面?zhèn)?較高，在漏電極1側(cè) (半導(dǎo)體基板21的背面?zhèn)?較低。另外，在源電極7側(cè)，比鄰接的η柱層3的雜質(zhì)濃度高， 在漏電極1側(cè)，比鄰接的η柱層3的雜質(zhì)濃度低。進而，使位于柵電極9下的中央部的ρ柱 層4b與鄰接的η柱層3之間的濃度差ΔΝ2、ΔΝ4小于連接到ρ基層5的ρ柱層4a與鄰接 的η柱層3之間的濃度差A(yù)m、ΔΝ3。在連接到ρ基層5的ρ柱層4a中，通過增大Δ^、ΔΝ3, SJ結(jié)構(gòu)的上下端的電場 變小。由此，即使在雪崩擊穿時產(chǎn)生了大量的載流子，也難以產(chǎn)生負電阻，而可以實現(xiàn)比柵 電極9下的中央部高的雪崩耐量。另一方面，在柵電極9下的中央部產(chǎn)生的空穴經(jīng)由ρ基層5向源電極7排出。因 此，空穴的排出路徑較長，排出電阻較高。因此，如果由于雪崩擊穿而在柵電極9下的中央 部產(chǎn)生了大量的載流子，則空穴不易被排出，而成為雪崩耐量易于降低的狀態(tài)。
因此，在本實施方式中，通過使ρ柱層4b的ΔΝ2、ΔN4小于ρ柱層4a的Am、 ΔΝ3，在柵電極9下的中央部不易引起雪崩擊穿。即，設(shè)為在提高了雪崩耐量的ρ基層5正 下，積極地引起雪崩擊穿，可以作為整體實現(xiàn)高的雪崩耐量。另外，對于η柱層3的雜質(zhì)濃度Nnl、Nn2，使柵電極9下的中央部的濃度Νη2高于 與P基層5正下的P柱層4a鄰接的η柱層3的濃度Nnl。其是依照上述的第1實施方式 (參照圖1)結(jié)構(gòu)的結(jié)構(gòu)，其目的在于降低導(dǎo)通電阻。圖10是示出上述第2實施方式的變形例的功率MOSFET的單元的剖面與雜質(zhì)濃度 分布的示意圖。在圖9所示的實施方式中，示出了 ρ柱層4a、4b的雜質(zhì)濃度發(fā)生變化的例 子，但即使如圖10所示使ρ柱層4a、4b與η柱層3這兩方的雜質(zhì)濃度變化，也得到同樣的 效果。 在本實施方式中，ρ柱層4a、4b的雜質(zhì)濃度在源電極7側(cè)較高，在漏電極1側(cè)較低。 另一方面，η柱層3的雜質(zhì)濃度在源電極7側(cè)較低，在漏電極1側(cè)較高。由此，可以使SJ結(jié) 構(gòu)的上下端的電場小于圖9所示的實施方式，而提高雪崩耐量。另外，在本實施方式中，也 使位于柵電極9下的中央部的ρ柱層4b與鄰接的η柱層3之間的濃度差ΔΝ2、ΔΝ4小于 P柱層4a與鄰接的η柱層3之間的濃度差A(yù)m、ΔΝ3。由此，可以設(shè)為在ρ基層5正下使 雪崩電流積極地流過，而實現(xiàn)高雪崩耐量。(第3實施方式)圖11是示出本發(fā)明的第3實施方式的功率MOSFET的單元的剖面的示意圖。圖中 所示的剖面結(jié)構(gòu)示出例如將具有圖5所示的網(wǎng)眼狀地配置的ρ柱層以及η柱層的SJ結(jié)構(gòu) 應(yīng)用于圖1所示的MOSFET的器件的剖面。另外，圖中所示的剖面圖示出與圖1所示的剖面 正交的A-A剖面(參照圖5)。在本實施方式中，在ρ柱層4的兩側(cè)形成溝槽25，溝槽25內(nèi)用柵絕緣膜8與柵電 極9埋入。如果對柵電極9施加電壓，則在柵絕緣膜8與η柱層3的界面形成蓄積溝道。由 此，可以降低針對來自η源層6的電子的擴展電阻，可以降低導(dǎo)通電阻。另外，作為槽柵結(jié)構(gòu)特有的效果，電極剖面積變大埋入到溝槽25的部分大小，所 以柵電極9的內(nèi)置柵電阻被降低。由此，芯片內(nèi)的柵電壓的均勻性提高，可以實現(xiàn)開關(guān)速度 的高速化。進而，在圖12所示的被溝槽25與ρ柱層4夾住的部分25a中，除了從ρ柱層4延 伸的耗盡層以外，從柵絕緣膜8也延伸耗盡層。因此，該部分25a整體易于進行耗盡而電場 降低，所以與不形成溝槽25的情況相比，得到高耐壓。因此，如圖所示，可以提高形成了溝 槽的部分25a的η柱層3的雜質(zhì)濃度、以及ρ柱層4的雜質(zhì)濃度，可以實現(xiàn)更低的導(dǎo)通電阻。另外，還可以如圖13所示，使ρ柱層4與η柱層3的深度方向的雜質(zhì)濃度變化，而 得到高雪崩耐量。即、與上述實施方式2的情況相同地，在源電極7側(cè)使ρ柱層4的濃度高 于η柱層3的濃度，在漏電極1側(cè)使η柱層3的濃度高于ρ柱層4的濃度，從而可以減小超 結(jié)結(jié)構(gòu)的上下端的電場，而實現(xiàn)高雪崩耐量。(第4實施方式)圖14是示出本發(fā)明的第4實施方式的功率MOSFET的剖面與SJ結(jié)構(gòu)的雜質(zhì)分布 的示意圖。圖中所示的形成有P基層5的部分的結(jié)構(gòu)與上述第1實施方式以及第2實施方 式所示的結(jié)構(gòu)相同。在本實施方式中，圖的中央所示的保護環(huán)12形成在柵焊盤13(柵引出電極)周邊。通過使保護環(huán)層12比ρ基層5更深地形成，從而快速地排出在鄰接的η柱層 3中產(chǎn)生的空穴，提高柵焊盤13的周邊的雪崩耐量。另一方面，在圖中所示的結(jié)構(gòu)中，如果在柵焊盤13下的SJ結(jié)構(gòu)中引起雪崩擊穿， 則空穴的排出路徑較長，所以雪崩耐量容易降低。因此，設(shè)為將保護環(huán)層12還擴展至柵焊 盤13下的區(qū)域，平滑地進行空穴的排出，從而還可以提高柵焊盤13下的雪崩耐量。另外， 為了增加?xùn)藕副P13下的耐壓，優(yōu)選如圖中的雜質(zhì)分布所示，使柵焊盤13下的柱層的雜質(zhì)濃 度比其他區(qū)域的柱層低。另外，通過如圖15所示，使保護環(huán)層12下的ρ柱層4c的雜質(zhì)濃度比ρ基層5下 的P柱層4a高，從而在空穴排出電阻小的保護環(huán)層12的正下積極地引起雪崩擊穿，可以得 到高雪崩耐量。(第5實施方式)圖16是示出本發(fā)明的第5實施方式的功率MOSFET的剖面的示意圖。本實施方式 涉及包括器件終端部的器件結(jié)構(gòu)。在如圖所示的器件結(jié)構(gòu)中，形成有ρ基層5以及柵電極9的器件區(qū)域的結(jié)構(gòu)與上 述第1實施方式以及第2實施方式相同。另一方面，在器件的終端區(qū)域中，為了得到可靠性 高器件，需要設(shè)為具有比器件中央的器件區(qū)域高的耐壓的結(jié)構(gòu)。因此，如圖所示，在場絕緣 膜15下的終端區(qū)域中，不形成SJ結(jié)構(gòu)，而形成作為第9半導(dǎo)體層的高電阻n_層16。由此， 終端區(qū)域的耐壓不會受到SJ結(jié)構(gòu)的雜質(zhì)濃度的不平衡的影響，而成為由高電阻η—層16的 雪崩耐量決定的耐壓。進而，在器件區(qū)域的外周中，為了抑制P基層5的端部的電場集中， 而形成有比P基層5的深的作為第8半導(dǎo)體層的保護環(huán)層12。由此，可以使在終端區(qū)域中 產(chǎn)生的空穴經(jīng)由保護環(huán)層12積極地排出，所以可以得到高的雪崩耐量、回復(fù)耐量。另外，為 了緩和保護環(huán)層12的場絕緣膜15側(cè)的端部的電場，而在高電阻η—層16表面形成了作為 第10半導(dǎo)體層的多個第2保護環(huán)層14。進而，優(yōu)選使SJ結(jié)構(gòu)的最外部的ρ柱層4d相對內(nèi)側(cè)的ρ柱層4c成為一半的薄層 雜質(zhì)濃度。其中，由于在SJ結(jié)構(gòu)的外側(cè)形成有高電阻η—層16，所以成為耗盡層易于向高電 阻η-層16延伸，而難以向SJ結(jié)構(gòu)側(cè)延伸的結(jié)構(gòu)。摻雜到高電阻η—層16中的雜質(zhì)與η柱 層3相比極少。因此，SJ結(jié)構(gòu)最外部的ρ柱層4d將在與SJ結(jié)構(gòu)側(cè)的鄰接的η柱層3之間 取得電荷平衡。因此，如果最外部的P柱層4d的薄層濃度不形成為鄰接的ρ柱層4c的一 半，則耗盡時的電荷平衡被破壞而耐壓降低。另外，優(yōu)選在最外部的邊界中，形成場終止η層17，以使延伸到終端區(qū)域的耗盡層 不達到切割線。場終止η層17可以通過與η柱層3同時進行離子注入，而容易地形成。進 而，如圖17所示，還可以設(shè)為使保護環(huán)層12下的最外部的ρ柱層4d的雜質(zhì)濃度高于ρ基 層5下的ρ柱層4a而在空穴排出電阻小的保護環(huán)層12下積極地引起雪崩擊穿，而得到高
雪崩耐量。除了上述實施方式以外，只要使用RESURF(REduced SURfaceField 降低表面電 場)結(jié)構(gòu)、場效電板結(jié)構(gòu)等終端結(jié)構(gòu)，并且在器件區(qū)域外周形成深的保護環(huán)層12，則可以實 現(xiàn)終端部的高耐壓化。(第6實施方式)圖18是示意地示出第6實施方式的功率MOSFET的結(jié)構(gòu)的剖面圖。圖18所示的功率MOSFET具有將柵絕緣膜8的厚度設(shè)為恒定的平面柵結(jié)構(gòu)。在上述圖1所示的功率 MOSFET中，使用在ρ基層5之間的柵電極9的中央部，較厚得設(shè)置了柵絕緣膜8的TERRACE GATE(梯形臺階柵)結(jié)構(gòu)。本實施方式的功率MOSFET在柵電極的結(jié)構(gòu)為平面柵結(jié)構(gòu)這點 上，與圖1所示的功率MOSFET不同，其他結(jié)構(gòu)相同。在本實施方式的功率MOSFET中，也與圖1所示的功率MOSFET相同地，可以降低開 關(guān)噪聲，進而，可以減小導(dǎo)通電阻而實現(xiàn)漏電流的高密度化。例如，如果對漏電極1與源電極7之間施加高電壓，而表面ρ柱層10進行耗盡，則 P基層5與位于柵電極9下的P柱層4b之間的電連接消失。由此，如上所述，從位于P基 層5下的ρ柱層4a向ρ柱層4b依次耗盡，所以Cds-Vds特性的傾斜變緩。由此，開關(guān)時的 dVds/dt變小，可以降低開關(guān)噪聲。另外，在導(dǎo)通狀態(tài)下也同樣地，表面ρ柱層10進行耗盡。因此，耗盡層難以從位于 柵電極9下的ρ柱層4b朝向鄰接的η柱層3b延伸。由此，作為電流通道的η柱層3b的寬 度不會變窄，漏電流的飽和電流密度變大而可以實現(xiàn)大電流密度動作。進而，并非圖1中所示的TERRACE GATE (梯形臺階柵)結(jié)構(gòu)，而是通過設(shè)為平面柵 結(jié)構(gòu)，從而在表面η柱層11與柵絕緣膜8之間形成蓄積溝道，可以實現(xiàn)比圖1所示的功率 MOSFET低的導(dǎo)通電阻。為了易于得到上述效果，如圖3所示，可以使表面ρ柱層10的雜質(zhì)濃度，與接近ρ 基層5的部分相比在柵電極9的中心部下變得更低。另外，只要在柵電極9的中心部下，表 面η柱層11的雜質(zhì)濃度高于表面ρ柱層10，則能夠得到同樣的效果。例如，通過使表面η 柱層11的雜質(zhì)濃度在P基層5之間變化，可以在柵電極9的中心部下，使表面η柱層11的 雜質(zhì)濃度高于表面P柱層10。即，可以設(shè)為在柵電極9的中心部下，具有使表面η柱層11 的雜質(zhì)濃度高于接近P基層5的部分的雜質(zhì)濃度的濃度分布。而且，通過如圖9以及10所示，使柵電極9下的ρ柱層4b與η柱層3b之間的濃 度差小于P基層5下的P柱層4a與η柱層3a之間的濃度差，可以實現(xiàn)截止狀態(tài)的耐壓的 高耐壓化。由此，如圖18所示，可以在柵電極9下使η柱層3b以及ρ柱層4b的濃度提高， 可以降低導(dǎo)通電阻。在圖9以及10中，示出了在η柱層3與ρ柱層4之間存在濃度差的分 布，但例如，還可以在柵電極9下，將ρ柱層4b的雜質(zhì)濃度與η柱層3b的雜質(zhì)濃度設(shè)為相 同。圖19是示意地示出第6實施方式的變形例的功率MOSFET的結(jié)構(gòu)的剖面圖。如該 圖所示，成為加厚了柵絕緣膜8的一部分的TERRACEGATE(梯形臺階柵)結(jié)構(gòu)。在本變形例的功率MOSFET中，為提高了較厚得設(shè)置的柵絕緣膜8b下的η柱層3b 的雜質(zhì)濃度的結(jié)構(gòu)。由此，可以設(shè)為比圖18所示的功率MOSFET低的導(dǎo)通電阻。如本變形 例所示，在將柵絕緣膜8部分性地加厚而保持耐壓的情況下，可以使與柵絕緣膜8的厚的部 分對應(yīng)的η柱層3的濃度高于圖18所示的功率MOSFET的柵電極9的中央下的η柱層3b 的濃度。進而，為了取得電荷平衡，還提高鄰接的P柱層4b的濃度。(第7實施方式)圖20是示出構(gòu)成第7實施方式的功率用半導(dǎo)體器件的半導(dǎo)體層的平面配置的示 意圖，示出P柱層4以及P基層5的配置。在本實施方式中，如該圖所示，點狀的P柱層4 與P基層5分別以規(guī)定的周期配置成格子狀。另外，可以將在該圖中用B-B表示的剖面例如設(shè)為圖18所示的剖面結(jié)構(gòu)。在ρ基層5的表面，設(shè)置有η源層6，進而，在ρ基層下，配置 有P柱層4a。在圖20中的上下以及橫向的周期寬度中，配置有ρ基層5的周期寬度比配置有P 柱層4的周期寬度寬。而且，未圖示的柵電極9以覆蓋ρ基層5之間的方式設(shè)置成格子狀。 另外，與P基層5不直接連接的ρ柱層4b經(jīng)由表面ρ柱層10與各ρ基層5連接。另一方 面，在被表面P柱層10包圍的區(qū)域中，與η柱層3以及ρ柱層4b相接地，設(shè)置有未圖示的 表面η柱層11。由此，表面ρ柱層10與表面η柱層成為在橫向交替設(shè)置的結(jié)構(gòu)。在圖20所示那樣的平面配置中，表面ρ柱層10也發(fā)生耗盡，而遮斷位于柵電極9 下的P柱層4b與P基層5之間的電連接。由此，與上述的實施方式同樣地降低開關(guān)噪聲。 另外，在與P基層5之間的電連接被遮斷的ρ柱層4b中，耗盡層的擴展被抑制，所以η柱層 3中的電流通道不會變窄，而可以實現(xiàn)導(dǎo)通電阻的降低。進而，在圖20中示出的被四個ρ基層5包圍的中心區(qū)域(柵電極9的中心部下) 中，可以將η柱層3的雜質(zhì)濃度設(shè)得較高，所以可以降低導(dǎo)通電阻。因此，可以增大最大漏 電流，而實現(xiàn)大電流密度動作。另外，例如，與如圖2 圖4所示的第1實施方式那樣條紋狀地設(shè)置P基層5、柵電 極9的結(jié)構(gòu)相比，可以相對地增加未圖示的柵電極9的面積。由此，可以增加配置在柵電極 9下的高濃度化的η柱層3，所以與條紋狀地設(shè)置ρ基層5、柵電極9的結(jié)構(gòu)相比，可以降低 導(dǎo)通電阻。進而，如果設(shè)為圖20所示那樣的表面ρ柱層10的配置，則越接近ρ基層5，相鄰 的表面P柱層10的間隔越窄。由此，可以在接近P基層5的區(qū)域中相對地提高表面η柱層 11以及表面P柱層10的濃度。在導(dǎo)通狀態(tài)下越接近ρ基層5，電流密度越高。因此，如果 在接近P基層5的區(qū)域中提高表面η柱層11濃度，則可以進一步降低導(dǎo)通電阻。具備圖20所示的ρ柱層4以及ρ基層5的配置的功率MOSFET中所應(yīng)用的柵結(jié)構(gòu) 不限于特定的MOS柵結(jié)構(gòu)，而還可以應(yīng)用圖1以及圖19所示那樣的TERRACE GATE(梯形臺 階柵)結(jié)構(gòu)。另外，也可以是圖18所示的平面柵結(jié)構(gòu)。圖21 圖23是示意地示出第7實施方式的變形例的P柱層4以及ρ基層5的配 置的俯視圖。還可以將P柱層4以及P基層5的配置如圖21所示，設(shè)為在該圖中的水平方 向偏移的點狀圖案。在圖21所示的ρ柱層4以及ρ基層5中，點狀的P柱層4以及ρ基層5的排列是 針對各個排列的每一個改變相位而設(shè)置的。在該圖中所示的例子中，成為改變了水平方向 的相位的交錯狀的配置。另外，配置在相鄰的P基層5之間的P柱層4經(jīng)由表面柱層11與 多個P基層4電連接。另外，ρ柱層4隔著表面ρ柱層10與某一個ρ基層5連接即可。因此，如圖22以 及圖23所示，可以配置成表面ρ柱層10連接各ρ柱層4、和與各ρ柱層4接近的ρ基層5。在圖22所示的ρ柱層4以及ρ基層5的配置中，配置在相鄰的ρ基層5之間的ρ 柱層4經(jīng)由表面ρ柱層10僅與鄰近的ρ基層5連接。因此，在設(shè)置于相鄰的ρ基層5之間 的未圖示的柵電極的中心部下，形成有沒有設(shè)置表面P柱層10的區(qū)域。另一方面，在沒有 設(shè)置表面P柱層10的區(qū)域中，可以設(shè)置表面η柱層11。因此，可以使表面η柱層11的面積 相對增加，可以進一步降低導(dǎo)通電阻。成為在P基層5的周圍，橫向交替配置了與ρ基層5連接的表面P柱層10、和設(shè)置于表面ρ柱層10之間的表面η柱層11的結(jié)構(gòu)。在圖23所示的變形例中，ρ柱層4以及ρ基層5的排列成為與圖21同樣地，改變 了水平方向的相位的交錯狀的配置。與各P基層5接近地配置的P柱層4b與各P基層5 之間通過表面P柱層10連接。另外，在各ρ基層5之間比ρ柱層4b更遠離的位置處的ρ 柱層4c分別在與鄰近的多個ρ基層5之間，通過表面ρ柱層10連接。在這樣的結(jié)構(gòu)中，還 在由與P柱層4c和ρ基層5連接的表面ρ柱層10包圍的區(qū)域中設(shè)置有表面η柱層11。因 此，在與表面P柱層10之間橫向交替地配置了表面η柱層11。即使是圖23所示那樣的P柱層4以及ρ基層5，也可以在設(shè)置于相鄰的ρ基層5 之間的柵電極的中心部，形成沒有設(shè)置表面P柱層10的區(qū)域。因此，可以使未圖示的表面 η柱層11的面積相對增加，可以降低導(dǎo)通電阻。進而，圖22以及圖23所示的結(jié)構(gòu)還可以應(yīng)用于圖1以及圖18所示那樣的具有條 紋狀的P柱層4以及η柱層3的結(jié)構(gòu)。例如，在圖18中，可以通過將與η柱層3b的表面相 接的表面P柱層10的一部分更換為表面η柱層11的一部分而構(gòu)成。(第8實施方式)圖24是示意地示出第8實施方式的功率MOSFET的柵電極9與表面η柱層11以 及表面P柱層10的關(guān)系的俯視圖。如圖24所示，柵電極9呈現(xiàn)具有開口部27的梯子狀的平面形狀。另外，在相鄰的 P基層5之間設(shè)置了柵電極9時，成為柵電極9的開口部27位于表面ρ柱層10之上，柵電 極9設(shè)置在表面η柱層11之上的結(jié)構(gòu)。例如，在圖1 4以及圖18所示的實施方式中，得到降低導(dǎo)通電阻的效果。但是， 如果與柵電極9的面積對應(yīng)地增大柵漏間電容Cgd，則開關(guān)損耗增加。因此，通過如圖24所 示，在表面P柱層10之上設(shè)置柵電極9的開口部11，可以降低Cgd。另一方面，由于在表面η柱層11之上設(shè)置有柵電極9，所以如上所述在柵絕緣膜8 與表面η柱層11之間形成蓄積溝道。因此，可以維持降低導(dǎo)通電阻的效果，而減小Cgd。圖25是示意地示出本實施方式的變形例的功率MOSFET的柵電極9、與表面η柱 層11以及表面ρ柱層10的關(guān)系的俯視圖。在圖25所示的變形例中，開口部27設(shè)置在一 部分的表面P柱層10之上。在圖24所示的實施方式中，在所有表面ρ柱層10之上，設(shè)置 有柵電極9的開口部27。相對于此，通過如圖25所示，改變設(shè)置在表面ρ柱層10之上的開 口部27的數(shù)量，可以調(diào)整Cgd的值。(第9實施方式)圖26是示意地示出第9實施方式的功率MOSFET的結(jié)構(gòu)的剖面圖。本實施方式的 功率MOSFET具有與圖8所示的功率MOSFET相同的TERRACE GATE (梯形臺階柵)結(jié)構(gòu)，在 兩個P基層5之間具備多個ρ柱層4與η柱層3。另一方面，在本實施方式的功率MOSFET 中，在設(shè)置于兩個P基層5之間的柵電極9的中央部，與表面ρ柱層10連接的ρ柱層4的漏 層2側(cè)的端部與漏層2之間的間隔大于在表面設(shè)置有ρ基層5的ρ柱層4的漏層2側(cè)的端 部與漏層2之間的間隔。即，從表面ρ柱層10朝向漏層2的方向的ρ柱層4的深度變淺。通過使用圖26中所示的TERRACE GATE(梯形臺階柵)結(jié)構(gòu)，如上所述，在柵絕緣 膜8厚的柵電極9的中央部，柵絕緣膜8保持的電壓變高。其結(jié)果，可以相對減小SJ結(jié)構(gòu) 應(yīng)保持的電壓，可以減小SJ結(jié)構(gòu)的厚度。即，還可以如圖26所示，將ρ柱層4的深度設(shè)置得較淺。由此，得到與在柵電極9的中央部，減小了漂移層的厚度的情況相同的效果，可以 降低導(dǎo)通電阻。另外，如圖26所示，通過將ρ柱層4以及η柱層3的雜質(zhì)濃度與從ρ基層 5側(cè)朝向柵電極9的中央部的方向增大的濃度變化進行組合，可以進一步降低導(dǎo)通電阻。圖27是示意地示出本實施方式的變形例的功率MOSFET的結(jié)構(gòu)的剖面圖。在本變 形例中，在設(shè)置于兩個P基層5之間的柵電極9的中央部下，具有將超結(jié)層22從表面掘入 的結(jié)構(gòu)。即，成為使從表面P柱層10與柵絕緣膜8的界面到漏層2的厚度小于從與源電極 7連接的ρ基層5的表面到漏層2間的厚度，降低導(dǎo)通電阻的結(jié)構(gòu)。另一方面，與ρ基層5的一側(cè)相比，在柵電極9的中央部更厚地設(shè)置柵絕緣膜8，柵 絕緣膜8可以保持的電壓在柵電極9的中央部相對變高。因此，可以補償SJ結(jié)構(gòu)變薄而耐 壓降低的量，所以可以不降低耐壓而降低導(dǎo)通電阻。以上，說明了本發(fā)明的第1至第5實施方式，但本發(fā)明不限于上述實施方式。例如， 雖然將第1導(dǎo)電型設(shè)為η型、將第2導(dǎo)電型設(shè)為ρ型而進行了說明，但也可以將第1導(dǎo)電型 設(shè)為P型、將第2導(dǎo)電型設(shè)為η型來實施。例如，超結(jié)結(jié)構(gòu)的形成方法不限于上述方法，除了反復(fù)多次離子注入與外延生長 的以外，還可以通過在形成了溝槽之后進行埋入生長的方法、在形成了溝槽之后對側(cè)壁進 行離子注入的方法等各種方法來實施。另外，對于ρ柱層4，示出了不與η+漏層2相接的結(jié)構(gòu)，但即使相接也可以實施。進 而另外，即使在P柱層4與η+漏層2之間形成了濃度比η柱層3低的rT層，也可以實施。另外，說明了作為半導(dǎo)體材料使用了硅(Si)的M0SFET，但還可以使用例如碳化硅 (SiC)、氮化鈣(GaN)等化合物半導(dǎo)體、金剛石等寬禁帶半導(dǎo)體。進而，除了具有超結(jié)結(jié)構(gòu)的 MOSFET以外，還可以在MOSFET與SBD的混裝器件、IGBT等器件中應(yīng)用。
權(quán)利要求
一種功率用半導(dǎo)體器件，其特征在于，具備第1導(dǎo)電型的第1半導(dǎo)體層；在上述第1半導(dǎo)體層上橫向交替設(shè)置的第1導(dǎo)電型的第2半導(dǎo)體層以及第2導(dǎo)電型的第3半導(dǎo)體層；設(shè)置在上述第3半導(dǎo)體層的表面的第2導(dǎo)電型的第4半導(dǎo)體層；選擇性地設(shè)置在上述第4半導(dǎo)體層的表面的第1導(dǎo)電型的第5半導(dǎo)體層；在上述第2半導(dǎo)體層以及第3半導(dǎo)體層上橫向交替設(shè)置的第2導(dǎo)電型的第6半導(dǎo)體層以及第1導(dǎo)電型的第7半導(dǎo)體層；與上述第1半導(dǎo)體層電連接的第1主電極；設(shè)置在上述第4半導(dǎo)體層、上述第6半導(dǎo)體層、以及上述第7半導(dǎo)體層之上的絕緣膜；隔著上述絕緣膜，設(shè)置在上述第4半導(dǎo)體層、上述第6半導(dǎo)體層、以及上述第7半導(dǎo)體層之上的控制電極；以及與上述第4半導(dǎo)體層和上述第5半導(dǎo)體層的表面接合的第2主電極，上述第6半導(dǎo)體層與上述第4半導(dǎo)體層連接，進而與在兩個上述第4半導(dǎo)體層之間設(shè)置的至少一個上述第3半導(dǎo)體層連接，設(shè)置在上述第6半導(dǎo)體層之下的上述第3半導(dǎo)體層的雜質(zhì)濃度高于設(shè)置在上述第4半導(dǎo)體層之下的上述第3半導(dǎo)體層的雜質(zhì)濃度。
2.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述絕緣膜在設(shè)置于上述第6半導(dǎo)體層之下的第3半導(dǎo)體層之上相對較厚，在上述第 4半導(dǎo)體層之上相對較薄。
3.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于在位于兩個上述第4半導(dǎo)體層之間的上述控制電極的中心部的正下方，上述第7半導(dǎo) 體層的雜質(zhì)濃度高于上述第6半導(dǎo)體層的雜質(zhì)濃度。
4.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述交替設(shè)置的上述第6半導(dǎo)體層以及上述第7半導(dǎo)體層的配置的周期寬度比上述交 替設(shè)置的上述第2半導(dǎo)體層以及上述第3半導(dǎo)體層的配置的周期寬度窄。
5.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述第3半導(dǎo)體層的雜質(zhì)濃度在上述第2主電極一側(cè)，高于鄰接的上述第2半導(dǎo)體層 的雜質(zhì)濃度，在上述第1主電極一側(cè)，低于鄰接的上述第2半導(dǎo)體層的雜質(zhì)濃度。
6.根據(jù)權(quán)利要求5所述的功率用半導(dǎo)體器件，其特征在于上述第3半導(dǎo)體層的雜質(zhì)濃度與鄰接的上述第2半導(dǎo)體層的雜質(zhì)濃度的差在上述第4 半導(dǎo)體層之下較大，在上述第6半導(dǎo)體層之下較小。
7.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于具有選擇性地設(shè)置在上述第3半導(dǎo)體層的表面，并與上述第2主電極電連接的第2導(dǎo) 電型的第8半導(dǎo)體層，從上述第8半導(dǎo)體層的與上述第2主電極相接的表面朝向上述第1半導(dǎo)體層的方向的 深度比從上述第4半導(dǎo)體層的與上述第2主電極相接的表面朝向上述第1半導(dǎo)體層的方向 的深度深。
8.根據(jù)權(quán)利要求7所述的功率用半導(dǎo)體器件，其特征在于，還具備2配置有上述第4半導(dǎo)體層的器件區(qū)域；以及設(shè)置在上述器件區(qū)域的端部的終端區(qū)域，上述第8半導(dǎo)體層設(shè)置在上述器件區(qū)域的外周。
9.根據(jù)權(quán)利要求7所述的功率用半導(dǎo)體器件，其特征在于在表面設(shè)置有上述第8半導(dǎo)體層的上述第3半導(dǎo)體層的雜質(zhì)濃度高于在表面設(shè)置有上 述第4半導(dǎo)體層的上述第3半導(dǎo)體層的雜質(zhì)濃度。
10.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于配置在兩個上述第4半導(dǎo)體層之間的多個上述第2半導(dǎo)體層以及上述第3半導(dǎo)體層內(nèi) 的雜質(zhì)濃度最高的第2半導(dǎo)體層或者第3半導(dǎo)體層設(shè)置于上述兩個第4半導(dǎo)體層之間的中 央，具有最高的雜質(zhì)濃度的上述第2半導(dǎo)體層或者第3半導(dǎo)體層、與在表面設(shè)置有上述第 4半導(dǎo)體層的上述第3半導(dǎo)體層之間設(shè)置的上述第2半導(dǎo)體層以及上述第3半導(dǎo)體層的雜 質(zhì)濃度是在各自的兩側(cè)鄰接的第2半導(dǎo)體層或第3半導(dǎo)體層的雜質(zhì)濃度的中間值。
11.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于，還具備配置有上述第4半導(dǎo)體層的器件區(qū)域；以及設(shè)置在上述器件區(qū)域的端部的終端區(qū)域，上述第2半導(dǎo)體層與上述第3半導(dǎo)體層設(shè)置在上述器件區(qū)域，雜質(zhì)濃度比上述第2半導(dǎo)體層低的第1導(dǎo)電型的第9半導(dǎo)體層從上述終端區(qū)域的表面 連通到上述第1半導(dǎo)體層而形成在上述器件區(qū)域與上述終端區(qū)域的邊界。
12.根據(jù)權(quán)利要求11所述的功率用半導(dǎo)體器件，其特征在于在上述第9半導(dǎo)體層的表面，設(shè)置有至少1個以上的第2導(dǎo)電型的第10半導(dǎo)體層。
13.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述第4半導(dǎo)體層、上述第6半導(dǎo)體層、上述第7半導(dǎo)體層以及上述控制電極被條紋狀 地形成，上述第4半導(dǎo)體層與上述第7半導(dǎo)體層正交。
14.根據(jù)權(quán)利要求13所述的功率用半導(dǎo)體器件，其特征在于上述第3半導(dǎo)體層設(shè)置成與上述第4半導(dǎo)體層平行的條紋狀。
15.根據(jù)權(quán)利要求13所述的功率用半導(dǎo)體器件，其特征在于上述第2半導(dǎo)體層設(shè)置成網(wǎng)眼狀或偏移網(wǎng)眼狀。
16.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述第3半導(dǎo)體層以及上述第4半導(dǎo)體層設(shè)置成格子狀地配置的點形狀、或者針對每 個排列改變了相位的交錯狀地配置的點形狀。
17.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述第6半導(dǎo)體層設(shè)置成對相互隔開間隔地設(shè)置的多個上述第4半導(dǎo)體層之間配置的 上述第3半導(dǎo)體層、與配置在離上述第3半導(dǎo)體層最近的位置處的多個上述第4半導(dǎo)體層 中的一個之間進行連接。
18.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于上述控制電極在上述第6半導(dǎo)體層上具有開口。
19.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于在設(shè)置于兩個上述第4半導(dǎo)體層之間的上述控制電極的中央部之下，上述第6半導(dǎo)體 層連接的上述第3半導(dǎo)體層的上述第1半導(dǎo)體層側(cè)的端部與上述第1半導(dǎo)體層之間的間隔大于在表面設(shè)置有上述第4半導(dǎo)體層的上述第3半導(dǎo)體層的上述第1半導(dǎo)體層側(cè)的端部與 上述第1半導(dǎo)體層之間的間隔。
20.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體器件，其特征在于在設(shè)置于兩個上述第4半導(dǎo)體層之間的上述控制電極的中央部之下，從上述第6半導(dǎo) 體層與上述絕緣膜的界面到上述第1半導(dǎo)體層的厚度小于從與上述第2主電極連接的上述 第4半導(dǎo)體層的表面到上述第1半導(dǎo)體層的厚度。
全文摘要
本發(fā)明提供一種功率用半導(dǎo)體器件，其特征在于，具備在n+漏層之上，橫向交替配置的n柱層以及p柱層；設(shè)置在p柱層的表面的p基層；形成在p基層的表面的n源層；橫向交替設(shè)置的表面p柱層以及表面n柱層；與n+漏層電連接的漏電極；在p基層、表面p柱層、以及表面n柱層之間隔著絕緣膜形成的柵電極；以及與p柱層和n源層的表面接合的源電極，表面p柱層設(shè)置在兩個p基層之間設(shè)置的至少一個p柱層之上，設(shè)置在表面p柱層之下的p柱層的雜質(zhì)濃度高于設(shè)置在p基層之下的p柱層的雜質(zhì)濃度。
文檔編號H01L29/78GK101924132SQ20101014488
公開日2010年12月22日 申請日期2010年3月18日 優(yōu)先權(quán)日2009年6月9日
發(fā)明者小野昇太郎, 齋藤涉, 渡邊美穗, 羽田野菜名, 藪崎宗久 申請人:株式會社東芝