專利名稱：半導體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括MOS晶體管的半導體器件的制造方法。
背景技術(shù)：
對于半導體集成電路器件，根據(jù)比例定律(scaling law)的MOS晶體管的小型化 已經(jīng)取得了進展。將在柵電極下方具有柵極絕緣膜的晶體管稱作MOS晶體管。盡管MOS晶 體管的運行速度隨著MOS晶體管的尺寸的減小而提高，然而會有易于產(chǎn)生短溝道效應(yīng)的趨 勢。溝道區(qū)摻雜有導電類型與源極/漏極區(qū)的導電類型相反的溝道雜質(zhì)，使得閾值被調(diào)節(jié) 到一個適當值。用于防止短溝道效應(yīng)的公知結(jié)構(gòu)是這樣的使限定淺接合(shallow joint) 的延伸區(qū)形成在低阻抗(resistance)源極/漏極區(qū)的內(nèi)側(cè)，以降低與載流子運動相關(guān)的源 極/漏極的有效接合深度。此外，還圍繞著該延伸區(qū)形成導電類型與源極/漏極區(qū)的導電 類型相反的袋區(qū)(中空區(qū))。在半導體集成電路中，除低壓驅(qū)動MOS晶體管之外，還需要高壓驅(qū)動MOS晶體管。在高頻功率放大MOS晶體管中，漏極電壓相對于輸入高頻功率的波動約為偏置點 的兩倍或更多。為此原因，MOS晶體管需要高漏極擊穿電壓。裝配在移動器件內(nèi)的功率放 大器一般用在幾百MHz到幾GHz的范圍內(nèi)。因此，也需要非常好的高頻特性。不僅在移動 器件中，而且在高輸出、高頻率功率放大器中有時也需要高擊穿電壓和非常好的高頻特性。在需要高擊穿電壓和非常好的高頻特性的MOS晶體管中，希望降低晶體管的導通 阻抗并提高高頻處的增益。當加寬有效溝道區(qū)(其中電流被柵極電壓控制)和漏極區(qū)之 間的耗盡層時，可以獲得高擊穿電壓。另外，降低了漏極側(cè)的溝道阻抗，從而提高了高頻輸 出功率。MOS結(jié)構(gòu)的公知實例包括橫向擴散的MOS晶體管結(jié)構(gòu)和延伸漏極的MOS晶體管結(jié) 構(gòu)，其中，在橫向擴散的MOS晶體管結(jié)構(gòu)中，調(diào)整溝道區(qū)中的橫向雜質(zhì)濃度分布使得橫向雜 質(zhì)濃度從溝道區(qū)的中央部分向漏極區(qū)降低，在延伸漏極的MOS晶體管結(jié)構(gòu)中，增加了低濃 度漏極(LDD)區(qū)和柵電極之間的重疊長度，使得耗盡層由于柵極電壓的作用而被加寬。當在形成柵電極之前使用光致抗蝕劑掩模執(zhí)行離子注入以在與柵電極重疊的區(qū) 域中形成溝道雜質(zhì)增加的區(qū)域時，掩模的數(shù)量和步驟的數(shù)量增加。日本特開專利公開No. 11-214686提出一個實例，在該實例中，溝道區(qū)在其中央部 分具有低雜質(zhì)濃度而在其相對側(cè)部具有高雜質(zhì)濃度，并且在該實例中溝道區(qū)的雜質(zhì)濃度在 深度方向為兩級倒退型(two-level retrograde type)。在此實例中，具有高雜質(zhì)濃度的源 極/漏極區(qū)形成為比高濃度溝道區(qū)深。日本特開專利公開No. 2000-357792提出一種方法，該方法包括在柵電極的兩側(cè) 上形成與其平行的柵電極或虛設(shè)電極；通過從柵電極的兩側(cè)執(zhí)行傾斜(diagonal)離子注入，在柵電極下方形成對稱雜質(zhì)區(qū)，使得柵電極兩側(cè)上的有源區(qū)被其它柵電極或虛設(shè)電極 遮蔽；以及通過僅從一個方向執(zhí)行傾斜離子注入，在柵電極下方形成不對稱雜質(zhì)區(qū)。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方案，一種半導體器件的制造方法包括如下步驟形成限定第 一區(qū)和第二區(qū)的隔離區(qū)；向第一區(qū)和第二區(qū)內(nèi)注入第一導電類型的第一雜質(zhì)；在第一區(qū)上 方形成第一柵極絕緣膜和第一柵電極；在第二區(qū)上方形成第二柵極絕緣膜和第二柵電極； 在第二區(qū)的第一部分上方形成第一掩模層，暴露第二區(qū)的第二部分和第一區(qū)；以及將第一 導電類型的第二雜質(zhì)從與半導體襯底的表面傾斜的方向注入到半導體襯底內(nèi)。通過在權(quán)利要求書中特別指出的組件和組件的組合，將實現(xiàn)并達到 本發(fā)明實施例 的目的和優(yōu)點。應(yīng)當理解，對本發(fā)明的前述大體描述和下文的詳細描述兩者均為解釋性的， 并不是對本發(fā)明的限制，本發(fā)明由權(quán)利要求所限定。
圖IA-圖1H、圖IX以及圖IY示出根據(jù)本發(fā)明第一實施例的半導體器件的制造方 法；圖2A-圖2D示出根據(jù)第二實施例的半導體器件的制造方法；圖3A和圖3B示出根據(jù)第二實施例的修改例的半導體器件的制造方法；圖4A-圖4D示出根據(jù)第三實施例的半導體器件的制造方法。
具體實施例方式圖IA-圖1H、圖IX以及圖IY示出根據(jù)本發(fā)明第一實施例的半導體器件的制造方 法。在半導體襯底上形成包括邏輯電路的低擊穿電壓CMOS晶體管、用于輸入/輸出的中擊 穿電壓CMOS晶體管以及用于高頻功率放大的高擊穿電壓NMOS晶體管。下面的描述將主要 集中在中擊穿電壓CMOS晶體管和高擊穿電壓NMOS晶體管上。參見圖1A，淺溝槽隔離(STI)元件隔離區(qū)12例如形成在硅襯底11中。例如，通過 熱氧化硅襯底11的表面形成硅氧化物膜，并且通過化學氣相沉積(CVD)在硅氧化物膜上沉 積硅氮化物膜。覆蓋有源區(qū)的光致抗蝕劑圖案形成在硅氮化物膜上，并且蝕刻硅氮化物膜 和硅氧化物膜，從而形成硬掩模。將硬掩模用作蝕刻掩模，將硅襯底11蝕刻到約250nm到 400nm(例如300nm)的深度，從而形成溝槽。在通過熱氧化溝槽表面形成硅氧化物膜之后， 通過高濃度等離子體(HDP) CVD將該硅氧化物膜沉積并埋置到溝槽中。接著通過化學機械 拋光(CMP)將硬掩模上的硅氧化物膜去除，并且通過使用例如熱磷酸進行蝕刻以去除在其 下方暴露的硅氮化物膜。接著，通過使用例如稀釋的氫氟酸進行蝕刻以去除在其下方暴露 的硅氧化物膜。如此，得到由元件隔離區(qū)12限定的有源區(qū)。形成具有開口(與用于形成ρ型阱的有源區(qū)相對應(yīng))的光致抗蝕劑圖案，接著離 子注入例如加速度能量為200keV、劑量為3 X IO13CnT2的ρ型雜質(zhì)B，從而形成ρ型阱PWl和 PW20使用覆蓋ρ型阱PWl和PW2的光致抗蝕劑掩模，離子注入例如加速度能量為400keV、 劑量為3 X IO13CnT2的η型雜質(zhì)P，從而形成η型阱NWl。盡管在附圖中示出一個η型阱NWl 以及兩個P型阱PWl和PW2，然而可形成更多的η型阱NW和ρ型阱PW。圖IA右側(cè)的ρ型阱PWl與將要形成高擊穿電壓NMOS晶體管的有源區(qū)相對應(yīng)，中間的P型阱PW2與將要形成 中擊穿電壓NMOS晶體管的有源區(qū)相對應(yīng)，左側(cè)的η型阱NWl與將要形成中擊穿電壓PMOS 晶體管的有源區(qū)相對應(yīng)。參見圖1Β，形成覆蓋除了高擊穿電壓NMOS晶體管的低濃度漏極(LDD)區(qū)之外 的區(qū)域的光致抗蝕劑掩模冊2，并且離子注入例如加速度能量為50keV-200keV、劑量約為 1 X IO13CnT2到3 X IO13CnT2的η型雜質(zhì)P，從而形成η型LDD區(qū)13。隨后，去除光致抗蝕劑掩 模冊2。形成覆蓋NMOS晶體管區(qū)域但暴露PMOS晶體管區(qū)域的光致抗蝕劑掩模，并且離子 注入例如加速度能量為80keV-130keV、劑量約為1 X IO12CnT2到2 X IO12CnT2的η型雜質(zhì)As， 從而形成η型溝道劑量區(qū)(channel dose region) 14。之后，去除光致抗蝕劑掩模。在形成LDD區(qū)13和溝道劑量區(qū)14之后，例如在約1000°C處執(zhí)行用于激活離子注 入的雜質(zhì)的退火處理約10秒。離子注入的雜質(zhì)因而被激活并開始擴散。
參見圖1C，通過熱氧化有源區(qū)的表面，形成厚度為例如約7nm的硅氧化物膜。在將 要形成低擊穿電壓MOS晶體管的有源區(qū)中，通過稀釋的氫氟酸溶液暫時去除形成的硅氧化 物膜，并且通過熱氧化來形成厚度為例如約Inm到2nm的另一硅氧化物膜。如果將要形成 具有不同厚度的三種或更多種硅氧化物膜，則從較厚的硅氧化物膜開始重復進行相同的熱 氧化處理。在將要形成厚的熱氧化膜的區(qū)域中，考慮到在隨后的熱氧化處理中期望增加的 厚度來設(shè)置厚度?？赏ㄟ^將氮混合到硅氧化物膜的表面而將其制成硅氧化物-氮化物膜， 或可以在硅氧化物膜上方堆疊諸如鉿氧化物膜等的高介電絕緣膜。如此，形成柵極絕緣膜 15。通過CVD在每個柵極絕緣膜15上將多晶硅膜沉積到厚度為例如lOOnm。通過將形 成在多晶硅膜上的光致抗蝕劑掩模用作掩模來執(zhí)行干蝕刻處理，以圖案化柵電極16。在圖 案化之前，η型雜質(zhì)可被離子注入到NMOS晶體管的柵電極內(nèi)，并且ρ型雜質(zhì)可被離子注入 到PMOS晶體管的柵電極內(nèi)。高擊穿電壓MOS晶體管的柵電極16具有例如約500nm的柵極 長度，并與LDD區(qū)13重疊了 IOOnm到250nm，其為柵極長度的約20%到50%。中擊穿電壓 晶體管的柵極長度為例如約350nm。參見圖1D，形成覆蓋整個PMOS晶體管區(qū)域和高擊穿電壓NMOS晶體管的漏極區(qū)的 光致抗蝕劑掩模PR4，并且將ρ型雜質(zhì)傾斜地離子注入到NMOS晶體管區(qū)域內(nèi)以調(diào)節(jié)溝道區(qū) 中的雜質(zhì)濃度。例如，從相對于襯底法線的多個對稱方向或例如從相對于襯底法線的方向 在四個方向上以25°到60°的角度離子注入例如加速度能量為20keV-50keV(或具體而言 例如30keV)、劑量為約5 X IO12cm-2的ρ型雜質(zhì)B。圖IX示意性地示出從附圖的左上角朝向右下角傾斜地執(zhí)行的離子注入處理。多 晶硅柵電極G形成在硅襯底SUB上。在圖IX中，未示出柵極絕緣膜。穿透硅襯底SUB的注 入離子也穿透了多晶硅柵電極G。為了簡化描述，離子穿透多晶硅柵電極G的距離實質(zhì)上等 于離子穿透硅襯底SUB的距離。在傾斜離子注入處理的情況下，進入柵電極G的側(cè)表面的 離子僅穿過了柵電極G的厚度的一部分。穿過柵電極G(其中柵電極G的厚度由于注入的 角度而較小)的離子進入硅襯底SUB。因此，由于穿過柵電極G的離子，在柵電極G下方的 硅襯底SUB中形成劑量梯度區(qū)(dosage gradient region)GRl，其中在該劑量梯度區(qū)GRl中 注入深度和劑量朝向柵電極G的中心逐漸減小。在柵電極G的右側(cè)，離子穿過柵電極G的厚度的一部分并穿過柵電極G的右側(cè)表面，以進入硅襯底SUB。因此，在被柵電極G遮蔽的區(qū)域中形成劑量梯度區(qū)GR2，其中在該劑量梯度區(qū)GR2中注入深度和劑量逐漸增加。圖IY示意性地示出從附圖的右上角朝向左下角傾斜執(zhí)行的離子注入處理。離子 傾斜地進入柵電極G的右側(cè)表面，使得劑量梯度區(qū)GR3形成在柵電極G下方的硅襯底SUB 中，其中在該劑量梯度區(qū)GR3中注入深度和劑量朝向柵電極G的中心逐漸減小。在柵電極 G的左側(cè)，在被柵電極G遮蔽的區(qū)域中形成劑量梯度區(qū)GR4，其中在該劑量梯度區(qū)GR4中注 入深度和劑量從遠離柵電極G的中心方向逐漸增加。例如，當從柵電極G的源極側(cè)和漏極側(cè)執(zhí)行兩次傾斜離子注入處理時，得到的雜 質(zhì)濃度分布等于圖IX和IY中所示的劑量梯度區(qū)GR1-GR4的總和。參見圖1D，對于中擊穿電壓NMOS晶體管，從柵電極16的兩側(cè)對稱地執(zhí)行傾斜離子 注入處理，從而形成對稱溝道劑量區(qū)18。由于兩側(cè)的溝道雜質(zhì)濃度相對較高，從而確定了晶 體管的閾值。對于高擊穿電壓NMOS晶體管，從源極側(cè)執(zhí)行傾斜注入處理，從而形成劑量在 源極側(cè)較高而朝向漏極逐漸降低的溝道劑量區(qū)19。漏極覆蓋有光致抗蝕劑掩模PR4。通過將柵電極16用作掩模來執(zhí)行傾斜離子注入，在每個柵電極16下方形成深度 和雜質(zhì)濃度從柵極邊緣向柵極中心逐漸降低的雜質(zhì)濃度分布。在高擊穿電壓MOS晶體管 中，形成深度和雜質(zhì)濃度從源極側(cè)柵極邊緣向漏極逐漸降低的溝道雜質(zhì)濃度分布。由于溝 道雜質(zhì)濃度在漏極側(cè)較低，因此降低了溝道阻抗。結(jié)果是，降低了晶體管的導通阻抗，從而 增強高頻輸出功率。參見圖1E，通過使用用于形成溝道劑量區(qū)的光致抗蝕劑掩模PR4，垂直地離子注 入例如加速度能量為30keV、劑量為約1 X IO13CnT2的η型雜質(zhì)P，從而形成η型延伸區(qū)20。 高擊穿電壓NMOS晶體管的漏極區(qū)被光致抗蝕劑PR4所覆蓋。通過使用覆蓋整個NMOS晶體管區(qū)域的光致抗蝕劑掩模，將例如加速度能量為 10keV-20keV、劑量約3 X IO13CnT2到7 X IO13CnT2的ρ型雜質(zhì)BF垂直地離子注入到PMOS晶 體管區(qū)域內(nèi)，從而形成ρ型延伸區(qū)22。參見圖1F，在例如450°C的襯底溫度下，通過等離子體CVD在半導體襯底的整個表 面上方沉積厚度為約IOnm的硅氧化物膜24和厚度為約30nm的硅氮化物膜25。通過使用 部分覆蓋高擊穿電壓NMOS晶體管的漏極區(qū)中的柵電極側(cè)區(qū)域的光致抗蝕劑掩模冊5，硅氮 化物膜25和硅氧化物膜24通過各向異性的干蝕刻(諸如反應(yīng)性離子蝕刻)被各向異性蝕 亥IJ，使得側(cè)壁間隔件SW存留在每個柵電極16的側(cè)壁上。在高擊穿電壓NMOS晶體管中，在漏 極側(cè)上形成從柵電極16延伸到漏極區(qū)的一部分的絕緣漏極偏移區(qū)OF來代替?zhèn)缺陂g隔件。 隨后，去除光致抗蝕劑掩模PR5。參見圖1G，形成覆蓋PMOS晶體管區(qū)域和高擊穿電壓NMOS晶體管的絕緣漏極偏移 區(qū)OF的光致抗蝕劑掩模PR6，并且離子注入例如加速度能量為lOkeV、劑量為約5 X IO15CnT2 的η型雜質(zhì)P，從而形成低阻抗源極/漏極區(qū)26。隨后，去除光致抗蝕劑掩模PR6。多個低 阻抗源極/漏極區(qū)26的每個低阻抗源極/漏極均與相對應(yīng)的柵電極16偏移一定距離，該 距離大于側(cè)壁間隔件的寬度。類似地，形成覆蓋NMOS晶體管區(qū)域的光致抗蝕劑掩模，并且離子注入例如加速度 能量為5keV、劑量為約5X IO15CnT2的ρ型雜質(zhì)B，從而形成低阻抗源極/漏極區(qū)27。在1000°C下執(zhí)行退火處理例如1秒，以激活被離子注入的雜質(zhì)。
參見圖1H，在硅襯底的整個表面上方沉積鎳膜，并在400°C到500°C之間執(zhí)行退火 處理，以實現(xiàn)硅化反應(yīng)。去除未反應(yīng)的鎳膜，從而在源極/漏極區(qū)中和柵電極16的硅表面 上得到鎳硅膜28?？刹恢挂淮蔚膱?zhí)行退火處理。在第一實施例中，在高擊穿電壓MOS晶體管上執(zhí)行傾斜離子注入，以形成雜質(zhì)濃 度在源極側(cè)較高而在漏極側(cè)較低的溝道雜質(zhì)濃度分布，并還形成每個低阻抗漏極區(qū)均與相 對應(yīng)柵電極16偏移一定距離的多個低阻抗漏極區(qū)。因此，形成了具有低導通阻抗和易于加 寬的耗盡層的高擊穿電壓NMOS晶體管。圖2A-圖2D示出根據(jù)第二實施例的半導體器件的制作方法。通過執(zhí)行與圖IA 所示的步驟相同的步驟，在硅襯底11中形成STI型元件隔離區(qū)12，并且分別在高擊穿電壓 NMOS晶體管的有源區(qū)、中擊穿電壓NMOS晶體管的有源區(qū)以及中擊穿電壓PMOS晶體管的有 源區(qū)中形成P型阱PWl、p型阱PW2以及η型阱NW1。參見圖2Α，ρ型雜質(zhì)被離子注入到ρ型阱PWl和PW2內(nèi)，以形成構(gòu)成NMOS晶體管溝 道區(qū)的P型溝道劑量區(qū)18和19。例如，將例如30keV-35keV的加速度能量和約3 X 1012cm12 到4X IO12cnT2的劑量的ρ型雜質(zhì)B離子注入到中擊穿電壓NMOS晶體管區(qū)域和高擊穿電壓 NMOS晶體管區(qū)域內(nèi)。由于為中擊穿電壓NMOS晶體管設(shè)置了兩種閾值(如高閾值和低閾值)，因此 當將要形成兩種P型溝道雜質(zhì)濃度分布(如高和低濃度分布)時，與低閾值相對應(yīng)的低 溝道雜質(zhì)濃度分布形成在高擊穿電壓NMOS晶體管區(qū)域中。例如，將例如加速度能量為 30keV-35keV、劑量為3X IO12CnT2到4X IO12CnT2的ρ型雜質(zhì)B離子注入到第一中擊穿電壓 NMOS晶體管區(qū)域和高擊穿電壓NMOS晶體管區(qū)域內(nèi)，并將例如加速度能量為30keV-35keV、 劑量為約5X IO12CnT2到6X IO15CnT2的該ρ型雜質(zhì)B離子注入到第二中擊穿電壓NMOS晶體 管區(qū)域內(nèi)。類似地，將η型雜質(zhì)離子注入到η型阱NWl區(qū)域內(nèi)，以形成溝道劑量區(qū)21。參見圖2Β，形成覆蓋除了高擊穿電壓NMOS晶體管的LDD區(qū)之外區(qū)域的光致抗蝕劑 掩模冊2，并且離子注入η型雜質(zhì)P以形成η型LDD區(qū)13。隨后，去除光致抗蝕劑掩模冊2。 在形成LDD區(qū)13之后，執(zhí)行用于激活離子注入的雜質(zhì)的退火處理。參見圖2C，執(zhí)行與圖IC所示的步驟相同的步驟，以形成柵極絕緣膜15和柵電極 16。布置高擊穿電壓MOS晶體管的柵電極16以與LDD區(qū)13重疊。重疊長度為柵電極長度 的 20%到 50%。參見圖2D，形成覆蓋整個PMOS晶體管區(qū)和高擊穿電壓NMOS晶體管的漏極區(qū)的光 致抗蝕劑掩模PR4，并且垂直地離子注入η型雜質(zhì)P以形成η型延伸區(qū)20。高擊穿電壓NMOS 晶體管在源極側(cè)設(shè)置有η型延伸區(qū)20。類似地，形成覆蓋NMOS晶體管區(qū)域的光致抗蝕劑掩模，并且垂直地離子注入P型 雜質(zhì)B以形成ρ型延伸區(qū)22。在源極側(cè)和漏極側(cè)處形成中擊穿電壓PMOS晶體管中的ρ型 延伸區(qū)22。隨后的步驟與圖IF等前圖所示的步驟相同。根據(jù)第二實施例，從源極側(cè)到漏極側(cè)的溝道雜質(zhì)濃度是固定的。因此，可以最小化 漏極和源極之間的穿通現(xiàn)象，從而提高截止擊穿電壓(off-breakdown-voltage)。如果希望 將高頻輸出功率設(shè)置成高電平(level)，則優(yōu)選將偏移長度設(shè)置成較短的值，以降低漏極側(cè)的寄生阻抗。圖3A為根據(jù)第二實施例的第一修改例的半導體器件的剖視圖。在執(zhí)行圖2A-圖 2D所示的步驟之后，執(zhí)行圖IF所示的步驟。在此情況下，沉積硅氧化物膜24和硅氮化物膜 25，并在未形成光致抗蝕劑掩模PR5的情況下執(zhí)行各向異性蝕刻，從而形成側(cè)壁間隔件SW。 在此情況下，也在高擊穿電壓NMOS晶體管的漏極側(cè)上形成側(cè)壁間隔件SW。隨后，執(zhí)行圖IG所示的步驟。此情況下的光致抗蝕劑掩模PR6被配置成僅覆蓋 PMOS區(qū)域，并且η型雜質(zhì)P被離子注入到位于中擊穿電壓NMOS晶體管和高擊穿電壓NMOS 晶體管的側(cè)壁間隔件SW的外側(cè)的區(qū)域，從而形成低阻抗源極/漏極區(qū)26。高擊穿電壓NMOS 晶體管的低阻抗漏極區(qū)具有Onm的偏移長度。然而，由于LDD區(qū)13和柵電極16之間的重 疊長度與第一和第二實施例中的LDD區(qū)13和柵電極16之間的重疊長度相同，因此晶體管 結(jié)構(gòu)是不對稱的。隨后，執(zhí)行圖IH所示的硅化步驟，以形成硅化物膜28。此修改例可以降 低導通阻抗并提高高頻輸出功率。圖3Β為根據(jù)第二實施例的第二修改例的半導體襯底的剖視圖。與圖2Β所示的步 驟類似，形成覆蓋除了高擊穿電壓NMOS晶體管的LDD區(qū)之外的區(qū)域的光致抗蝕劑掩模冊2。 相對于襯底法線方向以25°到60°的角度從漏極側(cè)向源極側(cè)傾斜地離 子注入η型雜質(zhì)，從 而形成具有雜質(zhì)濃度梯度的η型LDD區(qū)13，其中，深度和雜質(zhì)濃度從LDD區(qū)13的開口的源 極側(cè)邊緣向源極側(cè)逐漸降低。例如，具有固定濃度的P型溝道劑量區(qū)19的ρ型雜質(zhì)載流子 被具有橫向濃度梯度的η型LDD區(qū)13的η型雜質(zhì)載流子逐漸抵消，從而使導電性倒轉(zhuǎn)并形 成η型LDD區(qū)13。具有降低的有效溝道雜質(zhì)濃度的區(qū)域在橫向上延伸。因此，減少了漏極 側(cè)的溝道阻抗并且降低了導通阻抗，從而提高了高頻輸出功率。隨后，執(zhí)行圖2C和2D所示 的步驟。圖4Α-圖4D為半導體襯底的剖視圖，示出根據(jù)第三實施例的半導體器件的制造方 法。通過執(zhí)行與圖IA所示的步驟相同的步驟，在硅襯底11中形成STI型元件隔離區(qū)12，并 且分別在高擊穿電壓NMOS晶體管的有源區(qū)、中擊穿電壓NMOS晶體管的有源區(qū)以及中擊穿 電壓PMOS晶體管的有源區(qū)中形成ρ型阱PWl、ρ型阱PW2以及η型阱NWl。參見圖4Α，將ρ型雜質(zhì)離子注入到ρ型阱PWl和PW2內(nèi)，以形成構(gòu)成NMOS晶體管 溝道區(qū)的P型溝道劑量區(qū)18和19。類似的，將η型雜質(zhì)離子注入到η型阱NWl區(qū)域內(nèi)，以 形成溝道劑量區(qū)21。參見圖4Β，執(zhí)行與圖IC所示的步驟相同的步驟，以形成柵極絕緣膜15和柵電極 16。溝道雜質(zhì)濃度從源極側(cè)到漏極側(cè)基本不變。參見圖4C，形成覆蓋除了高擊穿電壓NMOS晶體管的LDD區(qū)之外的區(qū)域的光致抗 蝕劑掩模ra2x，并傾斜地離子注入η型雜質(zhì)。例如，從相對于襯底的法線方向傾斜25°到 60°的對稱方向離子注入η型雜質(zhì)P，從而形成η型LDD區(qū)13。隨后，去除光致抗蝕劑掩模 PR2x。在形成η型LDD區(qū)13之后，例如在約1000°C下執(zhí)行用于激活離子注入的雜質(zhì)的退 火處理約10秒。通過傾斜地執(zhí)行離子注入，LDD區(qū)13給出了雜質(zhì)濃度從柵極邊緣向源極 側(cè)逐漸降低的雜質(zhì)濃度分布。此特性與第二實施例的第二修改例中的特性相同。此外，由 于在形成柵電極16之后通過將相對應(yīng)柵電極16用作掩模來形成LDD區(qū)13，所以柵電極16 和LDD區(qū)13彼此自對準，從而提高相對定位精度。
參見圖4D，形成覆蓋整個PMOS晶體管區(qū)和高擊穿電壓NMOS晶體管的漏極區(qū)的光致抗蝕劑掩模PR4，并且垂直地離子注入η型雜質(zhì)以形成η型延伸區(qū)20。高擊穿電壓NMOS 晶體管僅在源極側(cè)設(shè)置有η型延伸區(qū)20。隨后的步驟與圖IF-圖IH所示的步驟相同。由于在根據(jù)第三實施例的設(shè)備中形成具有均勻濃度的溝道劑量區(qū)，因此可以最小 化漏極和源極之間的穿通現(xiàn)象，從而提高截止擊穿電壓。如果希望將高頻輸出功率設(shè)置成高電平，則優(yōu)選將偏移長度設(shè)置成較短的值以降 低漏極側(cè)的寄生阻抗。與第二實施例的第一修改例相同，高擊穿電壓NMOS晶體管的漏極側(cè) 也可作為側(cè)壁，并且可在側(cè)壁的外側(cè)上形成低阻抗漏極區(qū)。此處敘述的全部實例和條件語言都是作為教導目的，用于幫助讀者理解由發(fā)明 人所貢獻的本發(fā)明的原理和概念，從而深化本領(lǐng)域，并且是用于解釋而不是用于限制這些 具體敘述的實例和條件，說明書中的這些實例的安排也不涉及對本發(fā)明的優(yōu)勢和劣勢的展 示。盡管已經(jīng)詳細地描述了本發(fā)明的實施例，但是應(yīng)當理解，在不脫離本發(fā)明的精神和范圍 的情況下，可對本發(fā)明進行各種變化、替代和更改。
權(quán)利要求
一種半導體器件的制造方法，所述方法包括如下步驟在半導體襯底中形成限定第一區(qū)和第二區(qū)的隔離區(qū)；將第一導電類型的第一雜質(zhì)注入到所述第一區(qū)和所述第二區(qū)內(nèi)；在所述第一區(qū)上方形成第一柵極絕緣膜和第一柵電極；在所述第二區(qū)上方形成第二柵極絕緣膜和第二柵電極；在所述第二區(qū)的第一部分上方形成第一掩模層，以暴露所述第二區(qū)的第二部分和所述第一區(qū)；以及通過將所述第一掩模層、所述第一柵電極以及所述第二柵電極用作掩模，將所述第一導電類型的第二雜質(zhì)從與所述半導體襯底的表面傾斜的方向注入到所述半導體襯底內(nèi)。
2.根據(jù)權(quán)利要求1所述的方法，進一步包括如下步驟通過將所述第一掩模層用作掩 模，將與所述第一導電類型相反的第二導電類型的第三雜質(zhì)注入到所述半導體襯底內(nèi)。
3.根據(jù)權(quán)利要求1所述的方法，進一步包括如下步驟在形成所述第二柵電極之前，形成第二掩模層，以暴露所述第二區(qū)的所述第一部分；以及通過將所述第二掩模層用作掩模，將與所述第一導電類型相反的第二導電類型的第四 雜質(zhì)注入到所述半導體襯底內(nèi)；其中將所述第二柵電極形成為與注入有所述第四雜質(zhì)的區(qū)域部分地重疊。
4.根據(jù)權(quán)利要求3所述的方法，其中所述第二柵電極與注入有所述第四雜質(zhì)的區(qū)域重 疊了所述第二柵電極的柵極長度的20 %到50 %。
5.一種半導體器件的制造方法，所述方法包括如下步驟 在半導體襯底中形成限定第一區(qū)和第二區(qū)的隔離區(qū)；將第一導電類型的第一雜質(zhì)注入到所述第一區(qū)和所述第二區(qū)內(nèi)，以形成所述第一區(qū)中 的第一阱和所述第二區(qū)中的第二阱；將所述第一導電類型的第二雜質(zhì)注入到所述第一阱和所述第二阱內(nèi)； 在所述第一區(qū)上方形成第一掩模層，以暴露所述第二區(qū)的一部分； 通過將所述第一掩模層用作掩模，將與所述第一導電類型相反的第二導電類型的第三 雜質(zhì)注入到所述半導體襯底內(nèi)； 去除所述第一掩模層；在所述第一區(qū)中形成第一柵極絕緣膜和第一柵電極；在所述第二區(qū)中形成第二柵極絕緣膜和第二柵電極，使得所述第二柵極絕緣膜和所述 第二柵電極與注入有所述第三雜質(zhì)的區(qū)域部分地重疊；在所述第二區(qū)的第一部分上方形成第二掩模層，以暴露所述第二區(qū)的第二部分和所述 第一區(qū)；通過將所述第二掩模層、所述第一柵電極以及所述第二柵電極用作掩模，將所述第二 導電類型的第四雜質(zhì)注入到所述半導體襯底內(nèi)；在所述第一柵電極的兩個側(cè)壁上和所述第二柵電極的一個側(cè)壁上形成多個絕緣側(cè)壁 間隔件；形成從所述第二柵電極的另一側(cè)壁延伸到注入有所述第二雜質(zhì)的區(qū)域的絕緣膜；以及 通過將所述第一柵電極、所述第二柵電極、所述多個絕緣側(cè)壁間隔件以及所述絕緣膜用作掩模，將所述第二導電類型的第五雜質(zhì)注入到所述半導體襯底內(nèi)。
6.一種半導體器件的制造方法，所述方法包括如下步驟 在半導體襯底中形成限定第一區(qū)和第二區(qū)的隔離區(qū)；將第一導電類型的第一雜質(zhì)注入到所述第一區(qū)和所述第二區(qū)內(nèi)，以形成所述第一區(qū)中 的第一阱和所述第二區(qū)中的第二阱；將所述第一導電類型的第二雜質(zhì)注入到所述第一阱和所述第二阱內(nèi)； 在所述第一區(qū)上方形成第一掩模層，以暴露所述第二區(qū)的一部分； 通過將所述第一掩模層用作掩模，將與所述第一導電類型相反的第二導電類型的第三 雜質(zhì)注入到所述半導體襯底內(nèi)； 去除所述第一掩模層；在所述第一區(qū)中形成第一柵極絕緣膜和第一柵電極；在所述第二區(qū)中形成第二柵極絕緣膜和第二柵電極，使得所述第二柵極絕緣膜和所述 第二柵電極與注入有所述第三雜質(zhì)的區(qū)域部分地重疊；在所述第二區(qū)的第一部分上方形成第二掩模層，以暴露所述第一區(qū)和所述第二區(qū)的第 二部分；通過將所述第二掩模層、所述第一柵電極以及所述第二柵電極用作掩模，將所述第二 導電類型的第四雜質(zhì)注入到所述半導體襯底內(nèi)；在所述第一柵電極的兩個側(cè)壁上和所述第二柵電極的兩個側(cè)壁上形成多個絕緣側(cè)壁 間隔件；以及通過將所述第一柵電極、所述第二柵電極以及所述多個絕緣側(cè)壁間隔件用作掩模，將 所述第二導電類型的第五雜質(zhì)注入到所述半導體襯底內(nèi)。
7.根據(jù)權(quán)利要求3所述的方法，其中從與所述半導體襯底的表面傾斜的方向執(zhí)行所述 第四雜質(zhì)的注入。
8.根據(jù)權(quán)利要求5所述的方法，其中從與所述半導體襯底的表面傾斜的方向執(zhí)行所述 第三雜質(zhì)的注入。
9.根據(jù)權(quán)利要求6所述的方法，其中從與所述半導體襯底的表面傾斜的方向執(zhí)行所述 第三雜質(zhì)的注入。
10.根據(jù)權(quán)利要求3所述的方法，其中所述第二柵電極與所述注入有所述第四雜質(zhì)的 區(qū)域重疊了所述第二柵電極的柵極長度的20%到50%。
11.根據(jù)權(quán)利要求5所述的方法，其中所述第二柵電極與所述注入有所述第三雜質(zhì)的 區(qū)域重疊了所述第二柵電極的柵極長度的20%到50%。
12.根據(jù)權(quán)利要求6所述的方法，其中所述第二柵電極與所述注入有所述第三雜質(zhì)的 區(qū)域重疊了所述第二柵電極的柵極長度的20%到50%。
13.一種半導體器件的制造方法，所述方法包括如下步驟 在半導體襯底中形成限定第一區(qū)和第二區(qū)的隔離區(qū)；將第一導電類型的第一雜質(zhì)注入到所述第一區(qū)和所述第二區(qū)內(nèi)，以形成所述第一區(qū)中 的第一阱和所述第二區(qū)中的第二阱；在所述第一區(qū)中形成第一柵極絕緣膜和第一柵電極； 在所述第二區(qū)中形成第二柵極絕緣膜和第二柵電極；將所述第一導電類型的第二雜質(zhì)注入到所述第一阱和所述第二阱內(nèi)；在所述第一區(qū)上方形成第一掩模層，以暴露所述第二區(qū)的一部分；通過將所述第一掩模層以及所述第二柵電極用作掩模，將與所述第一導電類型相反的 第二導電類型的第三雜質(zhì)從與所述半導體襯底的表面傾斜的方向注入到所述半導體襯底 內(nèi)；去除所述第一掩模層；在所述第二區(qū)的第一部分上方形成第二掩模層，以暴露所述第二區(qū)的第二部分和所述 第一區(qū)；以及通過將所述第二掩模層、所述第一柵電極以及所述第二柵電極用作掩模，將所述第二 導電類型的第四雜質(zhì)注入到所述半導體襯底內(nèi)。
14.根據(jù)權(quán)利要求13所述的方法，進一步包括如下步驟在所述第一柵電極的兩個側(cè)壁上和所述第二柵電極的兩個側(cè)壁上形成多個絕緣側(cè)壁 間隔件；以及通過將所述第一柵電極、所述第二柵電極以及所述多個絕緣側(cè)壁間隔件用作掩模，將 所述第二導電類型的第五雜質(zhì)注入到所述半導體襯底內(nèi)。
全文摘要
本發(fā)明提供了一種半導體器件的制造方法，該方法包括如下步驟形成限定第一區(qū)和第二區(qū)的隔離區(qū)；向所述第一區(qū)和所述第二區(qū)內(nèi)注入第一導電類型的第一雜質(zhì)；在所述第一區(qū)上方形成第一柵極絕緣膜和第一柵電極；在所述第二區(qū)上方形成第二柵極絕緣膜和第二柵電極；在所述第二區(qū)的第一部分上方形成第一掩模層，以暴露所述第二區(qū)的第二部分和所述第一區(qū)；以及將所述第一導電類型的第二雜質(zhì)從與所述半導體襯底的表面傾斜的方向注入到所述半導體襯底內(nèi)。
文檔編號H01L21/336GK101840889SQ201010144910
公開日2010年9月22日 申請日期2010年3月18日 優(yōu)先權(quán)日2009年3月19日
發(fā)明者島昌司 申請人:富士通微電子株式會社