本發(fā)明要求于2014年10月17日提交的題目為“Method and Structure for FinFET Isolation”的第62/065,125號的美國臨時申請的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。

技術(shù)領(lǐng)域

本發(fā)明涉及用于FinFET隔離的方法和結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了指數(shù)式發(fā)展。IC材料和設(shè)計中的技術(shù)進(jìn)步已經(jīng)產(chǎn)生了數(shù)代的IC，其中每代IC都具有比上一代IC更小和更復(fù)雜的電路。在IC發(fā)展過程中，功能密度(即，每一芯片面積上互連器件的數(shù)量)通常已經(jīng)增加而幾何尺寸(即，使用制造工藝可以制造的最小部件(或線))卻已減小。通常這種按比例縮小工藝通過提高生產(chǎn)效率和降低相關(guān)成本而帶來益處。這種按比例縮小也增加了加工和制造IC的復(fù)雜度。

例如，通常在鰭式場效應(yīng)晶體管(FinFET)制造工藝中使用雙重圖案化光刻(DPL)。傳統(tǒng)的DPL工藝使用兩個掩模圖案、芯軸圖案和切割圖案，切割圖案去除芯軸圖案的不需要部分、衍生物或者芯軸圖案的不需要部分和衍生物。例如，DPL工藝使用芯軸圖案形成鰭，然后使用切割圖案將鰭切割成兩個以上部分。鰭的每個部分用于形成一個或多個FinFET。必須適當(dāng)隔離鰭的不同部分。傳統(tǒng)的鰭隔離工藝使用另一圖案化工藝以在鰭的兩部分之間形成隔離結(jié)構(gòu)。這些傳統(tǒng)的工藝出現(xiàn)各種問題。例如，由于蝕刻臨界尺寸(CD)加載和/或蝕刻深度加載問題，鰭切割工藝可以不期望地過蝕刻鰭或鰭蝕刻不足。鰭過蝕刻將減小FinFET制造的工藝窗口，諸如源極/漏極接觸接合，而鰭蝕刻不足將無法創(chuàng)建有效的鰭隔離。對于另一個 實(shí)例，鰭切割圖案化工藝和隔離圖案化工藝可能無法正確對準(zhǔn)，導(dǎo)致無效隔離和用于FinFET制造的減小的工藝窗口。因此，需要用于有效地隔離鰭、同時為FinFET制造提供足夠的CD和覆蓋工藝窗口的方法。

技術(shù)實(shí)現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種形成半導(dǎo)體器件的方法，包括：接收具有有源鰭的襯底，多個偽柵極堆疊件位于所述襯底上方并且與所述有源鰭接合，并且第一介電部件位于所述襯底上方并且位于所述偽柵極堆疊件之間；去除所述偽柵極堆疊件，從而形成第一溝槽和第二溝槽，其中，所述第一溝槽和所述第二溝槽分別暴露所述有源鰭的第一部分和第二部分；去除所述有源鰭的所述第一部分；以及在所述第二溝槽中形成柵極堆疊件，所述柵極堆疊件與所述有源鰭的所述第二部分接合。

在上述方法中，所述偽柵極堆疊件與所述第一介電部件通過間隔部件分隔開。

在上述方法中，還包括：用第二介電材料填充所述第一溝槽。

在上述方法中，所述偽柵極堆疊件位于所述襯底上方的隔離結(jié)構(gòu)的第一表面上方，并且去除所述有源鰭的所述第一部分包括：將所述第一溝槽擴(kuò)展為低于所述第一表面。

在上述方法中，去除所述有源鰭的所述第一部分包括：在所述有源鰭的所述第二部分上方形成掩蔽元件；以及對所述有源鰭的所述第一部分實(shí)施蝕刻工藝。

在上述方法中，還包括：在去除所述有源鰭的所述第一部分之后，對所述第一溝槽實(shí)施灰化工藝，從而沿著所述有源鰭的長度使所述有源鰭凹進(jìn)。

在上述方法中，所述偽柵極堆疊件與所述第一介電部件通過具有第一厚度的間隔部件分隔開；以及所述灰化工藝使所述有源鰭凹進(jìn)小于所述第一厚度的距離。

在上述方法中，所述灰化工藝暴露所述有源鰭的第一表面，進(jìn)一步包 括：在所述第一表面上方形成第二介電層。

在上述方法中，所述第二介電層包括氧化硅或氮化硅。

在上述方法中，所述柵極堆疊件包括高k介電層和功函金屬層。

根據(jù)本發(fā)明的另一方面，還提供了一種形成半導(dǎo)體器件的方法，包括：接收具有有源鰭的襯底，隔離結(jié)構(gòu)位于所述襯底上方，多個偽柵極堆疊件位于所述隔離結(jié)構(gòu)的第一表面上方并且與所述有源鰭接合，間隔部件位于所述第一表面上方和所述偽柵極堆疊件的側(cè)壁上，并且第一介電部件位于所述第一表面上方并且位于所述間隔部件之間；去除所述偽柵極堆疊件，從而形成第一溝槽、第二溝槽和第三溝槽，其中，所述第二溝槽位于所述第一溝槽和所述第三溝槽之間，并且所述第一溝槽、所述第二溝槽和所述第三溝槽分別暴露所述有源鰭的第一部分、第二部分和第三部分；去除所述有源鰭的所述第二部分；以及在所述第一溝槽和所述第三溝槽中形成柵極堆疊件，所述柵極堆疊件與所述有源鰭的所述第一部分和所述第三部分接合。

在上述方法中，去除所述有源鰭的所述第二部分包括：形成覆蓋所述有源鰭的所述第一部分和所述第三部分的掩蔽元件；以及將所述有源鰭的所述第二部分蝕刻為低于所述第一表面。

在上述方法中，還包括：實(shí)施灰化工藝以去除所述掩蔽元件并且以通過所述第二溝槽使所述有源鰭凹進(jìn)。

在上述方法中，還包括：在去除所述有源鰭的所述第二部分之后，對通過所述第二溝槽暴露的所述有源鰭的表面實(shí)施氧化工藝和氮化工藝中的一種。

在上述方法中，還包括：用第二介電材料填充所述第二溝槽。

根據(jù)本發(fā)明的又一方面，還提供了一種半導(dǎo)體器件，包括：具有第一有源鰭和第二有源鰭的襯底，其中，每個所述第一有源鰭和所述第二有源鰭均具有第一端和第二端，并且所述第一有源鰭的所述第二端鄰近所述第二有源鰭的所述第一端；第一柵極堆疊件，位于所述襯底上方并且與所述第一有源鰭接合；第二柵極堆疊件，位于所述襯底上方并且與所述第二有源鰭接合；第一隔離結(jié)構(gòu)，在頂視圖中位于所述第一有源鰭的所述第一端 上方；第二隔離結(jié)構(gòu)，在頂視圖中位于所述第二有源鰭的所述第二端上方；以及第三隔離結(jié)構(gòu)，在頂視圖中鄰近所述第一有源鰭的所述第二端和所述第二有源鰭的所述第一端。

在上述半導(dǎo)體器件中，每個所述第一隔離結(jié)構(gòu)、所述第二隔離結(jié)構(gòu)和所述第三隔離結(jié)構(gòu)均由相應(yīng)的間隔部件圍繞。

在上述半導(dǎo)體器件中，還包括：第四隔離結(jié)構(gòu)，位于所述襯底上方，其中，所述第一柵極堆疊件和所述第二柵極堆疊件形成在所述第四隔離結(jié)構(gòu)上方。

在上述半導(dǎo)體器件中，所述第一柵極堆疊件和所述第二柵極堆疊件形成在所述第四隔離結(jié)構(gòu)的第一表面上方；以及所述第三隔離結(jié)構(gòu)形成在所述第四隔離結(jié)構(gòu)的第二表面上方，其中，在截面圖中，所述第二表面低于所述第一表面。

在上述半導(dǎo)體器件中，所述第一有源鰭的所述第二端和所述第二有源鰭的所述第一端均包括鄰接所述第三隔離結(jié)構(gòu)的介電材料層，并且所述介電材料層為氧化硅或氮化硅。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，從以下詳細(xì)描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個部件未按比例繪制。實(shí)際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A和圖1B示出了根據(jù)本發(fā)明的各個方面的制造半導(dǎo)體器件的方法的流程圖。

圖2A至圖9是根據(jù)一些實(shí)施例的根據(jù)圖1A和圖1B的方法形成半導(dǎo)體器件的立體圖和截面圖。

圖10是根據(jù)一些實(shí)施例的使用圖1A和圖1B的方法制造的半導(dǎo)體器件的截面圖。

圖11A和圖11B是根據(jù)一些實(shí)施例的使用圖1A和圖1B的方法制造的半導(dǎo)體器件的頂視圖和截面圖。

具體實(shí)施方式

以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗?。下面描述了組件和布置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可在各個實(shí)例中重復(fù)參考標(biāo)號和/或字母。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實(shí)施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應(yīng)的解釋。

本發(fā)明通常涉及半導(dǎo)體器件，和更具體地，涉及具有FinFET的半導(dǎo)體器件。本發(fā)明的目標(biāo)是提供用于有效地隔離鰭、同時為FinFET制造提供足夠的工藝窗口的方法和結(jié)構(gòu)。

現(xiàn)在參考圖1A和1B，根據(jù)本發(fā)明的各個方面示出了形成半導(dǎo)體器件的方法10的流程圖。方法10僅僅是一個實(shí)例，并且不旨在限制本發(fā)明超出在權(quán)利要求中明確列舉的?？梢栽诜椒?0之前、期間和之后提供額外的操作，并且對于該方法的額外的實(shí)施例，描述的一些操作可以取代、消除或重排。以下結(jié)合圖2A至圖9來描述方法10，圖2A至圖9示出了處于各個制造階段的半導(dǎo)體器件100的一部分。器件100可以是在IC或其部分的處理期間制造的中間器件，其可以包括SRAM和/或其他邏輯電路，諸如電阻器、電容器和電感器的無源部件，和有源部件，諸如p型FET(PFET)、n型FET(NFET)、FinFET、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極晶體管、高壓晶體管、高頻晶體管、其他存儲單元以及它們的組合。

在操作12中，方法10(圖1A)接收襯底102，襯底102具有形成在其中和/或其上的各種結(jié)構(gòu)。共同地參考圖2A、圖2B和圖2C。圖2A是半導(dǎo)體器件100的示意立體圖，而圖2B和圖2C是分別沿著圖2A的“1-1”線和“2-2”線截取的半導(dǎo)體器件100的截面圖。器件100包括具有兩個有源鰭104的襯底102。鰭104從襯底102向上投射并且縱向地并排定向。器件100還包括橫向地隔離鰭104的隔離結(jié)構(gòu)106。器件100還包括多個偽柵極堆疊件，其中三個偽柵極堆疊件示出為偽柵極堆疊件120a、120b和120c。偽柵極堆疊件120a-120c形成在隔離結(jié)構(gòu)106的表面107上方，沿著鰭的寬度方向與鰭104接合。器件100還包括位于偽柵極堆疊件120a-120c的側(cè)壁上方的間隔部件112以及位于表面107上方并且位于間隔部件之間的第一介電部件114。雖然圖1A至圖1C示出了位于兩個鰭上方的三個偽柵極堆疊件，但是本發(fā)明不受器件100的特定配置的限制。本發(fā)明的實(shí)施例可以包括不同類型的器件、不同數(shù)量的器件和/或不同配置的結(jié)構(gòu)。在下文中將進(jìn)一步描述器件100的各個上述結(jié)構(gòu)。

在本實(shí)施例中，襯底102是硅襯底?？蛇x地，襯底102可以包括其他元素半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它們的組合。在又一些可選實(shí)施例中，襯底102是絕緣體上半導(dǎo)體(SOI)，諸如掩埋介電層。

在各個實(shí)施例中，鰭104適用于形成p型FinFET、n型FinFET或者p型FinFET和n型FinFET。如圖2B所示，每個鰭104包括三部分(或段)104a、104b和104c。三個偽柵極堆疊件120a、120b和120c分別與三部分104a、104b和104c接合。具體而言，偽柵極堆疊件120a和120c與鄰近相應(yīng)的鰭部分的溝道區(qū)110的鰭部分104a和104c接合。圖2B進(jìn)一步示出了設(shè)置在偽柵極堆疊件120a和120c的兩側(cè)上的源極/漏極(S/D)區(qū)108，源極/漏極(S/D)區(qū)108將相應(yīng)的溝道區(qū)110夾在中間。值得注意的是，在鰭部分104b中的偽柵極堆疊件120b下面沒有示出溝道區(qū)。如將稍后解釋的，鰭部分104b將被去除并且替換為隔離結(jié)構(gòu)以隔離鰭部分104a和104c以及形成在其上的FinFET。S/D區(qū)108可以包括光暈或輕摻雜的源極/漏極 (LDD)注入。在一些實(shí)施例中，S/D區(qū)108可以包括凸起的源極/漏極區(qū)、應(yīng)變區(qū)、外延生長區(qū)和/或其他合適的S/D部件。

可以使用包括光刻和蝕刻工藝的合適的工藝制造鰭104。光刻工藝可以包括在襯底102上面形成光刻膠層(抗蝕劑)、曝光光刻膠成一圖案、實(shí)施曝光后烘烤工藝、和顯影光刻膠以形成包括光刻膠的掩蔽元件。然后，掩蔽元件用于在襯底102內(nèi)蝕刻凹槽，將鰭104留在襯底102上。蝕刻工藝可以包括干蝕刻、濕蝕刻、反應(yīng)離子蝕刻(RIE)和/或其他合適的工藝。可選地，可以使用芯軸-間隔件雙重圖案化光刻形成鰭104。用于形成鰭104的方法的多個其他實(shí)施例可以是合適的。在形成偽柵極堆疊件120a-120c和間隔部件112之后，可以在S/D區(qū)108中形成各個部件，這將在下文中論述。

隔離結(jié)構(gòu)106可以由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料和/或其他合適的絕緣材料形成。隔離結(jié)構(gòu)106可以是淺溝槽隔離(STI)部件。在實(shí)施例中，該隔離結(jié)構(gòu)106是通過在襯底102中蝕刻溝槽形成的，例如，作為鰭104的形成工藝的部分。然后可以用絕緣材料填充溝槽，然后進(jìn)行化學(xué)機(jī)械拋光(CMP)工藝。諸如場氧化物、硅的局部氧化(LOCOS)和/或其他適合的結(jié)構(gòu)的其他隔離結(jié)構(gòu)是可能的。隔離結(jié)構(gòu)106可以包括多層結(jié)構(gòu)，例如，具有一個或多個熱氧化物襯墊層。

在本實(shí)施例中，偽柵極堆疊件120a-120c在鰭的三側(cè)上與鰭104接合?？蛇x地，它們可以僅在鰭的兩側(cè)(不在頂側(cè))上與鰭104接合。它們被稱為“偽”，這是因為它們將在后續(xù)步驟中被去除，并且將被“真正”的柵極堆疊件或其他合適的結(jié)構(gòu)(例如，隔離結(jié)構(gòu))代替。在本實(shí)施例中，偽柵極堆疊件120a和120c將在“后柵極”工藝中被高-k金屬柵極代替，而偽柵極堆疊件120b將被隔離結(jié)構(gòu)代替。每個偽柵極堆疊件120a-120c均可以包括一個或多個材料層。例如，它們可以各自包括偽氧化物層和偽柵電極。偽氧化物層可以包括介電材料，諸如氧化硅(SiO₂)或氮(N)摻雜的SiO₂，并且可以通過化學(xué)氧化、熱氧化、原子層沉積(ALD)、化學(xué)汽相沉積(CVD)和/或其他合適的方法形成。偽柵電極可以包括單層或多層結(jié) 構(gòu)。在實(shí)施例中，偽柵電極包括多晶硅。偽柵電極可以通過諸如低壓化學(xué)汽相沉積(LPCVD)和等離子體增強(qiáng)CVD(PECVD)的合適的沉積工藝形成。在實(shí)施例中，首先將偽氧化物層和偽柵電極沉積在襯底102上方作為毯狀層。然后，通過包括光刻工藝和蝕刻工藝的工藝圖案化毯狀層，從而去除毯狀層的部分和將剩余部分保持在襯底102的上方作為偽氧化物層和偽柵電極。在一些實(shí)施例中，偽柵極堆疊件120a-120c均可以包括額外的介電層和/或?qū)щ妼?，諸如硬掩模層、界面層、覆蓋層、擴(kuò)散/阻擋層、其他合適的層和/或它們的組合。

間隔部件112形成在偽柵極堆疊件120a-120c的垂直側(cè)壁上。間隔部件112包括與偽柵極堆疊件的材料不同的材料。在實(shí)施例中，間隔部件112包括介電材料，諸如氮化硅或氮氧化硅。在實(shí)例中，每個間隔部件112均包括多個層。在實(shí)施例中，在已經(jīng)形成偽柵極堆疊件120a-120c之后，通過在器件100上方毯式沉積間隔材料來形成一個或多個間隔層。然后，實(shí)施各向異性蝕刻工藝以去除間隔層的部分，以形成如圖2A和圖2B中示出的間隔部件112。

第一介電部件114可以包括一個或多個介電層。在實(shí)施例中，每個第一介電部件114均包括位于接觸蝕刻停止層(CESL)上方的層間介電(ILD)層。例如，CESL可以包括氮化硅、氧化硅、氮氧化硅和/或其他材料的層。CESL可以通過PECVD工藝和/或其他合適的沉積或氧化工藝形成。ILD層可以包括諸如正硅酸乙酯(TEOS)氧化物、未摻雜的硅酸鹽玻璃的材料或諸如硼磷硅酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸鹽玻璃(PSG)、硼摻雜的硅玻璃(BSG)的摻雜的氧化硅，和/或其他合適的介電材料。在一些實(shí)施例中，ILD層可以包括高密度等離子體(HDP)介電材料(例如，HDP氧化物)和/或高縱橫比工藝(HARP)介電材料(例如，HARP氧化物)。ILD層可以通過PECVD工藝或其他合適的沉積技術(shù)沉積。在實(shí)施例中，ILD層是由可流動CVD(FCVD)工藝形成的。FCVD工藝包括在襯底102上沉積可流動材料(諸如液體化合物)以填充偽柵極堆疊件120a-120c(具有位于其側(cè)壁上的間隔部件112)之間的溝槽以及通過合適的技術(shù)(諸如一個實(shí)例中的退火)將可流動材料轉(zhuǎn)化為固體材料。在各個沉積工藝之 后，實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以平坦化第一介電部件114的頂面并且暴露偽柵極堆疊件120a-120c的頂面以用于隨后的制造步驟。

在操作14中，方法10(圖1A)去除偽柵極堆疊件120a-120c。共同參考圖3A、圖3B和圖3C。圖3A是半導(dǎo)體器件100的示意立體圖，而圖3B和圖3C是分別沿著圖3A的“1-1”線和“2-2”線截取的半導(dǎo)體器件100的截面圖。如圖3A和圖3B所示，去除偽柵極堆疊件120a-120c，從而生成三個溝槽116a、116b和116c。三個溝槽116a、116b和116c分別暴露鰭部分104a-104c。通過一個或多個蝕刻工藝去除偽柵極堆疊件120a-120c，蝕刻工藝被選擇性地調(diào)整為去除其中的材料而基本保留間隔部件112和ILD層114。蝕刻工藝可以包括合適的濕蝕刻、干(等離子體)蝕刻和/或其他工藝。例如，干蝕刻工藝可以使用含氯氣體、含氟氣體、其他蝕刻氣體或它們的組合。濕蝕刻溶液可以包括NH₄OH、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的濕蝕刻溶液或它們的組合。

在操作16中，方法10(圖1A)形成掩蔽元件122。參考圖4，其中示出在操作16之后的沿著圖3A的“1-1”線截取的器件100的截面圖。掩蔽元件122覆蓋鰭部分104a和104c。掩蔽元件122中的開口123通過溝槽116b暴露鰭部分104b。在本實(shí)施例中，掩蔽元件122是圖案化的光刻膠(或抗蝕劑)，并且使用光刻工藝形成。例如，光刻工藝可以包括：在襯底102上面形成覆蓋襯底102上的各種結(jié)構(gòu)的光刻膠，曝光光刻膠成一圖案，實(shí)施曝光后烘烤工藝，以及顯影光刻膠以形成掩蔽元件122。關(guān)于操作16，本發(fā)明提供了優(yōu)于傳統(tǒng)的鰭隔離方法的優(yōu)勢。傳統(tǒng)的鰭隔離工藝將首先去除鰭部分104b(例如，使用鰭切割工藝)和然后在鰭部分104a和104c之間形成偽柵極堆疊件120b(圖2B)作為隔離結(jié)構(gòu)。在這一工藝中，鰭切割工藝和偽柵極堆疊件形成工藝必須正確對準(zhǔn)，對諸如窄CD和覆蓋工藝窗口的制造工藝具有嚴(yán)格限制。相反，用于掩蔽元件122的圖案化工藝具有更寬松的工藝窗口。如圖4所示，掩蔽元件122具有更寬的工藝窗口以充分暴露鰭部分104b，同時覆蓋鰭部分104a和104c。間隔部件112和第一介電部件114的存在有效地擴(kuò)大了用于掩蔽元件122的CD和覆蓋工藝窗口。

在操作18中，方法10(圖1A)通過開口123和溝槽116b去除鰭部分104b。共同地參考圖5A和圖5B。圖5A是在操作18之后的沿著圖3A的“1-1”線截取的器件100的截面圖。圖5B是在操作18之后的沿著圖3A的“2-2”線截取的器件100的截面圖。利用蝕刻工藝去除鰭部分104b，其中，掩蔽元件122用作蝕刻掩模。在實(shí)施例中，蝕刻工藝是干(等離子體)蝕刻工藝。例如，可以在約50W至約1500W的源功率、約1毫托至約100毫托的壓力、約20攝氏度至約80攝氏度的溫度下，并且使用氣體CF₄、CH₃F、O₂、HBr、He、Cl₂、Ar和N₂中的一種或多種作為蝕刻氣體來實(shí)施干蝕刻工藝。在實(shí)施例中，操作18不僅去除鰭部分104b，并且進(jìn)一步將鰭104凹進(jìn)為低于表面107。在本實(shí)施例中，如圖5A和圖5B所示，在溝槽116b內(nèi)凹進(jìn)隔離結(jié)構(gòu)106和鰭104。具體地，在溝槽116b中使隔離結(jié)構(gòu)106凹進(jìn)以具有低于表面107的另一頂面107’，而在溝槽116b中使鰭104凹進(jìn)為具有低于表面107’的頂面109。因此，操作18將溝槽116b有效地擴(kuò)展為低于表面107。在實(shí)施例中，從表面107至表面107’的凹進(jìn)可以是輕微的或可忽略不計。在本實(shí)施例中，表面109比表面107’低垂直距離d₁。在實(shí)施例中，d₁是約至約。雖然圖5B示出了表面109仍位于鰭104中，但是在一些實(shí)施例中，操作18可以將溝槽116b向下凹進(jìn)至襯底102內(nèi)。在各個實(shí)施例中，基于鰭材料的期望的鰭凹進(jìn)深度和蝕刻速率定時控制操作18。在蝕刻工藝期間可以部分地消耗掩蔽元件122。

在操作20中，方法10(圖1A)去除掩蔽元件122和進(jìn)一步凹進(jìn)鰭104。共同參考圖6A和圖6B。圖6A是在操作20之后的沿著圖3A的“1-1”線截取的器件100的截面圖。圖6B是在操作20之后的沿著圖3A的“2-2”線截取的器件100的截面圖。去除掩蔽元件122并且通過溝槽116a和116c重新暴露鰭部分104a和104c。在實(shí)施例中，操作20包括灰化工藝，諸如等離子體灰化。在實(shí)例中，在約20攝氏度至約80攝氏度的溫度下并且使用氣體H₂、O₂、N₂、He和Ar中的一種或多種作為蝕刻氣體實(shí)施灰化工藝。在實(shí)施例中，操作20去除掩蔽元件122，并且同時地進(jìn)一步凹進(jìn)鰭104。在圖6A所示的實(shí)施例中，將溝槽116b中的鰭104進(jìn)一步凹進(jìn)為具有低于頂面109(圖5A)的頂面109’。在各個實(shí)施例中，表面109和表面109’之 間的垂直距離為約至約。在實(shí)施例中，溝槽116b中的隔離結(jié)構(gòu)106也被進(jìn)一步凹進(jìn)為具有低于表面107’(圖5A)的頂面107”。在實(shí)施例中，從表面107’至表面107”的凹進(jìn)可以是輕微的或可忽略不計。在實(shí)施例中，表面109’和表面107”之間的垂直距離d₂是約至約。此外，鰭104也沿著它們的長度方向向著鰭部分104a和104c凹進(jìn)距離d₃。在實(shí)施例中，距離d₃是約至約。在各個實(shí)施例中，基于鰭材料的期望的鰭凹進(jìn)深度(向下和橫向)和蝕刻速率定時控制操作20?？梢曰诟綦x限制、原始鰭高度(圖2C)和間隔部件112的厚度確定期望的鰭凹進(jìn)深度。例如，一個考慮是在S/D區(qū)108中提供充足的接觸接合區(qū)。在實(shí)施例中，間隔部件112具有約至約的厚度d₄。當(dāng)距離d₃超過d₄時，溝槽116b侵蝕S/D區(qū)108中的接觸接合區(qū)，這值得考慮。在實(shí)施例中，控制操作20使得d₃不超過d₄，這為S/D接觸件形成提供了最大的接合區(qū)。

在操作22中，方法10(圖1B)在通過溝槽116b暴露的有源鰭104的表面上方形成介電層118。參考圖7，其中示出了在操作22之后的沿著圖3A的“1-1”線截取的器件100的截面圖。在溝槽116b中的有源鰭104的所有三側(cè)上形成介電層118。在實(shí)施例中，介電層118為氧化層，諸如氧化硅。在另一實(shí)施例中，介電層118是氮化層，諸如氮化硅。在實(shí)施例中，在約50W至約1500W的源功率、約1毫托至約80毫托的壓力、約20攝氏度至約80攝氏度的溫度下，并且使用氣體O₂、He、Ar和N₂中的一種或多種作為反應(yīng)氣體實(shí)施操作22。在實(shí)施例中，介電層118形成為具有約至約的厚度d₅。在實(shí)施例中，介電層118進(jìn)一步提高了鰭部分104a和104c之間的隔離。在方法10的實(shí)施例中，任選地實(shí)施操作22。

在操作24中，方法10(圖1B)用介電材料124填充溝槽116b。參考圖8，其中示出了在操作24之后的沿著圖3A的“1-1”線截取的器件100的截面圖。在實(shí)施例中，介電材料124是與用于第一介電部件114的材料相同的材料?？蛇x地，介電材料124與用于第一介電部件114的材料不同。在實(shí)施例中，操作24涉及多個步驟，包括圖案化和沉積工藝。例如，圖案化工藝形成覆蓋溝槽116a和116c的掩蔽元件，類似于結(jié)合操作16論述的工藝。然后，沉積工藝使用PECVD、FCVD或其他合適的沉積技術(shù)用介電 材料124填充溝槽116b。之后，使用濕蝕刻或等離子體灰化工藝去除掩蔽元件，從而通過溝槽116a和116c重新暴露鰭部分104a和104c。介電材料124隔離鰭部分104a和104c。因此，其也稱為隔離結(jié)構(gòu)124。從以上論述可以知道，使用自對準(zhǔn)工藝形成隔離結(jié)構(gòu)124，從而最初的偽柵極堆疊件120b(圖2B)限定了隔離結(jié)構(gòu)124的位置。這減少了光刻和蝕刻工藝并且解決了與傳統(tǒng)的鰭隔離方法相關(guān)的工藝窗口(例如，CD和覆蓋)問題。

在操作26中，方法10(圖1B)分別在溝槽116a和116c中形成“真正”的柵極堆疊件126a和126c。參考圖9，其中示出了在操作26之后的沿著圖3A的“1-1”線截取的器件100的截面圖。柵極堆疊件126a和126c與鄰近相應(yīng)的溝道區(qū)110的鰭部分104a和104c接合。在實(shí)施例中，每個柵極堆疊件126a和126c均包括多個材料層。例如，它可以包括界面層、介電層、功函金屬層和填充層。界面層可以包括諸如氧化硅層(SiO₂)或氮氧化硅(SiON)的介電材料，并且可以由化學(xué)氧化、熱氧化、原子層沉積(ALD)、CVD和/或其他合適的電介質(zhì)形成。介電層可以包括高k介電層，諸如氧化鉿(HfO₂)、Al₂O₃、鑭系元素氧化物、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、它們的組合或其他合適的材料。介電層可以通過ALD和/或其他合適的方法形成。功函金屬層可以是p型或n型功函層。示例性p型功函金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、WN、其他合適的p型功函材料或它們的組合。示例性n型功函金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函材料或它們的組合。功函層可以包括多個層，并且可以通過CVD、PVD和/或其他合適的工藝沉積。填充層可以包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、和/或其他合適的材料。填充層可以通過CVD、PVD、鍍和/或其他合適的工藝形成?？梢詫?shí)施CMP工藝以從柵極堆疊件126a和126c去除多余的材料并且平坦化器件100的頂面。

仍參考圖9，從而在襯底102上方形成兩個FinFET。第一FinFET包括具有S/D區(qū)108和溝道區(qū)110的鰭部分104a并且進(jìn)一步包括柵極堆疊件126a。第二FinFET包括具有S/D區(qū)108和溝道區(qū)110的鰭部分104c并且進(jìn)一步包括柵極堆疊件126c。鰭部分104a和104c由隔離結(jié)構(gòu)124和介電 層118分隔開。可以控制鄰近介電層118的S/D區(qū)108的頂面以提供用于S/D接觸件形成的充足的接合區(qū)。

在操作28中，方法10(圖1B)實(shí)施進(jìn)一步操作以形成最終的器件。例如，操作28可以形成電連接第一和第二FinFET的S/D區(qū)108和柵極堆疊件126的接觸件和通孔，并且形成將第一和第二FinFET連接至器件100的其他部分的金屬互連件以形成完整的IC。

圖10示出了使用方法10的實(shí)施例制造的半導(dǎo)體器件200，其中，未實(shí)施操作22。參考圖10，除了器件200不包括位于鰭部分104a和104c與隔離結(jié)構(gòu)124之間的介電層118之外，器件200與器件100(圖9)相同。在各個實(shí)施例中，隔離結(jié)構(gòu)124仍然在鰭部分104a和104c之間提供足夠的隔離。

圖11A示出了使用方法10(圖1A和圖1B)的實(shí)施例制造的半導(dǎo)體器件300的頂視圖。圖11B示出了沿著圖11A的“3-3”線截取的器件300的截面圖。器件300的結(jié)構(gòu)類似于器件100的結(jié)構(gòu)，為了方便的原因，用相同的參考標(biāo)號標(biāo)記器件300。共同地參考圖11A和圖11B，器件300包括在襯底102上方形成的第一FinFET 130a和第二FinFET 130c。FinFET130a包括有源鰭104a，有源鰭104a具有S/D區(qū)108，S/D區(qū)108將其溝道區(qū)110夾在中間。FinFET 130c包括有源鰭104c，有源鰭104c具有S/D區(qū)108，S/D區(qū)108將其溝道區(qū)110夾在中間。鰭104a和104c沿著共同的方向縱向定向。鰭104a具有第一鰭端104a-1和第二鰭端104a-2。鰭104c具有第一鰭端104c-1和第二鰭端104c-2。鰭端104a-2鄰近鰭端104c-1。在本實(shí)施例中，有源鰭104a和104c是使用方法10(圖1A和1B)的實(shí)施例從共用有源鰭104分割的兩個鰭部分。鰭104a和104c(具體地，鰭端104a-2和鰭端104c-1)通過隔離結(jié)構(gòu)124分隔開。介電層118位于隔離結(jié)構(gòu)124與鰭端104a-2和104c-1之間。此外，鰭端104a-1和104c-2分別覆蓋在隔離結(jié)構(gòu)128a和128c下面。在實(shí)施例中，使用類似于用于隔離結(jié)構(gòu)124的工藝形成隔離結(jié)構(gòu)128a/128c。在另一個實(shí)施例中，鰭端104a-1和104c-2是初始有源鰭104的相應(yīng)鰭端，并且隔離結(jié)構(gòu)128a/128c是簡單的偽柵極堆疊件，諸如偽柵極堆疊件120b(圖2B)。在另一實(shí)施例中，除了沒有蝕刻 鰭端104a-1和104c-2之外，使用類似于用于隔離結(jié)構(gòu)124的工藝形成隔離結(jié)構(gòu)128a/128c。在各個實(shí)施例中，隔離結(jié)構(gòu)124和128a/128c可以具有相同或不同的材料。

仍參考圖11A和圖11B，F(xiàn)inFET 130a還包括與鄰近其溝道區(qū)110的有源鰭104a接合的柵極堆疊件126a。FinFET 130c還包括與鄰近其溝道區(qū)110的有源鰭104c接合的柵極堆疊件126c。柵極堆疊件126a/126c和隔離結(jié)構(gòu)124/128在它們相應(yīng)的側(cè)壁上均由間隔部件112圍繞。器件300進(jìn)一步包括位于間隔部件112之間的介電部件114。雖然在圖11A和圖11B中沒有示出，該器件300還包括位于襯底102上方的隔離結(jié)構(gòu)，諸如圖2C中的隔離結(jié)構(gòu)106，在隔離結(jié)構(gòu)106上方形成各種結(jié)構(gòu)112、114、124、126a/126c和128。器件300的這方面與器件100相同。

雖然不打算限制，本發(fā)明的一個或多個實(shí)施例提供了用于半導(dǎo)體器件及其形成方法的許多益處。例如，本發(fā)明的實(shí)施例提供了用于在有源鰭之間有效地形成隔離、同時提供用于FinFET制造的充足的工藝窗口的方法。例如，本發(fā)明的實(shí)施例使用自對準(zhǔn)工藝以形成鰭隔離結(jié)構(gòu)，由此，初始的偽柵極堆疊件限定鰭隔離結(jié)構(gòu)的位置。這減少了光刻和蝕刻工藝并且解決了與傳統(tǒng)的鰭隔離方法相關(guān)的工藝窗口(例如，CD和覆蓋)問題。例如，本發(fā)明的各個實(shí)施例可以容易地集成到現(xiàn)有的FinFET制造流程內(nèi)。

在一個示例性方面中，本發(fā)明涉及一種形成半導(dǎo)體器件的方法。該方法包括接收具有有源鰭的襯底，多個偽柵極堆疊件位于襯底上方并且與有源鰭接合，并且第一介電部件位于襯底上方并且位于偽柵極堆疊件之間。該方法還包括去除偽柵極堆疊件，從而形成第一溝槽和第二溝槽，其中，第一溝槽和第二溝槽分別暴露有源鰭的第一部分和第二部分。該方法還包括去除有源鰭的第一部分并且在第二溝槽中形成柵極堆疊件。柵極堆疊件與有源鰭的第二部分接合。

在另一個示例性方面中，本發(fā)明涉及一種形成半導(dǎo)體器件的方法。該方法包括：接收具有有源鰭的襯底，隔離結(jié)構(gòu)位于襯底上方，多個偽柵極堆疊件位于隔離結(jié)構(gòu)的第一表面上方并且與有源鰭接合，間隔部件位于第一表面上方和偽柵極堆疊件的側(cè)壁上，并且第一介電部件位于第一表面上 方并且位于間隔部件之間。該方法還包括去除偽柵極堆疊件，從而形成第一溝槽、第二溝槽和第三溝槽。第二溝槽位于第一溝槽和第三溝槽之間。第一溝槽、第二溝槽和第三溝槽分別暴露有源鰭的第一部分、第二部分和第三部分。該方法還包括去除有源鰭的第二部分以及在第一溝槽和第三溝槽中形成柵極堆疊件。柵極堆疊件與有源鰭的第一部分和第三部分接合。

在另一個示例性方面中，本發(fā)明涉及一種半導(dǎo)體器件。該半導(dǎo)體器件包括：具有第一有源鰭和第二有源鰭的襯底。每個第一和第二有源鰭均具有第一端和第二端，并且第一有源鰭的第二端鄰近第二有源鰭的第一端。該半導(dǎo)體器件還包括位于襯底上方并且與第一有源鰭接合的第一柵極堆疊件和位于襯底上方并且與第二有源鰭接合的第二柵極堆疊件。該半導(dǎo)體器件還包括在頂視圖中位于第一有源鰭的第一端上方的第一隔離結(jié)構(gòu)和位于第二有源鰭的第二端上方的第二隔離結(jié)構(gòu)。該半導(dǎo)體器件還包括在頂視圖中鄰近第一有源鰭的第二端和第二有源鰭的第一端的第三隔離結(jié)構(gòu)。

上面概述了若干實(shí)施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實(shí)現(xiàn)與在此所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。