本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別是涉及一種集成電路密封環(huán)。

背景技術(shù)：

在半導(dǎo)體制造工藝中，通過光刻、刻蝕以及沉積等工藝可以在半導(dǎo)體襯底上形成包括半導(dǎo)體有源器件以及設(shè)置在器件上的互連結(jié)構(gòu)的半導(dǎo)體芯片。通常，在一片晶圓上可以形成多個(gè)芯片，最后再將這些芯片從晶圓上切割下來，通過封裝工藝，形成集成電路。

在切割芯片的過程中，切割刀片所產(chǎn)生的應(yīng)力會(huì)對(duì)芯片的邊緣造成損害，甚至?xí)?dǎo)致芯片發(fā)生崩裂?，F(xiàn)有技術(shù)中，為了防止芯片在切割時(shí)受到損傷，在集成電路內(nèi)部電路的有源器件區(qū)域外圍設(shè)置密封環(huán)，該密封環(huán)可以阻擋切割刀片產(chǎn)生的應(yīng)力造成有源器件區(qū)域不想要的應(yīng)力破裂，并且芯片的密封環(huán)可以阻擋水汽滲透和離子污染造成的影響。

如圖1所示，在密封環(huán)和有源器件區(qū)之間設(shè)置有環(huán)狀的緩沖區(qū)，以形成有源器件區(qū)到密封環(huán)的過度，密封環(huán)的外圍設(shè)置有用于分割芯片的劃片槽。如圖2所示為沿AA’方向切割后密封環(huán)的縱向結(jié)構(gòu)圖，包括襯底100，該襯底可以為P型材料襯底或N型材料襯底；所述襯底100的中摻雜了濃度高于襯底材料的同類型雜質(zhì)，以形成摻雜區(qū)101；以及形成于所述摻雜區(qū)101上的介質(zhì)層和金屬層的疊層結(jié)構(gòu)。在本實(shí)施例中，選用P型襯底及p型重?fù)诫s區(qū)，所述摻雜區(qū)用于降低密封環(huán)同晶圓襯底之間的接觸電阻；M1，M2，M3分別為第一金屬層，第二金屬層，第三金屬層，隨著集成電路的電路復(fù)雜程度，金屬層可以大于三層，一般稱其最上層為頂層金屬層；102a、102b、102c為介質(zhì)層，在集成電路中用于絕緣相鄰金屬層；第一金屬層M1與摻雜區(qū)101之間的接觸孔為C，第一金屬層M1與第二金屬層M2之間的接觸孔為V1，第二金屬層M2與第三金屬層M3之間的接觸孔為V2，以此類推。

密封環(huán)通常由金屬層-金屬通孔層-有源區(qū)組成，不具有多晶硅結(jié)構(gòu)，在具有大寬度的保護(hù)環(huán)的集成電路中可能很難滿足多晶硅密度要求，在化學(xué)-機(jī)械拋光(CMP)操作期間會(huì)導(dǎo)致不平坦的表面包絡(luò)。

在集成電路電路設(shè)計(jì)中，一般需要用到MOS(金屬氧化物半導(dǎo)體)晶體管電容或PIP(Poly-Insolator-Poly多晶硅-絕緣層-多晶硅)電容或MIM(Metal-Insolator-Metal，金屬-絕緣層-金屬)電容，電容的兩端分別接集成電路中的高電位和集成電路地的低電位，用于濾波，濾出高電位上附帶的高頻小信號(hào)，降低其交流波紋系數(shù)，提升電路的穩(wěn)定性。由于集成電路中每單位方塊的電容值不是很大，一般典型值在0.5fF每平方微米到5fF每平方微米之間，因此，上述濾波電容會(huì)占用一定的集成電路面積，帶來成本的增加。

因此，如何同時(shí)解決密封環(huán)的多晶硅密度要求和電容占用版圖面積大的問題，已成為本領(lǐng)域技術(shù)人員亟待解決的問題之一。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種集成電路密封環(huán)，用于解決現(xiàn)有技術(shù)中密封環(huán)不滿足多晶硅密度要求和電容占用版圖面積大等問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種集成電路密封環(huán)，所述集成電路密封環(huán)至少包括：

襯底層；

形成于所述襯底層中的摻雜區(qū)；

形成于所述摻雜區(qū)上的介質(zhì)層和金屬層的疊層結(jié)構(gòu)，各金屬層及所述摻雜區(qū)通過連接孔實(shí)現(xiàn)電性連接；

以及，

形成于所述疊層結(jié)構(gòu)中的電容器，所述電容器的第一極板及第二極板分別通過所述疊層結(jié)構(gòu)中的金屬層及緩沖區(qū)中的金屬層與襯底及內(nèi)部電路連接。

優(yōu)選地，所述襯底層為P型襯底，所述摻雜區(qū)為P型摻雜。

優(yōu)選地，所述襯底層為N型襯底，所述摻雜區(qū)為N型摻雜。

優(yōu)選地，所述電容器為MOS電容，所述電容器的第一極板為形成于所述摻雜區(qū)與所述疊層結(jié)構(gòu)中的底層金屬層之間的第一多晶硅，所述電容器的第二極板為所述摻雜區(qū)。

優(yōu)選地，所述電容器為PIP電容，所述電容器的第一極板及第二極板為形成于所述疊層結(jié)構(gòu)中任意相鄰兩層金屬層之間，或形成于所述摻雜區(qū)與所述疊層結(jié)構(gòu)中的底層金屬層之間的第二多晶硅及第三多晶硅，所述第二多晶硅及所述第三多晶硅垂直分布。

優(yōu)選地，所述電容器為MIM電容，所述電容器的第一極板為形成于所述疊層結(jié)構(gòu)中任意相鄰兩層金屬層之間的金屬板，所述電容器的第二極板為所述疊層結(jié)構(gòu)中與所述金屬板鄰近的金屬層。

優(yōu)選地，所述介質(zhì)層的材料為二氧化硅或氮化硅。

優(yōu)選地，所述金屬層的材料為銅或鋁。

如上所述，本發(fā)明的集成電路密封環(huán)，具有以下有益效果：

本發(fā)明的集成電路密封環(huán)在現(xiàn)有的集成電路密封環(huán)的結(jié)構(gòu)中增加多晶硅或金屬板，以形成電容器，在不影響集成電路面積的情況下，使集成電路滿足多晶硅的密度要求，避免化學(xué)-機(jī)械拋光操作期間導(dǎo)致的不平坦表面包絡(luò)；同時(shí)不占用額外版圖而增加電容。

附圖說明

圖1顯示為現(xiàn)有技術(shù)中的密封環(huán)的俯視示意圖。

圖2顯示為現(xiàn)有技術(shù)中的密封環(huán)的剖視示意圖。

圖3顯示為本發(fā)明的密封環(huán)的一種實(shí)施方式。

圖4顯示為本發(fā)明的密封環(huán)的俯視示意圖。

圖5顯示為本發(fā)明的密封環(huán)的另一種實(shí)施方式。

圖6顯示為本發(fā)明的密封環(huán)的又一種實(shí)施方式。

元件標(biāo)號(hào)說明

100 襯底

101 摻雜區(qū)

102a～102c 介質(zhì)層

M1～M3 第一～第三金屬層

200 襯底層

201 摻雜區(qū)

202a～202c 第一～第三介質(zhì)層

203a～203c 第一～第三多晶硅

204 金屬板

具體實(shí)施方式

以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。

請(qǐng)參閱圖3～圖6。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

實(shí)施例一

如圖3所示，本發(fā)明提供一種集成電路密封環(huán)，所述集成電路密封環(huán)至少包括：

襯底層200、形成于所述襯底層200中的摻雜區(qū)201、形成于所述摻雜區(qū)201上的介質(zhì)層和金屬層的疊層結(jié)構(gòu)，以及形成于所述疊層結(jié)構(gòu)中的電容器。

如圖3所示，所述襯底層200為P型材料襯底或N型材料襯底，在本實(shí)施例中，所述襯底層200的材料為P型材料，即在半導(dǎo)體中摻入硼等三價(jià)元素；而N型材料則是在半導(dǎo)體中摻入磷等五價(jià)元素。

如圖3所示，所述摻雜區(qū)201形成于所述襯底層200的表層，通過在所述襯底層200中進(jìn)行重?fù)诫s以形成所述摻雜區(qū)201，所述摻雜區(qū)201的摻雜離子與所述襯底層200的摻雜離子相同，所述摻雜區(qū)201中摻雜離子的濃度大于所述襯底層200中摻雜離子的濃度，摻雜離子的種類可以相同也可以不相同。在本實(shí)施例中，所述摻雜區(qū)201為P型重?fù)诫s，且摻雜離子與所述襯底層200中的摻雜離子的種類相同。所述摻雜區(qū)201可降低所述疊層結(jié)構(gòu)與所述襯底層200之間的接觸電阻。

如圖3所示，所述摻雜區(qū)201的上層為第一介質(zhì)層202a，所述第一介質(zhì)層202a的上層為第一金屬層M1，所述第一金屬層M1的上層為第二介質(zhì)層202b，所述第二介質(zhì)層202b的上層為第二金屬層M2，所述第二金屬層M2的上層為第三介質(zhì)層202c，所述第三介質(zhì)層202c的上層為第三金屬層M3……介質(zhì)層與金屬層不斷相間設(shè)置以形成疊層結(jié)構(gòu)，所述疊層結(jié)構(gòu)中介質(zhì)層與金屬層的層數(shù)由集成電路的電路復(fù)雜程度決定，在本實(shí)施例中，設(shè)定為3層介質(zhì)層和3層金屬層。各介質(zhì)層的材料為二氧化硅或氮化硅；各金屬層的材料為銅或鋁；在本實(shí)施例中，各介質(zhì)層的材料為二氧化硅，各金屬層的材料為銅，本領(lǐng)域的技術(shù)人員可根據(jù)設(shè)計(jì)需要選用不同的材料，不以本實(shí)施例為限。

所述摻雜區(qū)201與所述第一金屬層M1通過連接孔C實(shí)現(xiàn)電性連接；所述第一金屬層M1與所述第二金屬層M2通過連接孔V1實(shí)現(xiàn)電性連接；所述第二金屬層M2與所述第三金屬層M3通過連接孔V3實(shí)現(xiàn)電性連接……同理各金屬層之間通過連接孔實(shí)現(xiàn)電性連接。

如圖3所示，所述摻雜區(qū)201上方的所述第一介質(zhì)層202a中形成有第一多晶硅203a。所述第一多晶硅203a與所述摻雜區(qū)201交疊的區(qū)域形成MOS電容，所述第一多晶硅203a與所述摻雜區(qū)201分別作為電容器的第一極板及第二極板，電容器的容量與所述第一多晶硅203a及所述摻雜區(qū)201之間的距離有關(guān)。在本實(shí)施例中，所述摻雜區(qū)201作為電容器的下極板，與所述襯底層200電性連接；所述第一多晶硅203a作為電容器的上極板，通過連接孔C與緩沖區(qū)的第一金屬層M1連接，第一金屬層M1與第二金屬層M2通過連接孔V1連接，各金屬層依次通過通孔實(shí)現(xiàn)電性連接，所述第一多晶硅203a可通過所述緩沖區(qū)中的金屬層及通孔與所述有源器件區(qū)的任意層的金屬層連接，進(jìn)而實(shí)現(xiàn)與有源器件的連接，起到對(duì)內(nèi)部電路的濾波、儲(chǔ)能等作用。

如圖4所示，所述電容器的面積可根據(jù)設(shè)計(jì)要求做進(jìn)一步限定，在此不一一限定。在作為濾波電容時(shí)，由于濾波電容需要根據(jù)電路選取不同的容值，且多晶硅和電容的金屬層受到材料應(yīng)力等因素的影響，在符合設(shè)計(jì)規(guī)則的情況下，不允許制作得特別大，因此，根據(jù)需要將電容分割成獨(dú)立的基本單元，在本實(shí)施例中，所述電容器為均勻分布于密封環(huán)區(qū)域內(nèi)的多個(gè)長(zhǎng)方形電容，根據(jù)電路參數(shù)的需要，選取一個(gè)或數(shù)個(gè)電容并聯(lián)的方式接入內(nèi)部電路。

實(shí)施例二

本實(shí)施例提供一種集成電路密封環(huán)，所述集成電路密封環(huán)與實(shí)施例一中的密封環(huán)的結(jié)構(gòu)基本一致，不同之處在于，任意相鄰兩層金屬層之間，或所述摻雜區(qū)與所述疊層結(jié)構(gòu)中的底層金屬層之間形成有第二多晶硅及第三多晶硅，所述第二多晶硅及所述第三多晶硅垂直分布。

具體地，如圖5所示，在本實(shí)施例中，所述摻雜區(qū)201上方的所述第一介質(zhì)層202a中形成有第二多晶硅203b及第三多晶硅203c，所述第二多晶硅203b及所述第三多晶硅203c垂直分布，所述第二多晶硅203b與所述第三多晶硅203c交疊的區(qū)域形成PIP電容。所述第二多晶硅203b與所述第三多晶硅203c分別作為電容器的第一極板及第二極板，電容器的容量與所述第二多晶硅203b與所述第三多晶硅203c之間的距離有關(guān)。在本實(shí)施例中，所述第三多晶硅203c作為電容器的下極板，通過連接孔C、所述第一金屬層M1、連接孔C、所述摻雜區(qū)201與所述襯底層200電性連接；所述第二多晶硅203b作為電容器的上極板，通過連接孔C與緩沖區(qū)的第一金屬層M1連接，第一金屬層M1與第二金屬層M2通過連接孔V1連接，各金屬層依次通過通孔實(shí)現(xiàn)電性連接，所述第二多晶硅203b可通過所述緩沖區(qū)中的金屬層及通孔與所述有源器件區(qū)的任意層的金屬層連接，進(jìn)而實(shí)現(xiàn)與有源器件的連接，起到對(duì)內(nèi)部電路的濾波、儲(chǔ)能等作用。

所述第二多晶硅203b及所述第三多晶硅203c形成于其他金屬層之間的情況類似，在此不一一贅述。

進(jìn)一步地，如圖5所示，當(dāng)所述第二多晶硅203b及所述第三多晶硅203c形成于所述摻雜區(qū)201與所述第一金屬層M1之間時(shí)，所述第二多晶硅203b同時(shí)與所述摻雜區(qū)201形成MOS電容，MOS電容與PIP電容相并聯(lián)，進(jìn)一步增加了電容的容值。

實(shí)施例三

本實(shí)施例提供一種集成電路密封環(huán)，所述集成電路密封環(huán)與實(shí)施例一及實(shí)施例二中的密封環(huán)結(jié)構(gòu)的不同之處在于，任意相鄰兩層金屬層之間形成有金屬板。

具體地，如圖6所示，在本實(shí)施例中，所述第二金屬層M2及所述第三金屬層M3之間的介質(zhì)層中形成有金屬板204，所述金屬板204與所述第二金屬層M2交疊的區(qū)域形成MIM電容。所述第二金屬層M2與所述金屬板204分別作為電容器的第一極板及第二極板，電容器的容量與所述第二金屬層M2與所述金屬板204之間的距離有關(guān)。在本實(shí)施例中，所述第二金屬層M2作為電容器的下極板，通過連接孔V1、所述第一金屬層M1、連接孔C、所述摻雜區(qū)201與所述襯底層200電性連接；所述金屬板204作為電容器的上極板，通過連接孔V2與緩沖區(qū)的第三金屬層M3連接，所述金屬板204可通過所述緩沖區(qū)中的金屬層及通孔與所述有源器件區(qū)的任意層的金屬層連接，進(jìn)而實(shí)現(xiàn)與有源器件的連接，起到對(duì)內(nèi)部電路的濾波、儲(chǔ)能等作用。

所述金屬板204形成于其他金屬層之間的情況類似，在此不一一贅述。

進(jìn)一步地，如圖6所示，當(dāng)所述金屬板204形成于所述第三金屬層M3與所述第二金屬層M2之間時(shí)，所述第二多晶硅203b及所述第三多晶硅203c形成于所述摻雜區(qū)201與所述第一金屬層M1之間，則通過金屬層的布線可實(shí)現(xiàn)MIM電容與MOS電容和或PIP電容的并聯(lián)，進(jìn)一步優(yōu)化電容器的性能。

本發(fā)明旨在不影響集成電路面積，亦不改變密封圈的功能和性能的情況下，在現(xiàn)有的集成電路密封環(huán)的結(jié)構(gòu)上加以改進(jìn)，使集成電路同時(shí)滿足多晶硅的密度要求和增加濾波功能。

綜上所述，本發(fā)明提供一種集成電路密封環(huán)，包括：襯底層；形成于所述襯底層中的摻雜區(qū)；形成于所述摻雜區(qū)上的介質(zhì)層和金屬層的疊層結(jié)構(gòu)，各金屬層及所述摻雜區(qū)通過連接孔實(shí)現(xiàn)電性連接；以及，形成于所述疊層結(jié)構(gòu)中的電容器，所述電容器的第一極板及第二極板分別通過所述疊層結(jié)構(gòu)中的金屬層及緩沖區(qū)中的金屬層與襯底及內(nèi)部電路連接。本發(fā)明的集成電路密封環(huán)在現(xiàn)有的集成電路密封環(huán)的結(jié)構(gòu)中增加多晶硅或金屬板，以形成電容器，在不影響集成電路面積的情況下，使集成電路滿足多晶硅的密度要求，避免化學(xué)-機(jī)械拋光操作期間導(dǎo)致的不平坦表面包絡(luò)；同時(shí)不占用額外版圖而增加電容。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。

上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。