專利名稱:半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件及其制造工藝，更具體地，涉及具有鐵電電容器的半導體器件及其制造工藝。
背景技術：
人們正在作出巨大的努力來發(fā)展鐵電隨機存取存儲器(FeRAM)，其中，鐵電隨機存取存儲器是一種通過利用鐵電膜的極化將信息保存在鐵電電容器中的半導體存儲器器件。鐵電存儲器是非易失性的，因為即使當向其所供應的電源被關斷時，鐵電存儲器也能保存住信息，因此考慮到實現(xiàn)高密度集成、高速驅動、高持久性和低電能消耗的存儲器器件的可能性，鐵電存儲器吸引了廣泛的注意。
對于構成鐵電電容器的鐵電膜的材料，使用了具有鈣鈦礦晶體結構的特征是具有10～30μC/cm2的大剩余介電極化的鐵電氧化物，例如PZT(Pb(Zr，Ti)O3)、SBT(SrBi2Ta2O9)等。
對于這樣的鐵電膜，已經(jīng)知道當水分從外部經(jīng)由諸如氧化硅膜的對水具有高親合力的層間絕緣膜滲透進來時，鐵電材料的特性將發(fā)生劣化。
更具體地，這樣滲透到半導體器件中的水在形成層間絕緣膜或金屬配線圖案時所使用的高溫半導體工藝過程中分解成氫和氧，而這樣形成的氫原子由于引起與鐵電膜中的氧的反應，導致鐵電膜中氧缺陷的形成。由此，鐵電膜的結晶度降低。鐵電存儲器的長期使用也導致類似的現(xiàn)象。因此，發(fā)生諸如剩余介電極化下降或者介電常數(shù)下降之類的鐵電電容器性能的劣化。此外，還會出現(xiàn)這樣的情況，其中晶體管和其他器件的性能發(fā)生劣化。
為了對付這種鐵電電容器劣化，已經(jīng)提出了這樣的IC芯片，所述IC芯片使用了防止水滲透進IC芯片的隔水護圈?？梢詤⒖既毡緦＠亻_2000-277465 。
圖1A示出了這樣的傳統(tǒng)IC芯片100的平面圖，而圖1B示出了圖1A的IC芯片100的沿圖1A的A-A′所取的橫截面圖。
參考圖1A和圖1B，IC芯片100被構造在半導體襯底101上，并且包括其中形成有晶體管102和鐵電電容器103的電路部分104。電路部分104覆蓋有氧化硅等的形成在半導體襯底101上的層間絕緣膜105，同時在IC芯片100的包圍電路部分104的外圍部分106上提供有隔水護圈108，使得隔水護圈108從半導體襯底101的表面延伸到鈍化膜111。此外，存在這樣的沒有示出的方案，即在層間絕緣膜由于在從半導體晶片中分割出單個的IC芯片時的劃片工藝所暴露的側壁表面105上提供金屬膜護圈。這種隔水護圈108阻止了水分從側壁表面109滲透，并因此防止了由水滲透到電路部分104中所引起的鐵電電容器的劣化。

發(fā)明內(nèi)容
在圖1A的平面圖中，應該注意，在該現(xiàn)有技術中隔水圈108的內(nèi)側形成有電極焊盤110，用于在外部電路和形成在電路部分104中的元件之間發(fā)送和接收信號。
電極焊盤110被用于引線鍵合連接，因此，對應于電極焊盤110中的每一個，在鈍化膜111中形成有開口111-1。
應該注意，鈍化膜111自身由可以有效阻隔水分的氮化硅膜或者聚酰亞胺膜形成，而在電極焊盤110和鈍化膜108之間可能存在微小的間隙。此外，可能存在這樣的情況，其中用于鈍化膜108的下層的氧化硅膜被暴露于開口111-1的側壁表面111a。在這些情況的任何一種中，即使提供了前述的隔水護圈108，環(huán)境中的水分也可以通過電極焊盤110的間隙或者從下層的暴露表面進入電路部分104。由此，可以導致鐵電電容器103的性能的劣化。
此外，圖2所示的器件中，在通過相應的鍵合引線116將電極焊盤110連線到各自的內(nèi)導線118之后，圖1的IC芯片100被接合到基底115上，并用樹脂層119覆蓋，根據(jù)本發(fā)明的發(fā)明人對該器件所進行的調(diào)查，可以確認，當對該器件進行所謂的PTHS(壓力、熱、濕度、應力)測試時，在電極焊盤110的附近會出現(xiàn)大量的有缺陷的存儲器單元，其中在所述PTHS測試中，在將器件保持在高溫、高濕度和高壓的受力環(huán)境中之后，進行讀測試。因此，對于具有圖1的傳統(tǒng)隔水圈108的IC芯片100，特別是在靠近電極焊盤110的部分中，會出現(xiàn)耐濕性差的問題。
此外，考慮到氧化硅膜對于水的高親合力，用于覆蓋鐵電電容器103的層間絕緣膜105的氧化硅膜是有缺點的，因為水分容易滲透到膜之中，并且從外部如此滲透進來的水分容易到達半導體襯底表面附件的區(qū)域，導致晶體管性能的劣化。
因此，考慮到上述問題作出了本發(fā)明，并且本發(fā)明具有這樣的目的，即提供一種半導體器件以及這樣的半導體器件的制造工藝，其中所述半導體器件通過有效地消除由水分滲透所引起的性能劣化而提高了長期可靠性。
本發(fā)明的另一個且更具體的目的是提供一種具有鐵電電容器的半導體器件，其中由水的滲透所引起的鐵電電容器的劣化被有效地抑制了。
根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括半導體襯底；形成在所述半導體襯底上的電路部分；覆蓋所述電路部分的鈍化膜；電極焊盤，所述電極焊盤以從所述鈍化膜被暴露出的方式，被提供在所述電路部分的外部；和護圈圖案，所述護圈圖案被提供在所述電極焊盤和所述電路部分之間，以使所述護圈圖案基本包圍所述電路部分，所述護圈圖案從所述半導體襯底的表面延伸到所述鈍化膜。
根據(jù)本發(fā)明，通過在電極焊盤和電路部分之間形成護圈以基本包圍電路部分，可以阻隔從電極焊盤滲透的水分。由此，對于在電路部分中形成的元件，特別是在電路部分中形成的鐵電電容器，性能的劣化被成功地避免了。
在另一方面，提供了一種半導體器件，包括半導體襯底；形成在所述半導體襯底上的鐵電電容器，所述鐵電電容器包括鐵電電容器絕緣膜；覆蓋所述鐵電電容器的層間絕緣膜；和形成在所述層間絕緣膜上的互連層，其中在所述層間絕緣膜和所述互連層之間提供有阻擋層和絕緣金屬氧化物膜，所述阻擋層阻隔從其穿過的水分滲透，所述絕緣金屬氧化物膜覆蓋所述阻擋層和所述互連層。
根據(jù)本發(fā)明，通過在覆蓋鐵電電容器的層間絕緣膜上提供阻擋層并在阻擋層上進一步提供絕緣金屬氧化物膜，從外部通過其表面滲入到半導體器件中的水分被完全阻隔了。由此，有效地防止了滲入的水分到達鐵電電容器的問題。
根據(jù)本發(fā)明的另一個方面，提供了一種半導體器件，包括半導體襯底；形成在所述半導體襯底上的電路部分，所述電路部分包括鐵電電容器；覆蓋所述電路部分的層間絕緣膜；在所述層間絕緣膜上形成的電極焊盤；和鈍化膜，除了形成在所述鈍化膜中以暴露所述電極焊盤表面的開口之外，所述鈍化膜覆蓋整個所述層間絕緣膜，所述鈍化膜包括阻隔水分滲透的阻擋層，所述阻擋層覆蓋所述開孔的整個內(nèi)壁表面。
根據(jù)本發(fā)明，通過覆蓋形成在鈍化膜中以暴露電極焊盤的開口的整個側壁表面，防止了通過開口的內(nèi)壁表面的水分滲透。由此，即使在半導體器件進行PTHS測試并被保持在高溫、高濕度和高壓的受力環(huán)境下的情形中，也有效地防止了由鐵電電容器的劣化引起的缺陷的發(fā)生。
因此，根據(jù)本發(fā)明，有效地阻隔了水從半導體器件的表面和側壁表面的滲透，特別是從電極焊盤或包圍電極焊盤的區(qū)域的滲透，并且防止了器件性能的劣化，特別是防止了鐵電電容器的劣化。由此，實現(xiàn)了具有優(yōu)異的長期可靠性的半導體器件。



圖1A是以放大的比例示出了傳統(tǒng)IC芯片的外圍部分的平面圖，而圖1B是沿圖1A中所示的線A-A′所取的圖1A的橫截面圖；圖2是說明傳統(tǒng)的半導體器件的問題的示圖；圖3是示出了根據(jù)本發(fā)明第一實施例的半導體器件的構造的平面圖；圖4是以放大的比例示出了圖3的半導體器件的一部分的平面圖；圖5是圖3的半導體器件沿圖4的線A-A′的部分以及構成電路部分的部分的橫截面圖；
圖6A～6C是以放大比例示出了半導體器件外圍部分中的各個層的平面圖；圖7是示出了根據(jù)本發(fā)明第二實施例的半導體器件的構造的橫截面圖；圖8是說明氧氮化硅膜的防濕性能的示圖；圖9是用于說明氧氮化硅膜的防濕性能的另一個示圖；圖10A～10C是用于說明根據(jù)本發(fā)明第二實施例的半導體器件的制造工藝的示圖；圖11A～11C是用于說明根據(jù)本發(fā)明第二實施例的半導體器件的制造工藝的另外的示圖；圖12是用于說明根據(jù)本發(fā)明第二實施例的半導體器件的制造工藝的另外的示圖；圖13是示出了根據(jù)第二實施例的修改形式的半導體器件的橫截面圖；圖14是示出了對于本實施例和比較示例的開關電荷(switchingelectric charge)Qsw的圖；圖15是示出了對于本發(fā)明和比較示例的開關電荷Qsw的另一個圖；圖16是示出了根據(jù)本發(fā)明第三實施例的半導體器件的一部分的橫截面圖；圖17是示出了傳統(tǒng)鈍化膜的示例的橫截面圖；圖18A～18C是示出了根據(jù)本發(fā)明第三實施例的半導體器件的制造工藝的橫截面圖；圖19A和19B是示出了根據(jù)本發(fā)明第三實施例的半導體器件的制造工藝的橫截面圖。
具體實施方式
(第一實施例)圖3是示出了根據(jù)本發(fā)明第一實施例的半導體器件10的平面圖。
參考圖3，半導體器件10是鐵電隨機存取存儲器，包括電路部分11、多個電極焊盤12、第一隔水護圈13、第二隔水護圈14、配線圖案15等。
電路部分11被形成在將在后面說明的半導體襯底上，并包括晶體管、鐵電電容器、互連層等。在另一方面，電極焊盤12被布置在半導體器件10的外圍部分16，用于與沒有示出的封裝體的內(nèi)導線的引線鍵合。由此，封裝體的端子經(jīng)由插塞、導電焊盤和半導體器件10內(nèi)部的互連層被連接到電路部分11。
在此，應該注意，第一隔水護圈13被形成在電路部分11和電極焊盤12之間，使得連續(xù)地包圍電路部分11。另一方面，第二隔水護圈14沿著半導體器件10的側壁表面26被布置在電極焊盤12的外部，使得包圍電路部分11、第一隔水護圈13和電極焊盤12。
下面將詳細說明第一隔水護圈13和第二隔水護圈14。
圖4是以放大的比例示出圖3的半導體器件的一部分的平面圖，而圖5示出了沿著線A-A′所取的圖4的橫截面，以及圖3的電路部分11的橫截面。在圖5中，應該注意，電路部分11的被圖示出的橫截面僅僅是示出了電路部分11的適當部分，而并不限于對應于圖4的線A-A′的區(qū)域。
參考圖4和圖5，半導體器件10通常由其中形成有各種電路元件的電路部分11和外圍部分16形成，其中外圍部分16在其中包括有圍繞電路部分11布置的電極焊盤12、第一隔水護圈13和第二隔水護圈14。
電路部分11由半導體襯底21、形成在半導體襯底21上的晶體管22、鐵電電容器24、形成互連層15的互連圖案15a～15c、將晶體管22的擴散區(qū)連接到互連圖案15a的接觸插塞18、連接各個層的互連圖案15a～15c的過孔插塞19a～19c以及整體表示為層間絕緣膜25的層間絕緣膜25a～25c，其中所述鐵電電容器24具有以極化形式將信息保存于其中的鐵電電容器絕緣膜23。
在示例中，1T1C(一個晶體管，一個電容器)結構的FeRAM可以被形成在半導體器件10的電路部分11中。因為鐵電電容器24與將在后面詳細說明的鐵電電容器相同，所以暫時省略對其的進一步說明。
在本實施例中，第一至第三層間絕緣膜25a～25c被形成在半導體襯底21上作為層間絕緣膜25，而如前面所提到的，互連層15由第一至第三互連層15a～15c形成。在此后的描述中，應該注意，不帶后綴a～c的層間絕緣膜或者互連層的標記被用來表示三個層中的任何或者全部的層。
在此后的描述中，將對外圍部分16進行重點說明。
參考圖5，電極焊盤12由上、中和下導電焊盤29以及插塞30形成，其中所述插塞30穿過第一至第三層間絕緣膜25，使導電焊盤29相互電連接。上、中和下導電焊盤29中的每一個具有相似的尺寸，并被提供在相應的層間絕緣膜25上。一般來說，導電焊盤29由被上下薄TiN膜夾在中間的鋁膜形成。各個層的導電焊盤29與電路部分11的對應的互連層15同時形成。
具體地，應該注意，形成在第一層間絕緣膜25a表面上的導電焊盤29a經(jīng)由互連圖案15a-1被連接到電路部分11。此外，應該注意，形成在第三層間絕緣膜25e表面上的導電焊盤通過形成在鈍化膜28中的開口被暴露。導電焊盤29c被用作引線鍵合焊盤。
此外，應該注意，插塞30b和30e具有矩形或者橢圓形的橫截面，并且將前述的上、中和下導電焊盤29a、29b和29e相互連接。由此，插塞30b和30c中的每一個由諸如鎢膜、鋁膜等之類的導電膜和TiN膜的疊層所形成。插塞30與電路部分11的插塞19同時逐層地形成。由此，可以在單個層間絕緣膜25中提供多個數(shù)量的插塞30。或者，也可以在一個層間絕緣膜25中只提供一個插塞30。
應該注意，具有這樣的構造的電極焊盤12將向其所供應的外部信號經(jīng)由鍵合引線發(fā)送到電路部分11，并且還將信號從電路部分11供應給外部電路。應該注意，本發(fā)明不限于電極焊盤12的前述特定構造，可以使用具有任何公知構造的電極焊盤。
如前面所指出的，第一隔水護圈13被提供在電路部分11和電極焊盤12之間，并被形成使得包圍電路部分11。隔水護圈13由護圈焊盤31、護圈觸頭32和護圈插塞33形成。
圖6A～6C是以放大的比例示出了半導體器件10的外圍部分中的各個層的平面圖。
參考圖6A～6C，應該注意，護圈焊盤31以如圖6A～6C中所示的圖案被形成在第一到第三層間絕緣膜25中的任何一個的表面上。
從而，如圖6A所示，第一層的護圈焊盤31a在導電焊盤29a的更靠近電路部分11的一側形成了寬度為1.0～5.0μm的導電帶，其中優(yōu)選的是形成護圈焊盤31a，使得護圈焊盤31a依照導電焊盤29a的形狀靠近導電焊盤29a而延伸。這樣，可以減小含水的層間絕緣膜25的體積，并因此減小可能沿著電極焊盤12的外圍流入到電路部分11中的水的可能的量。此外，可以使可用于形成有源元件的電路部分11的有效面積最大化。在圖6A的構造中，應該注意，護圈焊盤31a在互連圖案15a延伸處的部分是斷開的。這樣，可以避免互連圖案15a上的電信號向護圈焊盤31a的耗散。
另一方面，在第二和第三層間絕緣膜25b和25c中，類似于護圈焊盤31a，層間絕緣膜25b上的護圈焊盤31b和層間絕緣膜25c上的護圈焊盤31c在相對于導電焊盤29b或29c的更靠近電路部分11的一側以帶狀形式被形成，但是不存在斷開部分。此外，與第一層的護圈焊盤31a的情形相類似，優(yōu)選的是盡可能靠近相應的導電焊盤29b和29c來分別形成護圈焊盤31b和31c。此外，第三層的護圈焊盤31c用鈍化膜28覆蓋。
護圈焊盤31a～31c可以由任何材料形成，只要所述材料阻隔水分的滲透，因此，可以使用諸如金屬、合金、氮化硅等之類的材料。具體地說，通過使用與導電焊盤相同的材料，護圈焊盤可以與導電焊盤同時形成，減少了半導體器件10的制造步驟的數(shù)量。
返回參考圖4和圖5，應該注意，護圈觸頭32連接護圈焊盤31a和半導體襯底21的表面，并且除了在護圈焊盤31a被互連圖案15a-1斷開處的部分之外，形成了連續(xù)的、壁狀的圖案。與電路部分11中的接觸插塞18相類似，護圈觸頭由Ti/TiN膜和鎢膜的疊層形成。
此外，護圈插塞33b和33c穿過第二和第三層間絕緣膜25b和25c連續(xù)地延伸，以形成類似于護圈觸頭32的連續(xù)的、壁狀的圖案，其中各護圈插塞33b和33c連接上面和下面的護圈焊盤31a、31b和31c，除了護圈插塞33類似于護圈焊盤31a而在互連圖案15a-1的附近被斷開。由此，防止了互連圖案15a-1的短路。
通過形成寬度小于護圈焊盤31的寬度的護圈插塞33，可以確保護圈插塞33與護圈焊盤31的連接。
如此形成的第一護圈13連續(xù)地延伸，使得包圍除了對應于互連15a-1(在互連圖案15a-1上方和下方的護圈觸頭32和護圈插塞33b如圖5中由虛線所表示)的部分之外的電路部分11，因此，差不多完全阻隔了從側壁表面26向電路部分11的穿過第一至第三層間絕緣膜25的水分滲透。此外，幾乎完全阻隔了通過電極焊盤12和層間絕緣膜25之間的間隙所滲透的水分到達電路部分11。
此外，應該注意，第二隔水護圈14以本實施例的構造被布置在半導體器件10的側壁表面26和電極焊盤12之間，使得第二隔水護圈經(jīng)由第一護圈13和電極焊盤12包圍電路部分11。與第一護圈13相類似，第二護圈14由護圈焊盤34、護圈觸頭35和護圈插塞36形成，其中因為材料和尺寸差不多與第一護圈13相同，所以將省略對其的詳細描述。
通過設置第二護圈14，阻隔了從半導體器件10的側壁表面26所滲透的水分穿過第一至第三層間絕緣膜25到達電路部分11。考慮到第一隔水護圈13在形成于第二層間絕緣膜25b中的第一層互連圖案15a-1處被斷開的事實，第二隔水護圈14的這種隔水效果是特別有利的。應該注意，此第二隔水護圈14并不是非要不可的，并且可以省去。
通過氧化硅的化學氣相沉積(CVD)或濺射形成第一至第三層間絕緣膜25。或者，這些層間絕緣膜可以通過使用四乙氧基硅烷(TEOS)作為源材料的CVD工藝來形成。此外，如將參考第二實施例所說明的，可以設置諸如氧氮化硅的阻擋層，其中所述阻擋層阻隔第一至第三層間絕緣膜上的水的滲透。此外，鈍化膜28由諸如氮化硅膜或者聚酰亞胺膜之類的非可滲透性層形成。此外，可以使用將參考第三實施例所說明的鈍化膜作為鈍化膜28。由此，可以更加有效地阻隔水從電極焊盤的滲透。
此外，可以在第一至第三層間絕緣膜25的表面上提供氧化鋁層，或者提供氧化鋁層以覆蓋互連層15。由此，可以有效地阻斷從電極焊盤12附近的區(qū)域所滲透的水分。
根據(jù)本實施例，通過在電路部分和電極焊盤之間形成第一隔水護圈，使得第一隔水護圈包圍電路部分，防止了諸如晶體管之類的元件的劣化，特別是鐵電電容器的劣化。
此外，應該注意，本發(fā)明并不限于鐵電存儲器器件，而是還可以應用于其他的半導體器件，例如包括靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)的隨機存取存儲器器件、包括可擦除可編程只讀存儲器(EPROM)和快閃存儲器的只讀存儲器器件以及CPU。
(第二實施例)圖7是根據(jù)本發(fā)明第二實施例的半導體器件50的橫截面圖。
參考圖7，半導體器件50是構造在半導體襯底51上的鐵電隨機存取存儲器，并包括形成在半導體襯底51上的晶體管52、覆蓋晶體管52的絕緣膜53a和53b、鐵電電容器58，其中所述鐵電電容器58被形成在絕緣膜53b中，并包括順序堆疊的下電極54、鐵電電容器絕緣膜55和上電極56。此外，提供有第一層間絕緣膜59，使得覆蓋鐵電電容器58，并且在第一層間絕緣膜59上形成阻擋層60。
此外，互連層62形成在阻擋層60中，其中互連層62包括經(jīng)由接觸插塞61被連接到晶體管52的擴散區(qū)52a的互連圖案62a，以及分別經(jīng)由插塞63a和63b被分別連接到下電極54和上電極的互連圖案62b和62c。
此外，阻擋層60的表面和互連圖案62a～62c由絕緣金屬氧化物層64覆蓋。
半導體器件50形成例如1T1C型的鐵電隨機存取存儲器，并且被連接到下電極54的互連圖案62b用作板線(plate line)，而上電極56經(jīng)由互連圖案62b連接到晶體管52的擴散區(qū)52a。此外，晶體管52包括還用作字線的門電極52-1，并且位線被連接到晶體管52的另一個擴散區(qū)，但這沒有示出。
構成鐵電電容器58的鐵電電容器絕緣膜55由諸如PZT、PLZT((Pb，La)(Zr，Ti)O3)、SBT等之類的具有鈣鈦礦晶體結構的鐵電氧化物形成。這樣的鈣鈦礦型鐵電氧化物具有大剩余介電極化和大比介電常數(shù)的特征，并且就保持特性和疲勞特性而言，使用這樣的鈣鈦礦型鐵電氧化物也是有利的。
另一方面，這樣的鐵電氧化物具有缺點，因為當發(fā)生了水分滲透時，由于水的分解所形成的氫原子往往導致形成氧缺陷。由于與這種氧缺陷的形成相關聯(lián)的結晶度的下降，鐵電氧化物的剩余介電極化和比介電常數(shù)發(fā)生嚴重的劣化。
此外，應該注意，在圖7的半導體器件50中，下電極54和上電極56由諸如Pt、Ir、Ru等之類的鉑族金屬元素形成，或者由諸如IrO2、RuO2等之類的導電氧化物形成，或者由這些材料的疊層形成。
第一層間絕緣膜59例如由通過濺射工藝或CVD工藝形成的、具有500nm的厚度的氧化硅膜所形成，其中氧化硅膜可以是由P、B或As摻雜的稱為PSG膜、BSG膜或者AsSG膜的一種。在此后的描述中，像這樣用雜質元素摻雜的氧化硅膜將也被叫做“氧化硅膜”。
應該注意，阻擋層60由通過濺射工藝或者CVD工藝所形成的氧氮化硅膜形成，或者由通過氧氮化工藝從氧化硅膜轉變而來的氧氮化硅膜形成。應該注意，氧氮化硅膜具有隔水的功能，因此，被提供在半導體器件50表面上的氧氮化硅的阻擋層60可以有效地阻隔水分從上方穿過阻擋層60滲透到鐵電電容器58中。因此，有效地解決了在鐵電電容器絕緣膜55中由于氫原子引起的形成氧缺陷的問題，其中所述氫原子是由于水的分解而形成的。
圖8是示出了作為隔水阻擋物的氧氮化硅膜的性能的示圖。
參考圖8，當以預定的速率升高樣品A和樣品B的溫度時，通過DTA(差熱分析)-質譜分析，測量從樣品A和樣品B的表面所釋放的水分子。
更具體地，樣品A具有這樣的構造，其中在硅晶片上形成了含有重量百分比為5％濃度P(磷)的具有500nm厚度的PSG膜，而樣品B通過這樣的工藝從樣品A形成，即通過4分鐘的等離子體氧氮化處理并同時使用N2O氣體，對樣品A的PSG膜的表面處理。這樣，樣品B在PSG膜的表面上具有含P的氧氮化硅膜。
參考圖8，可以看出，在樣品A的情形中，在約120℃的溫度下檢測到了水的釋放，并且在約420℃的溫度下水的釋放變得最大。隨著樣品溫度的進一步升高，水的釋放速率逐漸降低。
在其中樣品A的表面被如此轉變?yōu)楹琍的氧氮化硅膜的樣品B的情形中，在120～350℃的溫度范圍內(nèi)沒有檢測到水。這意味著在低于350℃的溫度范圍中，包含在PSG膜中的水完全被含P的氧氮化硅膜阻隔了。此外，應該注意，在高于350℃直至460℃的溫度范圍內(nèi)，水的釋放量也很小。因此，結論是氧氮化物膜在460℃或者更低的溫度范圍內(nèi)具有足夠的隔水性能。
此外，雖然從圖8不能直接清楚含P的氧氮化硅膜在20～120℃的溫度范圍內(nèi)的隔水阻擋性能，但是從示出了在120～350℃的溫度范圍內(nèi)的優(yōu)異隔水阻擋性能的圖8的關系，可以認為含P的氧氮化硅膜在20～120℃的溫度范圍內(nèi)也表現(xiàn)出優(yōu)異的隔水阻擋性能。
因此，通過在形成含P的氧氮化硅膜的阻擋層60的步驟之后，在460℃或更低的溫度下實施工藝步驟，可以防止由水分滲透所導致的鐵電電容器58的劣化。
圖9是用于說明氧氮化硅膜的隔水阻擋性能的另一個示圖。
參考圖9，樣品C具有這樣的構造，其中通過等離子體CVD工藝并使用TEOS作為源而在硅晶片上形成了厚度為500nm的氧化硅膜，而樣品D具有這樣的構造，其中通過CVD工藝在樣品C的氧化硅膜上形成了厚度為50nm的氧氮化硅膜。此外，樣品E是其中將樣品D的氧氮化硅膜的厚度增加到100nm的樣品。應該注意，這些氧化硅膜和氧氮化硅膜是將在后面描述的在圖11A和11B中的用于制造半導體器件的工藝步驟中所使用的條件下形成的。
參考圖9，可以看出，在樣品C的情形中，在約120℃的溫度下可以檢測到水的釋放，并且在約350℃的溫度下水的釋放變得最大。隨著溫度的進一步升高，釋放量逐漸降低，而當超過600℃的溫度時，水的釋放量開始再次增加。
另一方面，在樣品D和樣品E的情形中，在30～780℃的整個溫度范圍內(nèi)，沒有檢測到水的釋放。這清楚地顯示出氧氮化硅膜阻隔了在樣品C的情形中已經(jīng)被檢測到的水的釋放?？紤]到樣品D中氧氮化硅膜的50nm的厚度，結論是即使當氧氮化硅以較小的厚度形成時，氧氮化硅膜也表現(xiàn)出優(yōu)異的隔水阻擋性能。
總之，通過在第一層間絕緣膜59上形成氧氮化硅膜，可以阻隔水分滲透到半導體器件50中，并且可以防止鐵電電容器58的劣化。此外，如將在后面所說明的，這樣氧氮化硅也可以被用來防止在刻蝕工藝時觸頭的氧化。
圖10A～10C、圖11A～11C和圖12是用于說明根據(jù)本發(fā)明的實施例的半導體器件的制造工藝的示圖。
參考圖10A，通過形成器件隔離區(qū)域57、阱52-2等，加上擴散區(qū)52a和還起到字線作用的門電極52-1，在半導體襯底51上形成了晶體管52，并且形成絕緣膜53a和53b，使得覆蓋半導體襯底51、器件隔離區(qū)域57和晶體管52。晶體管52的制造可以通過任何公知的工藝來獲得，并且對其的描述將被省略。此外，絕緣膜53b的表面可以通過化學機械拋光(CMP)工藝進行平面化。這樣，抑制了在接下來的工藝中所形成的鐵電電容器58的下電極54和鐵電電容器絕緣膜55中晶體晶界的形成，并且提高了鐵電電容器絕緣膜55的結晶度。
接著，在圖10B的步驟中，在圖10A的結構上相繼形成下電極層54a、鐵電膜55a和上電極層56a，其中可以通過鉑族元素或者它們的合金，或者諸如IrO2、RuO2、SrRuO3之類的導電氧化物等的濺射工藝或者真空蒸發(fā)沉積工藝來形成下電極層54a，所述鉑族元素例如是Ru、Rh、Pd、Os、Ir、Pt。由此，下電極層54a可以形成為這些鉑族元素中的任何一種、合金和導電氧化物的層疊體。一般來說，下電極層54a被形成具有100nm的厚度。
鐵電膜55a由通過濺射工藝、有機金屬化學氣相沉積(MOCVD)工藝、溶膠-凝膠工藝、MOCVD工藝等形成的鐵電氧化物膜所形成，所述鐵電氧化物膜例如是PZT膜、PLZT膜或者SBT膜。在使用PZT膜或者PLZT膜的情況下，考慮到Pb原子的易逃逸的趨勢，事先加入超過理想配比組份的量的Pb。例如，通過RF濺射工藝并使用含過量Pb的濺射靶，可以以厚度為200nm的PZT膜的形式沉積鐵電膜55a。此后，將如此沉積的PZT膜在氧氣氛中退火，并使用鹵素燈退火裝置等。
上電極層56a可以由與下電極層54a相同的材料形成。具體地說，例如優(yōu)選地使用100nm厚的IrO2、RuO2或者SrRuO3。
接著，在圖10C的步驟中，上電極層56a被圖案化，從而形成鐵電電容器58的上電極56，之后圖案化鐵電膜55a以形成鐵電電容器絕緣膜55。此外，將鐵電電容器絕緣膜55和上電極56在氧氣氛中退火，以恢復在圖案化工藝時在鐵電電容器絕緣膜55中所形成的損傷。同時，包含在絕緣膜53a和53b中的水由于退火工藝而被蒸發(fā)掉。
在圖10C的步驟中，通過濺射工藝還形成有電容器保護膜66，使得電容器保護膜66覆蓋下電極層54a、鐵電電容器絕緣膜55和上電極56的表面和側壁表面。對于電容器保護膜66，可以使用氧化鋁膜、TiO2膜、PZT膜等。
接著，電容器保護膜和下電極層54a被圖案化，以形成下電極54。由此，電容器保護膜66防止水或氫滲透到鐵電電容器絕緣膜55中。
接著，在圖11A的步驟中，通過濺射工藝或者CVD工藝形成厚度為1100nm的氧化硅的第一層間絕緣膜59，使得覆蓋圖10C的結構，其中通過CMP工藝對層間絕緣膜59的表面進行平面化處理。
例如，形成層間絕緣膜59的氧化硅膜是通過在300～400℃的襯底溫度下的等離子體CVD工藝，同時連同He載氣一起供應TEOS和氧氣作為成膜氣體而形成的。在該工藝中，考慮到在形成氧化硅膜的同時形成水，所以優(yōu)選地加入過量的氧。如此所形成的水被結合到氧化硅膜中。可以將氧氣的流速設為在傳統(tǒng)的成膜工藝中所使用的氧氣流速的兩倍。此外，可以使用硅烷或者聚硅烷化合物，例如Si2F6、Si3F8、Si2F3C1等。
在形成層間絕緣膜59的這種工藝中，可以實施在300～350℃溫度下的退火工藝，以使膜59中的水的成份被蒸發(fā)掉。這樣的退火工藝一般由鹵素燈退火裝置在氧氣氛中進行。
在圖11A的步驟中，在第一層間絕緣膜59上形成了沒有示出的抗蝕劑圖案，并且通過圖案化工藝同時利用抗蝕劑圖案作為掩模，在層間絕緣膜59中形成接觸孔61-1，使得接觸孔61-1貫穿第一層間絕緣膜59和絕緣膜53a和53b，并暴露出晶體管52的擴散區(qū)52a。
接著，通過濺射工藝，在第一層間絕緣膜59和接觸孔61-1的內(nèi)壁表面上相繼形成厚度分別為20nm和50nm的Ti膜和TiN膜，并且利用通過濺射工藝或者CVD工藝所形成的鎢(W)膜填充被如此處理過的接觸孔61-1。由此，在第一層間絕緣膜59上形成具有100nm厚度的W膜，以使W膜完全填充接觸孔。此后，第一層間絕緣膜59上的Ti膜、TiN膜和W膜通過CMP工藝被去除，這樣，形成了接觸插塞61。
接著，在圖11B的步驟中，例如通過濺射工藝或者CVD工藝在圖11A的結構上形成具有50～500nm厚度的阻擋層60。如前面所說明的，考慮到作為隔水阻擋物的優(yōu)異的性能，氧氮化硅膜可以用于阻擋層60，其中氧氮化硅膜可以通過前述兩種方法中的任何一種來形成。在本示例中，通過等離子體CVD工藝同時使用硅烷氣體和NO2氣體作為成膜氣體，形成氧氮化硅膜?？紤]到在后面所進行的互連層的圖案化工藝時在阻擋層60中導致的刻蝕，所以優(yōu)選地形成具有與通常的厚度相比的更大厚度的阻擋層60。
接著，在圖11C的步驟中，利用在阻擋層60上形成的抗蝕劑圖案(沒有示出)作為掩模，形成穿過阻擋層60、第一層間絕緣膜59和電容器保護膜66的開口63a-1、63b-1和60-1，以使下電極54的一部分、上電極56的一部分和接觸插塞61的表面暴露。
在圖11C的步驟中，進一步通過濺射工藝形成具有100nm厚度的TiN膜，使得覆蓋開口63a-1、63b-1和60-1的內(nèi)表面，之后進行例如通過具有500nm厚度的鋁膜62的濺射工藝或者CVD工藝的填充開口63a-1、63b-1和60-1的步驟。此外，在阻擋層60上形成膜62。
接著，在圖12的步驟中，通過光刻工藝圖案化鋁膜62，并形成互連圖案62a～62c。接著，形成絕緣金屬氧化物膜64，使得覆蓋阻擋層60和互連圖案62a～62c的表面和側壁表面。絕緣金屬氧化物膜64可以由氧化鋁膜或者TiO2膜形成，并形成具有10～300nm的厚度，優(yōu)選的是20～70nm的厚度。通過使用這樣的絕緣金屬氧化物膜64，可以阻隔水分滲透到鐵電電容器58中。可以通過濺射的方法并同時使用氧化鋁或者TiO2的濺射靶，或者通過在400℃的襯底溫度下進行的的MOCVD工藝并同時供應諸如Al(i-OC3H7)3的有機鋁源和氮氣，來形成這樣的氧化鋁膜或者TiO2膜。
在圖12的步驟中，還進行用于形成氧化硅的第二層間絕緣膜的工藝，以使具有700nm厚度的第二層間絕緣膜65覆蓋絕緣金屬氧化物膜64。此后，在第二層間絕緣膜中形成各種插塞，使得貫穿第二層間絕緣膜，并將互連圖案62a～62c與形成在層間絕緣膜65上的諸如位線的互連圖案相連接。在形成了電極焊盤和鈍化膜之后，半導體器件50的制造完成了。
從而，本實施例的半導體器件使用了在覆蓋鐵電電容器的第一層間絕緣膜59上的具有優(yōu)異隔水阻擋性能的氧氮化硅或類似物的阻擋層60，這樣，可以阻隔水或者水分從阻擋層60上方的區(qū)域滲透。由此，即使當進行了諸如PTHS測試之類的嚴格測試時，也可以防止鐵電電容器的性能劣化，并且半導體器件表現(xiàn)出優(yōu)異的長期可靠性。
圖13是根據(jù)第二實施例半導體器件的修改形式的半導體器件70的橫截面圖，其中與前述的部分相對應的那些部分由相同的參考標號標示，并且對它們的描述將被省略。
參考圖13，除了在阻擋層60上形成了TEOS CVD工藝的氧化硅膜71之外，半導體器件70具有與第二實施例的半導體器件50相類似的構造。
更具體地，通過等離子體CVD工藝并同時利用TEOS氣體和氧氣作為成膜氣體，形成阻擋層60上的具有50～500nm范圍厚度的氧化硅膜71。這樣，當在阻擋層60上濺射鋁膜用于形成插塞63a和63b以及互連圖案62時，大大促進了等離子體的形成。因為由于氧化硅膜71的形成而使等離子體的形成穩(wěn)定，所以可以在圖11C的步驟中均勻地形成鋁膜62，并且對于鋁圖案62a～62c，配線電阻或者配線電阻的波動被最小化。
在示例1中，根據(jù)本發(fā)明的工藝形成鐵電隨機存取存儲器，其中示例1的鐵電隨機存取存儲器具有與圖7所示的結構相類似的結構。
更具體地，通過濺射工藝形成鐵電電容器，以具有這樣的結構，即其中Pt下電極54、PZT鐵電電容器絕緣膜55和IrO2上電極56順序地堆疊，它們的厚度分別為100nm、200nm和100nm，其中利用等離子體CVD工藝，通過將襯底溫度設置為350℃并同時在1.2×103Pa(9.0Torr(托))的壓力下，分別以466SCCM和700SCCM的流速供應TEOS氣體和氧氣，來形成具有100nm厚度的第一絕緣膜59。
第一層間絕緣膜59在形成之后，被進行CMP處理以進行平面化，并且在其上進一步形成阻擋層60，其中所述阻擋層60是利用在340℃的襯底溫度下的等離子體CVD工藝并同時供應硅烷氣和N2O氣作為源氣體，通過沉積具有200nm厚度的氧氮化硅膜而形成的。在對互連圖案62的圖案化之后，構成阻擋層60的氧氮化硅膜可以具有100nm的厚度。此外，由具有50nm厚度的氧化鋁膜形成絕緣金屬氧化物膜64。
在示例2中，與示例1的情形相類似地形成半導體器件，除了形成第一層間絕緣膜59的TEOS氧化硅膜被形成為具有300nm的厚度，以使第一層間絕緣膜59具有200nm的最終膜厚度。除此以外，示例2和示例1相同。
在示例3中，與示例1的情形相類似地形成半導體器件，除了在利用TEOS CVD工藝形成第一層間絕緣膜59的氧化硅膜時所使用的氧氣流速被設為140SCCM。
在示例4中，與示例1的情形相類似地形成半導體器件，除了在氧氮化硅的阻擋層60上通過TEOS等離子體CVD工藝形成具有50nm厚度的與圖13的氧化硅膜71相對應的氧化硅膜。由此，在與氧氮化硅膜60相類似的條件下形成氧化硅膜71。因為氧化硅膜71的形成，即使當進行互連圖案62的圖案化工藝時，下方的阻擋層60也會保持200nm的初始厚度。
在比較示例1中，與示例1相類似地形成半導體器件，除了沒有形成氧氮化硅的阻擋層60之外。
在比較示例2中，與示例1相類似地形成半導體器件，除了沒有形成氧化鋁的絕緣金屬氧化物膜64之外。
圖14示出了構成示例1～3和比較示例1～2的鐵電隨機存取存儲器器件的鐵電電容器的開關電荷QSW。這里，QSW的值越大，PTHS測試之后的工作特性合格率越高，這是公知的。因此，具有更高QSW值的樣品具有更高的長期可靠性。在圖14中，已經(jīng)在121℃的溫度、100％RH濕度以及2.03×105Pa的壓力下進行了持續(xù)時間為168小時的PTHS測試。
參考圖14，可以看出，與比較示例1和2相比，在示例1～3的情形中QSW值被提高。因此，結論是通過在第一層間絕緣膜59上形成氧氮化硅膜作為阻擋層60，提高了鐵電存儲器器件的長期可靠性。
此外，圖14示出了QSW的值隨著氧氮化硅膜的厚度的增大而增大。此外，如在示例3的情形中可以看到的，當在形成氧化硅膜時向TEOS氣體加入過量的氧氣的時候，QSW的值增大。這說明由于氧化硅膜的水含量的下降，水分對于鐵電電容器的影響被抑制了。
在此，應該注意，QSW的值是通過對由施加正電壓和負電壓(大小約為5V)所得到的正剩余介電極化和負剩余介電極化的量值求和而獲得的，其中所述正電壓和負電壓是經(jīng)由鐵電電容器58的電容器電極54和56施加的，所述正電壓和負電壓被設定為足夠導致PZT膜55中的極化發(fā)生飽和。
圖15示出了對示例1、2和4和比較示例1所進行的QSW測量的另一個示例，其中這些示例的半導體器件具有與圖14的對應的示例的半導體器件相同的構造，但是是分別制備的。
參考圖15，可以看出，在示例1、2和4的任何一個中，與比較示例1相比，QSW值增大了。
更具體地，可以看出，示例1的QSW值較比較示例1的情形增大了，說明了氧氮化硅膜的優(yōu)異的隔水性能。特別是，應該注意，示例4具有最高的QSW值，表明在形成氧化鋁膜時對于鐵電電容器58的影響被減小了。
(第三實施例)圖16示出了根據(jù)本發(fā)明第三實施例的半導體器件80的一部分。
參考圖16，本實施例的半導體器件80具有鈍化膜81，該鈍化膜81由形成在層間絕緣膜82上的氧化硅膜84以及形成在氧化硅膜84上的第一和第二氮化硅膜85和86形成。
鈍化膜81形成有開口81-1，所述開口81-1在其底部部分暴露出電極焊盤83的表面83-1，并且限定開口81-1的側壁表面81-2覆蓋有第二氮化硅膜86，所述第二氮化硅膜86還覆蓋氧化硅膜84的側壁表面。此外，在電極焊盤83的表面83-1和氮化硅膜86之間形成有TiN膜88。
在圖17中示出的具有鈍化膜121的傳統(tǒng)半導體器件120中，其中氧化硅膜122覆蓋有非可滲透性的氮化硅膜123或者聚酰亞胺膜124，應該注意，氧化硅膜122被暴露于開口121-1的側壁表面122a，其中所述開口121-1暴露電極焊盤125的表面，因此，外部的水分經(jīng)由側壁表面122a通過氧化硅膜122滲透到半導體器件120的內(nèi)部，這已經(jīng)成為鐵電電容器劣化的原因。
另一方面，在圖16中示出的本實施例的半導體器件80的情形中，在形成于鈍化膜81中的開口81-1處，氧化硅膜84被第一和第二氮化硅膜85和86覆蓋，因此，有效地防止了水分從開口81-1滲透到半導體器件的內(nèi)部。
在此，應該注意，第一和第二氮化硅膜85和86起到了阻隔水分的阻擋層的作用。當然，可以使用聚酰亞胺膜或者參考第二實施例所說明的非可滲透性氧氮化硅膜用作阻擋層，來代替氮化硅膜85和86。此外，這些材料可以組合使用。
雖然沒有在圖16中明顯地示出，但是應該注意，類似于圖7中示出的第二實施例，本實施例的半導體器件80在襯底上形成了1T1C型的鐵電隨機存取存儲器。由此，可以省略圖7的阻擋層60和絕緣金屬氧化物膜64。當然，本實施例的半導體器件80通過設置阻擋層60和/或絕緣金屬氧化物膜64，可以更有效地防止鐵電電容器的劣化。具體地說，當在形成第一和第二氮化硅膜85和86時使用氫氣或者由于反應而形成氫氣的時候，優(yōu)選使用氧化鋁膜作為阻擋層60。這樣，可以通過氧化鋁阻擋膜60有效地阻隔氫氣和質子，由此可以防止在構成鐵電電容器的鐵電膜中形成氧缺陷。
圖18A～18C和圖19A～19C是示出了本實施例的半導體器件的制造工藝的橫截面圖。
在圖18A的步驟中，通過濺射工藝或者CVD工藝，在層間絕緣膜82上形成具有80nm厚度的鋁膜83a，其中所述層間絕緣膜82包括被暴露在其表面的插塞89，并且通過濺射工藝，在鋁膜83a上形成具有50nm厚度的TiN膜88a。此外，通過對鋁膜83a連同其上的TiN膜88a進行圖案化，在層間絕緣膜82上形成電極焊盤83，所述電極焊盤83與被嵌入層間絕緣膜82中的插塞89相接觸。
在此，應該注意，TiN膜88a起到了鋁膜83a的保護膜的作用，并防止在后面的工藝中所進行的刻蝕工藝時，鋁膜83a的表面被氧化。此外，應該注意，在圖18A的步驟中，在層間絕緣膜82的下方已經(jīng)形成了諸如參考第二實施例所說明的鐵電隨機存取存儲器器件。當然，這樣的鐵電隨機存取存儲器器件不限于參考第二實施例所說明的鐵電隨機存取存儲器器件，并且可以由其他公知的構造和工藝所形成。
在圖18A的步驟中，通過濺射工藝或者CVD工藝進一步形成了氧化硅膜84，使得氧化硅膜84覆蓋電極焊盤83和層間絕緣膜82的表面，其中通過CMP工藝對如此形成的氧化硅膜84進行平面化處理。一般來說，氧化硅膜84被形成為具有1050nm的厚度，以確保從TiN膜88a的表面到氧化硅膜84的表面的200nm的距離。
接著，在圖18A的步驟中，通過CVD工藝在氧化硅膜84上形成第一氮化硅膜85，其中通過利用硅烷氣體、SiH2Cl2氣體或者SiCl4中的任何一種以及NH3氣體來形成具有200nm膜厚度的第一氮化硅膜85。
更具體地，通過等離子體CVD工藝，在400℃的襯底溫度下，并在200Pa的處理壓力下，分別以500SCCM和3800SCCM的流速供應硅烷氣體和NH3氣體，同時提供頻率為13.5MHz的500W的射頻(RF)能和頻率為250kHz的250W的低頻(LF)能，來形成第一氮化硅膜85。
接著，在圖18B的步驟中，在第一氮化硅膜85上形成抗蝕劑膜90，之后通過圖案化工藝形成抗蝕劑開口90-1，所述抗蝕劑開口90-1與電極焊盤83對準，其尺寸比用于電極焊盤的常規(guī)開口的尺寸大4μm。此外，利用CF4和氧氣的混合氣體并利用被如此圖案化的抗蝕劑膜90作為掩模，對第一氮化硅膜85進行刻蝕處理，之后利用C2F6刻蝕氣體對氧化硅膜84進行刻蝕處理，以使TiN膜88a暴露。
接著，在圖18C的步驟中，圖18B的抗蝕劑膜90被去除，并且形成第二氮化硅膜86，使得覆蓋TiN膜88a和氮化硅膜85。由此，應該注意，與第一氮化硅膜85相類似地形成第二氮化硅膜86，其厚度為200nm。
接著，在圖19A的步驟中，在圖18C的結構的表面上形成抗蝕劑膜91，其中抗蝕劑膜91在圖19A的步驟中被圖案化，使得形成具有常規(guī)電極焊盤開口尺寸的抗蝕劑開口91-1。這樣，應該注意，以抗蝕劑膜91在前述的開口91-1處覆蓋第二氮化硅膜86的側壁表面的方式，抗蝕劑膜91在開口91-1處形成開口。此外，利用C2Cl2F4作為刻蝕氣體并同時利用抗蝕劑膜91作為掩模，使用實現(xiàn)氮化硅膜86和TiN膜88a之間的高刻蝕選擇性的配方，對第二氮化硅膜86進行干法刻蝕處理，直至在開口91-1暴露出TiN膜88a。
接著，在圖19B的步驟中，利用各向同性刻蝕工藝并同時利用抗蝕劑膜91作為掩模，對TiN膜88a進行刻蝕，以使電極焊盤83的鋁膜83a暴露。與這樣的各向同性刻蝕工藝相關聯(lián)，在被夾在第二氮化硅膜86和鋁膜83a之間的TiN膜88的側壁表面發(fā)生輕微的凹進。
此外，通過在此狀態(tài)下去除抗蝕劑膜91，獲得在圖16中示出的鈍化膜81。
根據(jù)本實施例，用于電極焊盤83的形成在鈍化膜81中的開口81-1的側壁表面81-2被具有非可滲透性特性的氮化硅膜86覆蓋。氧化硅膜不發(fā)生暴露。由此，阻隔了水分從外部滲透的路徑，并有效地抑制了由這樣的水分滲透所導致的鐵電電容器的劣化。
本申請基于在2003年12月11日遞交的日本在先申請No.2003-413199，其全部的內(nèi)容通過引用被包括于此。
此外，本發(fā)明不限于前面所描述的實施例，而在不偏離本發(fā)明的范圍的情況下可以作出各種變化和修改。此外，在本發(fā)明的半導體器件中，可以將第一實施例和包括其改進形式的第二實施例結合起來。此外，還可以結合第三實施例。此外，可以結合第一實施例和第三實施例，或者結合包括其改進形式的第二實施例和第三實施例。由此，提高了阻隔水分到達電路部分的效果。
權利要求
1.一種半導體器件，包括半導體襯底；形成在所述半導體襯底之上及上方的電路部分；覆蓋所述電路部分的鈍化膜；電極焊盤，所述電極焊盤以所述電極焊盤從所述鈍化膜暴露出來的方式，被提供在所述電路部分的外部；和第一護圈圖案，所述第一護圈圖案被提供在所述電極焊盤和所述電路部分之間，以使得所述第一護圈圖案基本包圍所述電路部分，所述第一護圈圖案從所述半導體襯底的表面延伸到所述鈍化膜。
2.如權利要求
1所述的半導體器件，其中所述第一護圈圖案包含金屬或者合金。
3.如權利要求
1所述的半導體器件，其中，除了提供有將所述電極焊盤和所述電路部分連接起來的互連圖案的部分之外，所述第一護圈圖案連續(xù)地延伸。
4.如權利要求
1所述的半導體器件，還包括第二護圈圖案，所述第二護圈圖案被布置在所述電極焊盤的外部，以使得所述第二護圈圖案包圍所述電極焊盤和所述第一護圈圖案。
5.如權利要求
1所述的半導體器件，其中所述電路部分包括鐵電電容器。
專利摘要
本發(fā)明公開了一種半導體器件及其制造方法。所述半導體器件包括半導體襯底；形成在所述半導體襯底之上和上方的電路部分；覆蓋所述電路部分的鈍化膜；電極焊盤，所述電極焊盤以電極焊盤從所述鈍化膜暴露出來的方式被提供在所述電路部分的外部；以及護圈圖案，所述護圈圖案被提供在所述電極焊盤和所述電路部分之間，以使所述護圈圖案基本包圍所述電路部分。所述護圈圖案從所述半導體襯底的表面延伸到所述鈍化膜。
文檔編號H01L27/105GKCN1329993SQ200410042472
公開日2007年8月1日 申請日期2004年5月21日
發(fā)明者西鄉(xiāng)薰, 永井孝一 申請人:富士通株式會社導出引文BiBTeX, EndNote, RefMan專利引用 (3),