專利名稱:非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器，特別是涉及具有適合于高密度、高集成度的層疊柵極構(gòu)造的半導(dǎo)體存儲單元的非易失性半導(dǎo)體存儲器及其制造方法。
背景技術(shù)：
作為能夠進行數(shù)據(jù)的電重寫的適合于高密度、高集成度的非易失性半導(dǎo)體存儲器(EEPROM)，快速存儲器是公知的。特別是，具有電荷蓄積層和控制柵極的層疊柵極構(gòu)造的MOS晶體管構(gòu)造的存儲單元被廣泛使用。
圖1是使用這樣的存儲單元的NOR型EEPROM的平面圖，圖2A、2B分別是圖1的A-A’和B-B’斷面圖。
在硅襯底101的存儲單元陣列區(qū)域中埋入元件分離絕緣膜102，在y方向上連續(xù)的元件形成區(qū)域103在x方向上以預(yù)定間隔被區(qū)劃。這樣，在進行了元件分離的襯底上，通過隧道絕緣膜104形成電荷蓄積層105，而且，在該電荷蓄積層105上通過柵極間絕緣膜107形成控制柵極108，而構(gòu)成存儲單元。電荷蓄積層105在元件分離絕緣膜102上被分斷，以使每個存儲單元相互獨立?？刂茤艠O108在x方向上連續(xù)形成，而成為多個存儲單元共同的字線。控制柵極108和電荷蓄積層105自對準(zhǔn)地形成圖形，以便于側(cè)端在y方向上對齊。接著，該控制柵極108自對準(zhǔn)地形成n型擴散層6。在存儲單元上由層間絕緣膜109覆蓋，在其上配置沿y方向延伸的位線110。
該EEPROM的數(shù)據(jù)重寫是這樣實現(xiàn)的通過在襯底和電荷蓄積層之間施加高電場，而在電荷蓄積層與襯底之間流過隧道電流，由此，來調(diào)制電荷蓄積層的蓄積電荷量。如果電荷蓄積層內(nèi)的負電荷較多，則存儲單元的閾值變高；如果正電荷較多，則存儲單元的閾值變低。這樣，如果在電荷蓄積層中注入電子，就成為閾值較高的狀態(tài)(這是例如寫入狀態(tài))，如果從電荷蓄積層抽出電子，就成為閾值較低的狀態(tài)(這是例如數(shù)據(jù)擦除狀態(tài))。
對于這樣的存儲單元的數(shù)據(jù)重寫來說，最重要的參數(shù)是電荷蓄積層105與襯底101之間的電容C1、控制柵極108與電荷蓄積層105之間的電容C2之比C1/C2。把襯底作為0電位，當(dāng)給控制柵極108施加電壓Vcg時，電荷蓄積層105的電壓Vfg為Vfg＝C2·Vcg/(C1+C2)。這樣，耦合比K＝C2/(C1+C2)＝1/{1+(C1/C2)}決定施加在隧道絕緣膜104上的電壓。
為了使隧道電流發(fā)生，必須給隧道絕緣膜施加十幾MV/cm的高電場。因此，在電荷蓄積層與襯底之間必須施加Vfg＝10V程度的高電壓。為了電荷蓄積層和控制柵極進行電容結(jié)合，作為提供給控制柵極的電壓Vcg＝K·Vfg，必須為約20V的高電壓。即使給控制柵極施加相同的電壓，如果耦合比K不同，則施加給隧道絕緣膜的電壓不同，存儲單元的閾值不同。由于存儲單元的寫入狀態(tài)下的閾值分布變廣，這就成為問題。這樣，使耦合比K成為均勻是重要的。
在圖3中表示了現(xiàn)有的存儲單元構(gòu)造的各部分的尺寸，當(dāng)使用其來求出電容比C2/C1時，為下式這樣C2/C1＝{Wa+2(d+Tsti+Wing)}Tox/Wa·TonoWing＝(Wsti-SL)/2電容C2由電荷蓄積層105和控制柵極108的相對面積決定。這樣，電荷蓄積層的膜厚的偏差和突出到電荷蓄積層105的元件分離區(qū)域中的部分的長度(所謂翼長)Wing的偏差成為電容C2的偏差的原因。
而且，電荷蓄積層105的膜厚，在元件形成區(qū)域和元件分離區(qū)域的高度不同的情況下，象圖3所示的那樣成為不均勻的可能性較高。該電荷蓄積層的膜厚的不均勻性成為電荷蓄積層的有效表面積的偏差。這也是電容C2的偏差的原因。
上述翼長Wing由元件分離寬度Wsti和電荷蓄積層的切斷寬度(所謂縫隙寬度)SL所決定。當(dāng)為了EEPROM的大容量化、低成本化而使單元尺寸為細微的時，元件分離寬度Wsti和縫隙寬度SL大多為存儲單元制造時的最小尺寸。在前面所示的存儲單元中，由于電荷蓄積層105的縫隙寬度SL比元件分離寬度Wsti窄，則其成為最小尺寸。但是，由于元件分離寬度與元件形成區(qū)域一起決定位線間距，則為了使存儲單元陣列面積變小，希望盡可能減小元件分離寬度Wsti。
在較小的元件分離寬度的范圍內(nèi)，作為實現(xiàn)小于其的縫隙寬度的方法，由本發(fā)明人等已經(jīng)提出了利用側(cè)壁剩余技術(shù)的方法(K.Shimizu et.al.‘97IEDM)。該方法是在電荷蓄積層上形成縫隙加工用的掩模材料的圖形之后，淀積追加的掩模材料來進行側(cè)壁剩余，而得到窄的縫隙寬度。圖4A-4E表示這樣的存儲單元制造工序。
如圖4A所示的那樣，在襯底101上通過隧道絕緣膜104淀積柵極材料膜105a，在其上形成掩模材料201，進行圖形形成，以便于在元件形成區(qū)域剩余出柵極材料膜105a。接著，如圖4B所示的那樣，使用掩模材料201來蝕刻襯底101，而形成元件分離溝，在其中埋入元件分離絕緣膜102。接著，如圖4C所示的那樣，再次淀積柵極材料膜105a，在其上的元件分離絕緣膜102上形成縫隙加工用的掩模材料202的圖形。
而且，如圖4D所示的那樣，再次薄薄地淀積掩模材料203，通過各向異性干腐蝕來進行腐蝕，而僅在掩模材料202的側(cè)壁上剩余掩模材料203。由此，形成小于最小加工尺寸的縫隙加工用窗口。接著，使用掩模材料202、203來對柵極材料膜105b進行腐蝕，由此，在元件分離絕緣膜102上分離形成由柵極材料膜105a、105b的層疊構(gòu)造組成的電荷蓄積層105的圖形。然后，如圖4E所示的那樣，通過柵極間絕緣膜107形成控制柵極108。如上述那樣，控制柵極108與電荷蓄積層105一起來實現(xiàn)位線方向的分離加工。
因此，在上述方法中，在圖4D的工序中進行腐蝕柵極材料膜105b來分離電荷蓄積層的縫隙加工，然后，在腐蝕除去掩模材料202、203的工序中，對元件分離絕緣膜102的表面進行腐蝕，如圖4E所示的那樣，在電荷蓄積層105的縫隙分離部形成窄溝204。該元件分離絕緣膜102的溝204不僅在控制柵極108所設(shè)置的圖17E的斷面上而且在位線方向(圖14的y方向)上連續(xù)形成。由于該溝204非常窄，當(dāng)柵極間絕緣膜107和控制柵極108的材料被淀積以便于填埋該溝204時，在對其進行刻圖的工序中，沿著溝204產(chǎn)生腐蝕殘渣。這成為柵極短路事故的原因。而且，由于控制柵極108下方的元件分離絕緣膜102的膜厚減少，在減薄元件分離絕緣膜102的膜厚的情況下，造成元件分離功能的降低。
如以上那樣，在具有由電荷蓄積層和控制柵極的層疊構(gòu)造組成的存儲單元的EEPROM中，隨著元件的細微化，由電荷蓄積層的膜厚的不均勻和分離電荷蓄積層的縫隙下降寬度的偏差所引起的電容耦合的偏差降低了數(shù)據(jù)重寫性能。而且，為了分離電荷蓄積層，當(dāng)在元件分離絕緣膜上進行比元件分離寬度更窄的縫隙加工時，元件分離絕緣膜的膜減少發(fā)生，而會發(fā)生由元件分離性能的變差和柵極殘渣所引起的柵極間短路事故。
下面說明不同種類的存儲單元的現(xiàn)有的構(gòu)造及其問題。
圖5A，5B表示包含淺溝元件分離(Shallow Trench IsolationSTI)構(gòu)造的存儲單元的第一現(xiàn)有例子，圖5A是平面圖，圖5B是其A-A’斷面圖。
在p型硅襯底或者p阱301中形成元件分離用溝槽302，在該構(gòu)造內(nèi)部埋入元件分離用絕緣材料例如二氧化硅材料。在進行了這樣元件分離的襯底上的元件區(qū)域(溝道區(qū)域)308的整個表面上形成隧道電流能夠流動的薄的隧道絕緣膜304，在其上形成電荷蓄積層305，在其上進一步通過柵極間絕緣膜306來形成控制柵極307。而且，從圖5B可以看出電荷蓄積層305的下表面的一部分305a以沿著溝槽2的形式突出到下方。
圖6A-6D是表示用于得到圖5A，5B所示的STI單元構(gòu)造的制造工序的工序斷面圖。
首先，如圖6A所示的那樣，在半導(dǎo)體襯底1上形成虛設(shè)絕緣膜310，接著淀積光致抗蝕劑等掩模材料311，通過光刻法對元件分離區(qū)域的掩模材料311、虛設(shè)絕緣膜310和半導(dǎo)體襯底1進行腐蝕，以使其側(cè)端部對齊，而形成溝槽302。
接著，使用適當(dāng)?shù)难趸瘲l件來對進行熱氧化的溝槽側(cè)壁的表面進行氧化。此時，掩模材料對于氧化起到掩模的作用，并且，在虛設(shè)絕緣膜部所形成的所謂鳥嘴形成為厚于在溝槽側(cè)壁上所形成的氧化膜，因此，溝槽側(cè)端部拐角被整圓。
接著，在半導(dǎo)體襯底整個表面上淀積元件分離絕緣膜，在溝槽302內(nèi)填充元件分離絕緣膜303，通過干腐蝕所產(chǎn)生的腐蝕或者由化學(xué)研磨(CMP)所進行的表面研磨，把元件分離用絕緣膜303進行平坦化，同時，使掩模材料311的上表面露出(圖6B)。
接著，通過干腐蝕和由藥品處理所進行的濕腐蝕來剝離掩模材料311和虛設(shè)氧化膜310，接著，淀積隧道絕緣膜304、電荷蓄積層305(圖6C)。
接著，通過由平版印刷術(shù)所進行的圖形形成，電荷蓄積層305在元件分離區(qū)域上被切斷為縫隙狀，接著，淀積柵極間絕緣膜306和控制柵極307，通過刻圖來進行柵極加工，而完成單元構(gòu)造(圖6D)。
電荷蓄積層305的下表面的一部分305a成為這樣的形狀沿著元件分離用溝槽302而突出到下方，其理由與該存儲單元的動作在下面一起進行說明。
通過電荷蓄積層305和半導(dǎo)體襯底301之間的電荷交換來對蓄積在電荷蓄積層305內(nèi)的電荷量進行調(diào)制，由此來完成具有這樣的溝槽氧化膜的存儲單元的數(shù)據(jù)重寫。一般，至少電荷注入或者電荷釋放的一方利用隧道絕緣膜304的FN(Fowler-Nordheim)隧道效應(yīng)現(xiàn)象。即，在電荷蓄積層305和半導(dǎo)體襯底301之間施加10MV/cm以上的高電場，從半導(dǎo)體襯底301向電荷蓄積層305或者從電荷蓄積層305向半導(dǎo)體襯底1放出電子。此時，電荷蓄積層305完全成為浮動狀態(tài)，因此，除非電荷蓄積層305內(nèi)的電荷進行數(shù)據(jù)重寫，否則不會變化。
為了給該電荷蓄積層305施加高電壓，就必須給控制柵極307施加電壓來使控制柵極307和電荷蓄積層305電容結(jié)合。但是，當(dāng)施加在控制柵極307上的電壓較高時，就需要使產(chǎn)生施加電壓的升壓電路和構(gòu)成輸入輸出開關(guān)電路等的晶體管的各種耐壓高于其上，因此，元件面積增加了。
另一方面，如果使經(jīng)過隧道絕緣膜304的電荷蓄積層305與半導(dǎo)體襯底301之間的電容為C1；使經(jīng)過柵極間絕緣膜306的電荷蓄積層305與控制柵極307之間的電容為C2，則施加到隧道絕緣膜304上的電壓Vfg使用控制柵極電壓Vcg而用下式表示Vfg＝C2/(C1+C2)Vcg從該式可以看出為了使施加在控制柵極307上的電壓低電壓化而增大C2，即，增大通過柵極間絕緣膜306的控制柵極307與電荷蓄積層305之間的電容是有效的。因此，可以增大控制柵極307與電荷蓄積層305的相對面積，如上述那樣，通過使電荷蓄積層305成為從元件區(qū)域向元件分離區(qū)域突出的形狀，就能滿足該要求。
在這樣的第二現(xiàn)有例子所示的存儲單元構(gòu)造中大致存在兩個問題。
第一個問題是元件分離寬度的細微化非常困難。為了把電荷蓄積層305在元件分離區(qū)域上切斷成縫隙狀，就需要進行比元件區(qū)域和元件分離區(qū)域的寬度更細微的加工，因此，存儲單元的元件分離尺寸由上述縫隙加工所決定。一般，縫隙加工使用平版印刷技術(shù)來進行，但是，為了在元件分離區(qū)域上進行縫隙加工，必須包含接合裕量來進行圖形配置，以便于即使縫隙圖形在平版印刷工序中產(chǎn)生接合偏差，下層的元件區(qū)域和圖形也不會重合。這樣，即使在能夠比元件分離寬度更細的圖形中開口出縫隙圖形的情況下，元件分離寬度仍較寬。即，在使用平版印刷技術(shù)來對電荷蓄積層進行縫隙加工的現(xiàn)有例子的存儲單元構(gòu)造中，元件分離寬度的細微化是困難的。
第二個問題是元件區(qū)域?qū)挾鹊募毼⒒浅＠щy。在現(xiàn)有例子所示的存儲單元構(gòu)造的情況下，在通過濕腐蝕剝離虛設(shè)絕緣膜的過程中，存在溝槽側(cè)端部露出一部分的可能性。因此，如以前描述的那樣，在溝槽側(cè)端部，通過隧道絕緣膜而在電荷蓄積層之間形成寄生MOS電容。寄生MOS電容部分，在溝槽側(cè)端部的整圓量較小的情況下，在存儲單元的晶體管特性上，在亞閾值區(qū)域發(fā)生彎折特性，而使截止特性顯著惡化。而且，當(dāng)給控制柵極施加高電壓來進行由FN隧道電子注入所產(chǎn)生的數(shù)據(jù)寫入時，在寄生MOS電容中柵極電場集中，而引起隧道絕緣膜的絕緣破壞。
為了抑制這些缺陷，需要更大程度地進行溝槽側(cè)端部的整圓，但是，由于大量進行整圓氧化，會使上述的鳥嘴形成在溝槽側(cè)端部，因此，元件區(qū)域?qū)挾扰c溝槽形成時相比顯著變窄。因此，為了使元件區(qū)域形成為所希望的寬度，在圖形上，考慮在整圓氧化中自然損耗的部分，必須增寬寬度。而且，當(dāng)鳥嘴量增加時，鳥嘴量的偏差變大，因此，正確控制細微的元件尺寸變得非常困難。
這樣，在第二現(xiàn)有例子所示的STI存儲單元構(gòu)造中，存在元件分離寬度和元件區(qū)域?qū)挾鹊募毼⒒浅＠щy的問題。
圖7A，7B表示了作為解決上述問題的STI單元構(gòu)構(gòu)之一而在日本專利公開公報特開平10-017948中所提出的第二現(xiàn)有例子的STI構(gòu)造，圖7A是平面圖，圖7B是其B-B’斷面圖。
p型硅襯底或者p阱301中形成元件分離用溝槽2，在溝槽內(nèi)部埋入元件分離用絕緣膜303例如二氧化硅材料。在進行了這樣元件分離的襯底上的溝槽區(qū)域的整個表面上形成隧道電流能夠流動的薄的隧道絕緣膜304，在其上形成電荷蓄積層312，電荷蓄積層312的側(cè)端部與元件分離區(qū)域的端部相一致。元件分離絕緣膜303同電荷蓄積層312接觸，為了提高電荷蓄積層312與控制柵極314之間的電容，電荷蓄積層312的側(cè)面的一部分露出，通過柵極間絕緣膜313而面對控制柵極314?？刂茤艠O14和電荷蓄積層12被在垂直方向上自對準(zhǔn)地加工，以使側(cè)端部位置對齊，在柵極間形成n型擴散層309。
圖8A-8D是表示用于得到圖7A、7B所示的STI單元構(gòu)造的制造工序的工序斷面圖。
在半導(dǎo)體襯底301上通過隧道絕緣膜304淀積成為電荷蓄積層的導(dǎo)電材料312和掩模材料315。腐蝕除去元件分離區(qū)域的掩模材料315、導(dǎo)電材料312、隧道絕緣膜34和半導(dǎo)體襯底301，以使其側(cè)端部位置相一致，而形成溝槽302(圖8A)。
使用適當(dāng)?shù)难趸瘲l件來進行熱氧化，而對溝槽側(cè)壁的表面進行氧化處理，然后，淀積元件分離用絕緣膜303，通過干腐蝕所產(chǎn)生的腐蝕或者由化學(xué)研磨(CMP)所進行的表面研磨，把元件分離用絕緣膜303的上表面進行平坦化，同時，使掩模材料315的上表面露出(圖8B)。
在此狀態(tài)下，進一步對元件分離用絕緣膜303進行腐蝕，使電荷蓄積層312的側(cè)面一部分露出，接著剝離掩模材料315(圖8C)。
接著，淀積柵極間絕緣膜313和控制柵極314，進行由刻圖所進行的柵極加工，而完成單元構(gòu)造(圖8D)。
在該第三現(xiàn)有例子所示的STI單元構(gòu)造中，在溝槽形成之前淀積隧道絕緣膜和電荷蓄積層，然后，進行溝槽形成和元件分離絕緣膜的埋入，因此，不需要使用與第一現(xiàn)有例子所示的STI單元構(gòu)造不同的虛設(shè)絕緣膜，溝槽側(cè)端部不會露出。因此，適合于元件區(qū)域?qū)挾鹊募毼⒒?br> 而且，不需要為了在元件分離區(qū)域完全分離電荷蓄積層而在元件分離區(qū)域上把電荷蓄積層切斷為縫隙狀。因此，能夠使元件分離區(qū)域?qū)挾燃毼⒒?br> 但是，另一方面，在第二現(xiàn)有例子所示的STI單元構(gòu)造中，在把元件分離用絕緣膜埋入溝槽的過程中，埋入高寬比變高，因此，存在不能使元件分離區(qū)域?qū)挾燃毼⒒膯栴}。如上述那樣，在第一現(xiàn)有例子所示的STI單元構(gòu)造中，使電荷蓄積層的一部分沿著元件分離絕緣膜突出，來增大與控制柵極的相對面積，但是，在該第二現(xiàn)有例子所示的STI單元構(gòu)造中，在電荷蓄積層的側(cè)面的一部分，得到與控制柵極的相對面積。因此，電荷蓄積層的膜厚需要與控制柵極相對區(qū)域所需要的部分一樣厚。
考慮這樣的情況能夠無空(穴)地埋入元件分離用絕緣膜的長寬比是2，例如，使溝槽的深度為0.3μm，使電荷蓄積層的膜厚為0.15μm。使掩模材料的膜厚為0.1μm，能夠埋入的元件分離寬度為0.275μm。與此相對，在第一現(xiàn)有例子所示的STI單元構(gòu)造中，在埋入時，由于電荷蓄積層沒有被夾住，則高寬比較低，能夠把元件分離寬度埋入到0.2μm。與此相對，在第二現(xiàn)有例子所示的STI單元構(gòu)造中，不進行電荷蓄積層的縫隙加工，通過元件分離用絕緣膜的埋入，來限制元件分離寬度。
在以上情況中，在具有現(xiàn)有的STI單元構(gòu)造的非易失性半導(dǎo)體存儲器中，元件區(qū)域?qū)挾群驮蛛x寬度的細微化是困難的，而存在存儲單元的細微化受到限制的問題。

發(fā)明內(nèi)容
本發(fā)明的第一目的是提供非易失性半導(dǎo)體存儲器，減小對存儲單元細微化時的層疊柵極的電容耦合的偏差，而發(fā)揮優(yōu)良的數(shù)據(jù)重寫性能。
本發(fā)明的第二目的是提供非易失性半導(dǎo)體存儲器，不會因為電荷蓄積層的分離而發(fā)生元件分離絕緣膜的膜減，這樣，不會引起柵極間短路不良和元件分離性能的劣化，能夠?qū)崿F(xiàn)存儲單元的細微化。
本發(fā)明的第三目的是提供高密度非易失性半導(dǎo)體存儲器，能夠減小元件分離絕緣膜的埋入高寬比，減小存儲單元的元件分離寬度。
根據(jù)本發(fā)明，提供一種非易失性半導(dǎo)體存儲器，連接多個存儲單元而構(gòu)成單元陣列，該存儲單元具有在半導(dǎo)體襯底上沿著一個方向延伸設(shè)置的多個溝槽；在上述溝槽內(nèi)埋設(shè)元件分離絕緣膜的元件分離區(qū)域；通過上述元件分離區(qū)域分別電氣分離的多個半導(dǎo)體區(qū)域；在上述半導(dǎo)體區(qū)域上經(jīng)過第一柵極絕緣膜所形成的電荷蓄積層；在上述電荷蓄積層上經(jīng)過第二柵極絕緣膜所形成的控制柵極，其特征在于，上述電荷蓄積層為2層以上的導(dǎo)電層的層疊構(gòu)造，其中的最下層的導(dǎo)電層的側(cè)端部位置與上述溝槽壁位置相一致，最上層的導(dǎo)電層的寬度與最下層的導(dǎo)電層的寬度相同或更寬，上述元件分離絕緣膜的上表面位于上述電荷蓄積層的最上層的下表面與上表面之間的范圍內(nèi)。
在該非易失性半導(dǎo)體存儲器中，電荷蓄積層為2層以上的導(dǎo)電層的層疊構(gòu)造，最下層的導(dǎo)電層的側(cè)端部位置與上述溝槽壁位置相一致，因此，在溝槽的上端部不會形成寄生MOS電容，因此，能夠縮小元件區(qū)域?qū)挾龋軌蚴乖毼⒒?。而且，通過使最上層的寬度寬于電荷蓄積層的最下層，能夠使電荷蓄積層和控制柵極之間的電容增加。而且，元件分離絕緣膜的上表面位于上述電荷蓄積層的最上層的下表面與上表面之間的范圍內(nèi)，由此，能夠在電荷蓄積層的最上層的側(cè)壁的一部分上形成電容。
在上述電荷蓄積層中包含的最上層的導(dǎo)電層可以相對于上述元件分離區(qū)域自對準(zhǔn)地形成。
通過這樣的自對準(zhǔn)構(gòu)造，能夠縮小元件分離寬度，能夠使元件細微化。
上述電荷蓄積層中包含的最上層的導(dǎo)電層和最下層的導(dǎo)電層可以電氣連接而成為短路狀態(tài)或者相同電位。
由此，能夠使電荷蓄積層內(nèi)的電位為恒定的，能夠降低各個存儲單元之間的特性的偏差。
上述電荷蓄積層中包含的最上層的導(dǎo)電層的膜厚最好與最下層的導(dǎo)電層的膜厚相同或者更厚。
通過最下層變薄，能夠減小元件分離用絕緣膜的埋入高寬比，通過最上層變厚，即使在使用較薄的膜厚的情況下，也能確保足夠的膜厚，而能夠得到良好的電荷蓄積能力。
作為上述電荷蓄積層的上表面、上述元件分離用絕緣膜的上表面以及上述電荷蓄積層的最上層的側(cè)面，在從上述元件分離用絕緣膜的上表面到上述最上層的上表面的表面上形成上述第二絕緣膜，在該第二絕緣膜上形成上述控制柵極。
通過該構(gòu)成，能夠在電荷蓄積層的最上層的側(cè)壁的一部分中形成電容，因此，能夠增加全體的電容，在數(shù)據(jù)重寫時，能夠降低施加在控制柵極上的電壓。
埋在上述溝槽內(nèi)的元件分離用絕緣膜的上表面與上述電荷蓄積層的最上表面的級差在單元陣列內(nèi)大致是恒定的。
由此，單元的特性是穩(wěn)定的。



本發(fā)明的這些和其他的目的、優(yōu)點及特征將通過結(jié)合附圖對本發(fā)明的實施例的描述而得到進一步說明。在這些附圖中圖1是現(xiàn)有的EEPROM的存儲單元陣列的平面圖；
圖2A、2B分別是圖1的A-A’和B-B’斷面圖；圖3是表示現(xiàn)有的存儲單元構(gòu)造的個部分尺寸的圖；圖4A-4E是表示現(xiàn)有的存儲單元的制造工序的斷面圖；圖5A、5B是表示第二現(xiàn)有例子所涉及的非易失性半導(dǎo)體存儲器的構(gòu)成的平面圖和斷面圖；圖6A-6D是表示用于得到圖5A、5B所示構(gòu)成的制造工序的工序斷面圖；圖7A、7B是表示第三現(xiàn)有例子所涉及的非易失性半導(dǎo)體存儲器的構(gòu)成的平面圖和斷面圖；圖8A-8D是表示用于得到圖7A、7B所示構(gòu)成的制造工序的工序斷面圖；圖9A-9C是表示本發(fā)明的第一實施例的EEPROM的存儲單元及周邊電路晶體管的斷面構(gòu)造的圖；圖10是本發(fā)明的第二實施例的EEPROM的存儲單元陣列的平面圖；圖11A-11C分別是圖10中的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖12A-12C分別是表示用于形成第二實施例陣列的元件分離溝加工工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖13A-13C分別是表示用于形成第二實施例陣列的元件分離絕緣膜埋入工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖14A-14C分別是表示用于形成第二實施例陣列的保護絕緣膜形成工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖15A-15C分別是表示用于形成第二實施例陣列的保護絕緣膜圖形形成工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖16A-16C分別是表示用于形成第二實施例陣列的第二柵極材料膜的形成工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖17A-17C分別是表示用于形成第二實施例陣列的第三柵極材料膜的形成工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖18A-18C分別是表示用于形成第二實施例陣列的柵極電極刻圖工序的A-A’斷面圖、B-B’斷面圖、C-C’斷面圖；圖19是與本發(fā)明的第三實施例的EEPROM的存儲單元陣列的圖11A、11B相對應(yīng)的斷面圖；
圖20A-20F是表示本發(fā)明的第三實施例所涉及的存儲單元的制造工序的工序斷面圖；圖21A、21B是表示EEPROM的周邊電路晶體管區(qū)域的構(gòu)成的平面圖和斷面圖；圖22A、22B是本發(fā)明第四實施例所涉及的非易失性半導(dǎo)體存儲器的平面圖和斷面圖；圖23A-23D是表示用于得到圖22A、22B的構(gòu)成的制造工序的工序斷面圖；圖24是表示圖23A所示的構(gòu)成的特別情況的斷面圖；圖25A、25B是本發(fā)明第五實施例所涉及的非易失性半導(dǎo)體存儲器的平面圖和斷面圖；圖26A-26D是表示用于得到圖25A、25B的構(gòu)成的制造工序的工序斷面圖；圖27是表示圖25A所示的構(gòu)成的特別情況的斷面圖；圖28A、28B是本發(fā)明第六實施例所涉及的非易失性半導(dǎo)體存儲器的平面圖和斷面圖；圖29A-29D是表示用于得到圖28A、28B的構(gòu)成的制造工序的工序斷面圖；圖30A、30B是本發(fā)明第七實施例所涉及的非易失性半導(dǎo)體存儲器的平面圖和斷面圖；圖31是圖示本發(fā)明所涉及的非易失性半導(dǎo)體存儲器的一般特征的元件斷面圖；圖32A-32D是表示涉及本發(fā)明的第八實施例的用于非易失性半導(dǎo)體存儲器的低電壓晶體管和高耐壓晶體管的構(gòu)成的平面圖和斷面圖；圖33A-33F是表示低電壓晶體管的制造工序的工序斷面圖；圖34A-34B是表示高耐壓晶體管的制造工序的工序斷面圖；圖35A、35B是表示圖32A-32D所示的構(gòu)成的特別情況的斷面圖。
具體實施方式
下面參照附圖來說明本發(fā)明的實施例。
圖9A-9C表示本發(fā)明的第一實施例的EEPROM的主要部分斷面構(gòu)造。圖9A是存儲單元部分的字線(WL)方向(存儲單元的溝道寬度方向)的斷面圖，圖9B是其位線(BL)方向(存儲單元的溝道長度方向)的斷面圖。而且，圖9C表示周邊電路晶體管的斷面構(gòu)造。
在P型硅襯底1中通過例如STI技術(shù)埋入元件分離絕緣膜2來區(qū)劃元件形成區(qū)域3。在存儲單元陣列區(qū)域中，在元件形成區(qū)域中形成作為電荷蓄積層的第一柵極(浮動?xùn)艠O)5，該浮動?xùn)艠O5經(jīng)過作為第一柵極絕緣膜的隧道絕緣膜4而由第一柵極材料膜5a和第二柵極材料膜5b的層疊膜所制成。在浮動?xùn)艠O5上經(jīng)過第二柵極絕緣膜7而形成由第三柵極材料膜所形成的第二柵極(控制柵極)8。控制柵極8在圖9A的圖面內(nèi)連續(xù)地形成圖形，其成為字線。在控制柵極8中自對準(zhǔn)地形成成為源極、漏極的n+型擴散層6。
構(gòu)成存儲單元的浮動?xùn)艠O5的第二柵極材料膜5b形成圖形，以便于從被元件分離絕緣膜2夾住而成為凹部的元件形成區(qū)域3重合到一部分元件分離絕緣膜2上，如圖9A所示的那樣，浮動?xùn)艠O5的整個上表面是大致平坦的。這樣的浮動?xùn)艠O5的表面的平坦化可以這樣進行即使不進行積極的平坦化處理，由于元件分離絕緣膜2所夾住的元件形成區(qū)域3的寬度較窄，選擇與其寬度相同或者更大的浮動?xùn)艠O5的淀積膜厚。
另一方面，周邊電路晶體管與存儲單元相比，一般來說，其尺寸較大。這樣，如圖9C所示的那樣，在使用與存儲單元陣列部和浮動?xùn)艠O5相同材料所形成的第一柵極5’的上表面上，元件分離絕緣膜2與元件形成區(qū)域3之間的級差反映出來。此時，存儲單元的元件形成區(qū)域3的浮動?xùn)艠O5的膜厚為a+b。即，對于元件分離絕緣膜2上的膜厚a，加上了元件分離絕緣膜2和元件形成區(qū)域3之間的級差部分b。另一方面，周邊電路晶體管的元件形成區(qū)域3上的第一柵極5’的膜厚為d。這樣，存儲單元的元件形成區(qū)域上的浮動?xùn)艠O5的膜厚a+b大于周邊電路晶體管的元件形成區(qū)域3上的第一柵極5’的膜厚d。在周邊電路晶體管中，第一柵極5’和第二柵極8’(與存儲單元的控制柵極8相同的材料)在適當(dāng)位置上短路，而作為柵極電極被使用。
圖10是本發(fā)明的第二實施例的NOR型EEPROM的存儲單元陣列區(qū)域的平面圖。圖11A、圖11B和圖11C分別表示圖10中的A-A’、B-B’、C-C’斷面。即，圖11A是存儲單元部分的字線(WL)方向(存儲單元的溝道寬度方向)的斷面圖，圖11B是其位線(BL)方向(存儲單元的溝道長度方向)的斷面圖。而且，圖11C表示元件分離膜部分的斷面構(gòu)造。
P型硅襯底1通過在x方向(字線方向)上等間隔所形成的元件分離絕緣膜2而在與x方向正交的y方向(位線方向)上區(qū)劃出多個細長的元件形成區(qū)域3。
在存儲單元陣列區(qū)域中，在元件形成區(qū)域3中形成作為電荷蓄積層的第一柵極(浮動?xùn)艠O)5，該浮動?xùn)艠O5經(jīng)過作為第一柵極絕緣膜的隧道絕緣膜4而由第一柵極材料膜5a和第二柵極材料膜5b的層疊膜所制成。
構(gòu)成存儲單元的浮動?xùn)艠O5的第二柵極材料膜5b形成圖形，以便于從被元件分離絕緣膜2夾住而成為凹部的元件形成區(qū)域3重合到一部分元件分離絕緣膜2上，如圖11A所示的那樣，浮動?xùn)艠O5的全部上表面是大致平坦的。這樣的浮動?xùn)艠O5的表面的平坦化可以這樣進行即使不進行積極的平坦化處理，由于元件分離絕緣膜2所夾住的元件形成區(qū)域3的寬度較窄，選擇與其寬度相同或者更大的浮動?xùn)艠O5的淀積膜厚。
在浮動?xùn)艠O5上經(jīng)過第二柵極絕緣膜7而形成由第三柵極材料膜所形成的第二柵極(控制柵極)8。浮動?xùn)艠O5在每個存儲單元中獨立地形成，控制柵極8在x方向上連續(xù)地形成而成為字線WL。在控制柵極8中自對準(zhǔn)地形成成為源極、漏極的n+型擴散層6。
控制柵極8和浮動?xùn)艠O5的y方向的側(cè)端部自對準(zhǔn)地形成。把其層疊柵極作為掩模來進行離子注入，由此，形成成為存儲單元的源極、漏極的n+型擴散層6。
存儲單元所形成的表面由層間絕緣膜9覆蓋，在其上沿y方向連續(xù)地配置位線(BL)10。
浮動?xùn)艠O5是從元件形成區(qū)域3重合到一部分的元件分離絕緣膜2上來形成的，如圖11A的斷面所示的那樣，沿x方向，在元件分離絕緣膜2上切斷為縫隙狀，來把各個存儲單元進行分離。接著，在元件分離絕緣膜2上的x方向上相鄰并相對的浮動?xùn)艠O5的端部之間，以其端部自對準(zhǔn)的狀態(tài)配置用于防止元件分離絕緣膜2的膜減小的保護絕緣膜11。實際上，如以下所述的那樣，以與保護絕緣膜11對準(zhǔn)的形式，通過金屬鑲嵌法埋入形成浮動?xùn)艠O5的第二柵極材料膜5b，在x方向上被保護絕緣膜11所切斷。保護絕緣膜11，如圖10所示的那樣，在y方向上連續(xù)地配置在元件分離絕緣膜2上，并被配置在沒有設(shè)置浮動?xùn)艠O5和控制柵極8的區(qū)域中。
保護絕緣膜11必須是與元件分離絕緣膜2不同種類的絕緣膜。例如，在元件分離絕緣膜2把氧化硅膜作為主體的情況下，使用以氮化硅膜作為主體的絕緣膜來作為保護絕緣膜11。并且，保護絕緣膜11的膜厚薄于浮動?xùn)艠O5的膜厚(更具體地說，第二柵極材料膜5b的膜厚)。
如上述那樣，存儲單元的浮動?xùn)艠O5的上表面，在元件形成區(qū)域?qū)挾容^窄，而與其相對，柵極材料膜的淀積膜厚是某種程度以上的厚度的情況下，成為大致平坦的。而且，當(dāng)浮動?xùn)艠O5的上表面按上述那樣是平坦的時，浮動?xùn)艠O5和控制柵極8之間的電容耦合的偏差變小，在多個存儲單元之間，特性保持一致。這樣，能夠希望實現(xiàn)數(shù)據(jù)重寫特性優(yōu)越的EEPROM，具體地說是數(shù)據(jù)重寫狀態(tài)和刪除狀態(tài)下的閾值分布較小的EEPROM。
下面參照表示分別與圖11A-11C相對應(yīng)的工序斷面圖的圖12A-12C至圖16A-16C來說明該實施例的EEPROM單元陣列的制造工序。
如圖12A-12C所示的那樣，在P型硅襯底1上通過熱氧化而形成隧道絕緣膜4之后，淀積第一柵極材料膜5a，在其上形成掩模材料21的圖形。第一柵極材料膜5a例如是多晶硅膜。掩模材料21是形成為覆蓋元件形成區(qū)域的圖形的例如氮化硅膜。使用該掩模材料21通過RIE來腐蝕第一柵極材料膜5a以至于P型硅襯底1，在元件分離區(qū)域中形成溝20。
接著，如圖13A-13C所示的那樣，在形成在P型硅襯底1中的溝20中埋入有氧化硅膜構(gòu)成的元件分離絕緣膜2，以使其表面成為平坦的。為了進行該表面的平坦化，例如，淀積氧化硅膜，使其厚度到達溝的深度以上，與此相對，對由氮化硅膜構(gòu)成的掩模材料21進行CMP處理來作為阻擋層。
接著，如圖14A-14C所示的那樣，在進行了元件分離和平坦化的襯底上淀積用于元件分離絕緣膜2的保護的保護絕緣膜11，接著，淀積用于以金屬鑲嵌法埋入形成浮動?xùn)艠O的柵極埋入用絕緣膜22。具體地脫，保護絕緣膜11是氮化硅膜，柵極埋入用絕緣膜22是TEOS氧化膜。然后，如圖14A-14C所示的那樣，通過平版印刷和腐蝕在元件分離絕緣膜2上形成柵極埋入用絕緣膜22來作為圖10的y方向上連續(xù)的掩模圖形。接著，把該柵極埋入用絕緣膜22作為掩模來腐蝕保護絕緣膜11，接著，腐蝕除去位于元件形成區(qū)域3的上方的掩模材料21。
然后，在整個表面上厚厚地淀積多晶硅膜來作為第二柵極材料膜5b，通過把柵極埋入用絕緣膜22作為阻擋層的CMP處理來對其進行平坦化。由此，如圖16A-16C所示的那樣，在x方向上，在元件分離絕緣膜2上，在由柵極埋入用絕緣膜22所分離的狀態(tài)下，埋入第二柵極材料膜5b。然后，通過氟酸等濕腐蝕除去柵極埋入用絕緣膜22。此時，由氮化硅膜構(gòu)成的保護絕緣膜11未被腐蝕，而殘存在元件分離絕緣膜2上。即，第一柵極材料膜5a和第二柵極材料膜5b的層疊膜，夾住元件分離絕緣膜2而相鄰的存儲單元之間在元件分離絕緣膜上被分離，并且，該分離部的元件分離絕緣膜2成為由保護絕緣膜11覆蓋的狀態(tài)。
在該實施例的情況下，柵極埋入用絕緣膜22按上述那樣在浮動?xùn)艠O5形成之后被除去，但保護絕緣膜11仍原封不動地殘存在元件分離絕緣膜2上。然后，如圖17A-17C所示的那樣，在整個表面上形成ONO膜而作為第二柵極絕緣膜7，在其上淀積第三柵極材料膜8a。第三柵極材料膜8a是多晶硅膜、多晶硅膜和金屬膜的層疊膜、金屬硅化物膜、自對準(zhǔn)形成的硅化物膜等。然后，腐蝕第三柵極材料膜8a，如圖18A-18C所示的那樣，形成x方向上連續(xù)的字線WL的控制柵極8的圖形。同時，其下的浮動?xùn)艠O5形成與控制柵極8自對準(zhǔn)的圖形。浮動?xùn)艠O5的上表面的位置高于元件分離絕緣膜2上的保護絕緣膜11的上表面的位置。這樣，控制柵極8不僅形成在浮動?xùn)艠O5的上表面上，而且通過第二柵極絕緣膜7形成在側(cè)面上。
然后，通過離子注入，如圖11A-11C所示的那樣，形成擴散層6。接著，淀積層間絕緣膜9，開出接觸孔，布置位線10。
如以上那樣，根據(jù)該實施例，各浮動?xùn)艠O5的元件分離絕緣膜2上的分離不僅可以通過柵極材料膜的腐蝕來進行，也可以通過由金屬鑲嵌法所產(chǎn)生的柵極材料膜的埋入來進行。這樣，不需要象現(xiàn)有技術(shù)那樣當(dāng)在元件分離絕緣膜上進行柵極材料膜的縫隙加工時，在元件分離絕緣膜上形成溝。由此，能夠抑制控制柵極之間的短路不良。
如圖15A-15C所示的那樣，在除去用于元件分離溝加工的掩模材料21的工序中，通過保護絕緣膜11和掩模材料21來保護元件分離絕緣膜2，來防止元件分離絕緣膜2的膜減少。而且，在圖18A-18C所示的控制柵極8和浮動?xùn)艠O5的刻圖工序中，加入由ONO膜組成的柵極絕緣膜7的腐蝕工序，而此時，如從圖18C所看到的那樣，元件分離絕緣膜2的表面由保護絕緣膜11所保護，來防止元件分離絕緣膜2的膜減少。
在上述實施例中，元件分離絕緣膜2上的保護絕緣膜11直到最后都未除去，而殘留下來，但在圖13B的狀態(tài)下，在除去柵極埋入用絕緣膜22之后，可以接著進行除去，直到保護絕緣膜11為止。在此情況下，在控制柵極8和浮動?xùn)艠O5的圖形加工的工序中，特別是，在腐蝕柵極絕緣膜7的工序中，產(chǎn)生元件分離絕緣膜2的膜減少。但是，與在柵極材料膜淀積之前在元件分離絕緣膜上加工出溝的現(xiàn)有方法不同，至少不是在柵極材料膜淀積時在元件分離絕緣膜2上形成溝，而能夠得到防止控制柵極間的短路事故的效果。
圖19A、19B對應(yīng)于圖11A、11B來表示本發(fā)明的第三實施例的EEPROM單元陣列的斷面構(gòu)造。在該實施例中，元件分離工序的條件和柵極形成工序與前面的實施例不同，在元件形成區(qū)域3的上端部拐角上進行整圓處理。但是，基本的構(gòu)造與以前的實施例相同，平面圖與圖10沒有區(qū)別。
下面參照圖20A-20F來具體地說明該實施例的制造工序。
如圖20A所示的那樣，在P型硅襯底1的表面上，通過犧牲氧化膜4a來形成用于元件分離加工的掩模材料31的圖形。掩模材料31在該實施例的情況下是多晶硅。使用該掩模材料31通過RIE來腐蝕襯底，而形成元件分離溝20。
接著，通過進行熱氧化，在元件分離溝20的露出面上形成氧化膜，同時，在元件形成區(qū)域3的上部置入鳥嘴氧化膜，進行整圓處理。然后，如圖20B所示的那樣，與前面的實施例相同，平坦地埋入氧化硅膜來作為元件分離絕緣膜2。其表面的平坦化可以這樣進行例如，把氧化硅膜厚厚地淀積到溝深度以上，與此相對，把由多晶硅膜組成的掩模材料31作為阻擋層來進行CMP處理。
接著，如圖20C所示的那樣，在進行了元件分離和平坦化的襯底上淀積用于元件分離絕緣膜2的保護的保護絕緣膜11，接著，淀積用于分離形成浮動?xùn)艠O的柵極埋入用絕緣膜32。具體地說，保護絕緣膜11是氮化硅膜，柵極埋入用絕緣膜32是TEOS氧化膜。然后，如圖20D所示的那樣，通過平版印刷和腐蝕在元件分離絕緣膜2上形成柵極埋入用絕緣膜32來作為圖10的y方向上連續(xù)的掩模圖形。接著，把該柵極埋入用絕緣膜32作為掩模來腐蝕保護絕緣膜11，接著，腐蝕除去處于元件形成區(qū)域中的掩模材料31。
然后，在整個表面上厚厚地淀積多晶硅膜來作為第一柵極材料膜，通過把柵極埋入用絕緣膜32作為阻擋層的CMP處理來對其進行平坦化。由此，如圖20E所示的那樣，在x方向上，在元件分離絕緣膜2上，在由柵極埋入用絕緣膜32所分離的狀態(tài)下，形成浮動?xùn)艠O5的圖形。然后，通過氟酸等濕腐蝕除去柵極埋入用絕緣膜32。其結(jié)果，浮動?xùn)艠O5在夾住元件分離絕緣膜的相鄰的存儲單元之間在元件分離絕緣膜2上被分離，而成為在該浮動?xùn)艠O5的分離部中配置保護絕緣膜11的狀態(tài)。
柵極埋入用絕緣膜32按上述那樣在浮動?xùn)艠O5形成之后被除去，但保護絕緣膜11仍原封不動地殘存在元件分離絕緣膜2上。然后，如圖20F所示的那樣，作為第二柵極絕緣膜7，通過ONO膜來淀積第二柵極絕緣膜，來形成控制柵極8。該第二柵極絕緣膜是多晶硅膜、多晶硅膜和金屬膜的層疊膜、金屬硅化物膜、自對準(zhǔn)形成的硅化物膜等?？刂茤艠O8，如圖10或者圖11B所示的那樣，形成x方向上連續(xù)的字線WL的圖形，同時，其下的浮動?xùn)艠O5形成與控制柵極8自對準(zhǔn)的圖形。浮動?xùn)艠O5的上表面的位置高于元件分離絕緣膜2上的保護絕緣膜11的上表面的位置。這樣，控制柵極8不僅形成在浮動?xùn)艠O5的上表面上，而且通過第二柵極絕緣膜7形成在側(cè)面上。
在該實施例中，在元件分離之后，通過第一柵極材料膜4來形成浮動?xùn)艠O5，除此之外，通過配置在元件分離絕緣膜2上的保護絕緣膜11，在掩模材料剝離的工序中防止元件分離絕緣膜2的膜減少，在層疊柵極構(gòu)造的形成工序中，防止元件分離絕緣膜2的膜減少，這些都與前面的實施例相同。
在上述第一和第二實施例中，僅說明了存儲單元陣列區(qū)域，但對于與存儲單元陣列同時形成的周邊電路，最好使用圖21A、21B所示的構(gòu)造。圖21A、21B分別是一個周邊電路晶體管Q及其周邊的平面圖和其D-D’斷面圖。即，在周邊電路晶體管Q的周圍的元件分離絕緣膜2上具有例如周期圖形來作為虛設(shè)圖形，來形成與在存儲單元陣列區(qū)域的元件分離絕緣膜2上形成的保護絕緣膜11相同的保護絕緣膜11。
周邊電路晶體管Q的柵極，與存儲單元陣列區(qū)域相同，經(jīng)過柵極絕緣膜而重合，構(gòu)成在適當(dāng)位置上短路的第一柵極5’和第二柵極8’的層疊構(gòu)造。在此情況下，第一柵極5’象實施例2、3說明的那樣，進行由金屬鑲嵌法所進行的平坦化埋入。
在由CMP處理所進行的平坦化工序中，在埋入空間較寬的場所中，快速進行研磨，而能夠?qū)崿F(xiàn)均勻的平坦化。如圖21A所示的那樣，當(dāng)在晶體管Q的周圍形成保護絕緣膜11來作為虛設(shè)圖形時，在研磨并埋入與存儲單元的浮動?xùn)艠O5同時形成的柵極5’的材料膜的工序中，保護絕緣膜11成為阻擋層，而能夠?qū)崿F(xiàn)均勻性更好的平坦化。
本發(fā)明并不僅限于上述實施例。例如，在實施例中，說明了NOR型EEPROM，但在具有電荷蓄積層和控制柵極的層疊柵極構(gòu)造的非易失性存儲單元的NAND型、AND型、DINOR型等其他的EEPROM中，也可以使用本發(fā)明。
如上述那樣，根據(jù)本發(fā)明，能夠得到這樣的EEPROM，使浮動?xùn)艠O表面平坦，把對存儲單元進行細微化時的電容耦合的偏差抑制得較小，而發(fā)揮優(yōu)良的數(shù)據(jù)重寫性能。而且，通過在存儲單元之間的元件分離絕緣膜上配置保護絕緣膜，能夠得到這樣的EEPROM為了電荷蓄積層的分離而防止元件分離絕緣膜的膜減少和柵極間短路不良，謀求存儲單元的細微化。
圖22A，22B表示本發(fā)明所涉及的第四實施例所涉及的存儲單元構(gòu)造，圖22A是平面圖，圖22B是其E-E’斷面圖。
在P型硅襯底或者p阱1中形成元件分離用溝槽20，在該溝槽20內(nèi)部埋入元件分離用絕緣材料例如二氧化硅材料，來形成元件分離絕緣膜2。
在進行了這樣的元件分離的襯底上的溝道區(qū)域30的整個表面上形成例如厚度150埃以下的二氧化硅膜，來作為隧道電流能夠流通的薄的隧道絕緣膜24，在其上形成第一導(dǎo)電層25，該第一導(dǎo)電層25的側(cè)端部成為與元件分離區(qū)域的端部相同位置。
在溝槽20內(nèi)表面和第一導(dǎo)電層25的元件分離區(qū)域側(cè)的端面上形成氧化膜33，接著在各圖中，為了簡化而省略了該氧化膜。
在第一導(dǎo)電層25上與第一導(dǎo)電層25接觸而形成第二導(dǎo)電膜26，其側(cè)端部從第一導(dǎo)電層25稍稍擴展到外側(cè)。通過這些第一導(dǎo)電層25和第二導(dǎo)電膜26的層疊構(gòu)造來構(gòu)成電荷蓄積層27。
元件分離絕緣膜23的上表面與電荷蓄積層27的上表面相一致，在它們的上表面上通過柵極間絕緣膜28而形成控制柵極29。
如圖22A所示的那樣，控制柵極29和電荷蓄積層27被自對準(zhǔn)地進行加工，以使其側(cè)端邊在垂直方向上相一致，在柵極間形成n型擴散層34。
圖23A-23D是表示用于得到圖22A，22B所示的自對準(zhǔn)型STI單元構(gòu)造的制造工序的工序斷面圖。
首先，在半導(dǎo)體襯底1上形成隧道絕緣膜24，在其上通過CVD法淀積作為第一導(dǎo)電層25的被摻雜了雜質(zhì)的多晶硅層，接著，在其上淀積作為掩模材料35的抗蝕劑。接著，腐蝕除去元件分離區(qū)域的掩模材料35、第一導(dǎo)電層25、隧道絕緣膜24和半導(dǎo)體襯底21，以使其側(cè)端部位置相一致，而形成溝槽20(圖23A)。
接著，進行氧化處理或者表面改質(zhì)等處理，對溝槽20的側(cè)壁和第一導(dǎo)電層25的側(cè)壁表面進行氧化，然后，在整個表面上淀積元件分離絕緣膜2，通過由干腐蝕所進行的深腐蝕或者化學(xué)研磨(CMP)所進行的表面研磨，來對元件分離絕緣膜2進行平坦化，最終使掩模材料35的上表面露出(圖23B)。
接著，剝離掩模材料35，使第一導(dǎo)電層25的上表面露出，然后，在整個表面上淀積作為摻入了雜質(zhì)的多晶硅層的第二導(dǎo)電膜26，對第二導(dǎo)電膜26進行深腐蝕或者平面研磨，直到元件分離絕緣膜23露出為止，并分離第二導(dǎo)電膜26(圖23C)。這些第一導(dǎo)電層25和第二導(dǎo)電膜26象上述那樣起電荷蓄積層27的作用。
接著，淀積柵極間絕緣膜28和控制柵極，進行柵極加工，來完成單元構(gòu)造(圖23D)。
在通過這些制造工序得到的構(gòu)造中，第一導(dǎo)電層25的側(cè)壁通過溝槽形成后的氧化工序而稍稍后退，因此，成為第二導(dǎo)電膜26的寬度比第一導(dǎo)電層25的寬度稍寬的構(gòu)造。
在淀積第二導(dǎo)電膜26時，用藥品處理第一導(dǎo)電層25的上表面，并進行清潔，由此，在第一導(dǎo)電層的上表面形成薄的氧化膜，而成為在第一導(dǎo)電層25和第二導(dǎo)電膜26之間夾入了氧化膜的形狀。但是，由于該氧化膜極薄，在電氣導(dǎo)通上沒有問題，第一導(dǎo)電層與第二導(dǎo)電層保持相同電位。
這樣的第四實施例所產(chǎn)生的存儲單元具有以下特征首先，在上述的第二現(xiàn)有例中所示的STI構(gòu)造中，當(dāng)用元件分離絕緣膜埋入溝槽時，存在埋入高寬比變高的問題。與此相對，在本發(fā)明中，由于使電荷蓄積層成為第一導(dǎo)電層和第二導(dǎo)電層的層疊構(gòu)造，元件分離絕緣膜的埋入時的高寬比由第一導(dǎo)電膜層的厚度和掩模材料的厚度所決定。這樣，通過使第一導(dǎo)電層的膜厚薄于第二導(dǎo)電層的膜厚，能夠降低埋入高寬比。例如，對溝槽的深度為0.3μm，電荷蓄積層的膜厚為0.15μm的情況進行分析。如果能夠無空隙埋入元件分離絕緣膜的高寬比為2，并且，如果掩模材料的膜厚為0.1μm，第一導(dǎo)電層的膜厚為0.05μm，當(dāng)能夠埋入的元件分離寬度為0.225μm時，與前面表示的第二實施例的STI單元構(gòu)造相比，能夠?qū)崿F(xiàn)元件分離寬度的細微化。
并且，通過在第一導(dǎo)電層25上面增加淀積第二導(dǎo)電膜26，除了能夠與在柵極加工控制上必要的所希望的電荷蓄積層27的膜厚相符合之外，還能降低形成第一柵極絕緣膜界面的第一導(dǎo)電層25的雜質(zhì)濃度，同時，降低電荷蓄積層27整體的電阻。
由于增大了電荷蓄積層27與控制柵極29之間的電容，而存在例如對電荷蓄積層27的上表面進行粗面化處理的情況，但，通過足夠地淀積第二導(dǎo)電膜26，能夠在元件分離埋入后，進行該粗面化處理。
而且，當(dāng)在柵極電極下的半導(dǎo)體襯底中進行以存儲單元和晶體管等的閾值電壓的控制為目的的摻雜時，由于第一導(dǎo)電層25較薄，而能夠通過第一導(dǎo)電層25來進行離子注入。由于能夠在熱氧化等柵極絕緣膜形成中所需要的高溫?zé)崽幚砉ば蛑?，進行離子注入，就能精密地控制半導(dǎo)體襯底內(nèi)的雜質(zhì)斷面。
在第四實施例所示的存儲單元中，由于電荷蓄積層27的最上表面在單元陣列內(nèi)的整個表面中為平坦的，抑制了電荷蓄積層的上表面的面積的偏差所產(chǎn)生的電容偏差，能夠構(gòu)成重寫特性一致的存儲單元。
圖24具有與圖22B類似的構(gòu)成，但構(gòu)成電荷蓄積層27的第一導(dǎo)電層25和第二導(dǎo)電膜26’的側(cè)面位置相一致，表示了兩層寬度相一致的例子。通過溝槽23形成時的腐蝕所產(chǎn)生的第一導(dǎo)電層25的后退較少的材料和條件的組合，或者不會引起第一導(dǎo)電層的后退的除氧化之外的表面改質(zhì)處理，能夠得到這樣的構(gòu)成。
這樣的構(gòu)成為自對準(zhǔn)構(gòu)造，由于不存在級差部，而不會發(fā)生寄生電容，而能夠期待圓滑的電荷移動所引起的特性提高。
圖25A，25B表示本發(fā)明所涉及的第五實施例所涉及的非易失性半導(dǎo)體存儲器的單元構(gòu)造，圖25A是平面圖，圖25B是其F-F’斷面圖。
在P型硅襯底或者p阱41中形成元件分離用溝槽42，在該溝槽42內(nèi)部埋入元件分離用絕緣材料43例如二氧化硅材料。在進行了這樣的元件分離的襯底上的溝道區(qū)域的整個表面上形成隧道電流能夠流通的薄的隧道絕緣膜44，在其上形成第一導(dǎo)電層45，該第一導(dǎo)電層45的側(cè)端部的位置與元件分離區(qū)域43的端部相一致。
在第一導(dǎo)電層45上與第一導(dǎo)電層45接觸而形成第二導(dǎo)電膜46，其側(cè)端部從第一導(dǎo)電層45稍稍擴展到外側(cè)。通過這些第一導(dǎo)電層45和第二導(dǎo)電膜46的層疊構(gòu)造來構(gòu)成電荷蓄積層47。
元件分離區(qū)域43的上表面成為稍高于第二導(dǎo)電膜46的下表面的位置，在該第二導(dǎo)電膜46的上表面、側(cè)壁中高于元件分離絕緣膜位置的部分和元件分離絕緣膜43的一部分中形成柵極間絕緣膜48，在其上形成控制柵極49。如圖25A所示的那樣，控制柵極49和電荷蓄積層47被自對準(zhǔn)地進行加工，以使其側(cè)端部在垂直方向上相一致，在柵極間形成n型擴散層51。
圖26A-26D是表示用于得到圖25A，25B所示的自對準(zhǔn)型STI單元構(gòu)造的制造工序的工序斷面圖。
在半導(dǎo)體襯底41上形成隧道絕緣膜44，在其上淀積第一導(dǎo)電層45和掩模材料52，然后，腐蝕除去元件分離區(qū)域的掩模材料52、第一導(dǎo)電層45、隧道絕緣膜44和半導(dǎo)體襯底41，以使其側(cè)端部對齊，而形成溝槽42。
接著，進行氧化處理或者表面改質(zhì)等處理，對溝槽42的側(cè)壁和第一導(dǎo)電層45的側(cè)壁表面進行氧化，然后，淀積元件分離用絕緣膜43，通過由干腐蝕所進行的深腐蝕或者化學(xué)研磨(CMP)所進行的表面研磨，來對元件分離絕緣膜43進行平坦化，最終使掩模材料52的上表面露出(圖26A)。
接著，剝離掩模材料，然后，淀積第二導(dǎo)電膜46(圖26B)。
接著，對第二導(dǎo)電膜46進行深腐蝕或者平面研磨，直到元件分離用絕緣膜43露出為止，并分離第二導(dǎo)電膜46(圖26C)。
接著，僅腐蝕元件分離絕緣膜43，進行腐蝕，直到其上表面到達第二導(dǎo)電膜46的厚度內(nèi)的任意位置例如相當(dāng)于距下表面1/3或者1/4厚度的程度為止，接著，淀積柵極間絕緣膜48和控制柵極49，進行柵極加工，而完成單元構(gòu)造(圖26D)。
而且，元件分離絕緣膜43的上表面位置越是處于第二導(dǎo)電膜46的下側(cè)，越能使電容增加，但是，由于不能穩(wěn)定地形成過于位于下側(cè)的柵極間絕緣膜，因此應(yīng)當(dāng)考慮這些來決定其位置。
在這樣的第五實施例的存儲單元中，為了提高電荷蓄積層47與控制柵極49之間的電容，而使第二導(dǎo)電膜46的側(cè)面的一部分露出，與控制柵極49相對。這樣，就能使耦合電容大于第一實施例所示的存儲單元。而且，第二導(dǎo)電膜46的上表面與柵極間絕緣膜48的上表面之間的級差量能夠通過得到相對面積來進行設(shè)定，以把電荷蓄積層47與控制柵極49之間的電容調(diào)整為所希望的值，而且，能夠使級差量在單元陣列內(nèi)為均勻的。由于能夠使側(cè)壁的一部分容易地露出，而希望第二導(dǎo)電膜46的厚度厚于第一導(dǎo)電層45的厚度。
圖27與圖24相同，表示了第一導(dǎo)電層45與第二導(dǎo)電膜46的寬度相同的情況，而成為適合于由自對準(zhǔn)所產(chǎn)生的制造。
圖28A，28B表示本發(fā)明所涉及的第六實施例所涉及的非易失性半導(dǎo)體存儲器的單元構(gòu)造，圖28A是平面圖，圖28B是其G-G’斷面圖。
其構(gòu)成與第五實施例相類似，對應(yīng)的構(gòu)成要素是在圖25A，25B所示的第五實施例中的標(biāo)號上加20，即，60、70。第五實施例與第六實施例的差異是使相當(dāng)于第五實施例中的第二導(dǎo)電膜46的第二導(dǎo)電膜66的寬度大于第一導(dǎo)電層65的寬度。在圖28A和圖28B中，明確表示了第二導(dǎo)電膜的寬度變寬的情況。
圖29A-29D是表示用于得到圖28A，28B所示的單元構(gòu)造的制造工序的工序斷面圖。
在半導(dǎo)體襯底61上形成隧道絕緣膜64，在其上淀積第一導(dǎo)電層65和掩模材料72。在此狀態(tài)下，除去元件分離區(qū)域的掩模材料72、第一導(dǎo)電層65、隧道絕緣膜64和半導(dǎo)體襯底61，以使其側(cè)端部對齊，而形成溝槽62。接著，進行氧化處理或者表面改質(zhì)等處理，對溝槽62的側(cè)壁和第一導(dǎo)電層65的側(cè)壁表面進行氧化，然后，淀積元件分離絕緣膜63，通過由干腐蝕所進行的深腐蝕或者化學(xué)研磨(CMP)所進行的表面研磨，來對元件分離絕緣膜進行平坦化，最終使掩模材料72的上表面露出(圖29A)。
在剝離掩模材料72之后，通過濕腐蝕等各向同性腐蝕來在橫向上腐蝕掉元件分離絕緣膜所希望的量。由此，在第一導(dǎo)電層65上形成不存在寬于其寬度的元件分離絕緣膜的部分(圖29B)。
接著，在半導(dǎo)體襯底的整個表面上淀積第二導(dǎo)電膜66，對第二導(dǎo)電膜進行深腐蝕或者平面研磨，直到元件分離絕緣膜63露出為止，并分離第二導(dǎo)電膜(圖29C)。
接著，追加深腐蝕元件分離絕緣膜63，使元件分離絕緣膜63后退到第二導(dǎo)電膜66的下側(cè)，使第二導(dǎo)電膜66的上側(cè)露出。
在此狀態(tài)下，淀積柵極間絕緣膜68和控制柵極69，進行柵極加工，而完成單元構(gòu)造(圖29D)。
在該第六實施例所涉及的存儲單元中，在掩模材料72剝離后，在橫向上腐蝕掉元件分離絕緣膜所希望的量，由此，實現(xiàn)了使第二導(dǎo)電層寬于第一導(dǎo)電層即元件寬度的構(gòu)造。這樣，第三實施例所示的存儲單元與第四實施例所示的存儲單元和第五實施例所示的存儲單元相比，能夠提高電荷蓄積層與控制柵極之間的電容。
在對第二導(dǎo)電膜66進行平坦化之后，追加深腐蝕元件分離絕緣膜63，使電荷蓄積層67的側(cè)面的一部分露出，該程序是用于增大控制柵極69與電荷蓄積層67之間的電容的工序，因此，不一定是通過電荷蓄積層67的僅上表面的相對面積來充分地增大控制柵極69與電荷蓄積層67之間的電容。
圖30A，30B表示本發(fā)明所涉及的第七實施例所涉及的非易失性半導(dǎo)體存儲器，圖30A是平面圖，圖30B是其F-F’斷面圖。
由于圖30B所示的斷面圖與圖25B所示的斷面圖完全相同，則對相同的構(gòu)成要素使用相同的標(biāo)號，而省略其詳細的說明。
在該實施例中，作為單元陣列構(gòu)成的一個例子，表示了具有NAND構(gòu)成的情況。即，在本實施例中，串聯(lián)連接的16個NAND單元通過選擇晶體管53連接在位線和源極線上。選擇晶體管以與單元相同材料、相同膜厚、相同層疊構(gòu)造而構(gòu)成。在存儲單元中，被稱為電荷蓄積層的柵極電極，在選擇晶體管中成為相同的浮動構(gòu)造，在相鄰位線之間的晶體管之間，電荷蓄積層沒有電氣連接，因此，存儲單元和選擇晶體管在外觀上沒有差別。但是，與柵極長度相關(guān)，根據(jù)需要，存儲單元和選擇晶體管也可以是不同的。選擇晶體管通過電荷蓄積層與控制柵極的電容結(jié)合，而在電荷蓄積層上施加預(yù)定的電壓，因此，通過向控制柵極的電壓施加，來進行通常的晶體管動作。因此，通過使存儲單元與選擇晶體管具有相同的柵極構(gòu)造，就能在單元陣列內(nèi)省去了不需要的加工工序，而能夠以最小工序數(shù)量實現(xiàn)存儲單元的制造。
在NAND構(gòu)成之外的AND型和DINOR型中，其陣列構(gòu)成是串聯(lián)或者并聯(lián)連接多個存儲單元來構(gòu)成單元，在與位線或者源極線的連接中，經(jīng)過作為開關(guān)用的晶體管的選擇晶體管，同樣能夠使用該實施例。
圖31表示上述各實施例中的元件分離區(qū)域側(cè)端部之間的距離與電荷蓄積層的最上層間距離和最下層間距離的關(guān)系的元件斷面圖。
如上述那樣，由于電荷蓄積層的最上層的寬度形成為寬于最下層的寬度，當(dāng)相鄰的上述元件分離區(qū)域側(cè)端部之間的距離為X1，相鄰的上述電荷蓄積層中的最下層側(cè)端之間的距離為Y，其最下層側(cè)端間的距離為X2時，具有以下關(guān)系Y＞X1＞X2或者Y＞X1＝X2。
圖32A-32D表示涉及本發(fā)明的第八實施例的非易失性半導(dǎo)體存儲器。圖32A是低電壓晶體管的平面圖，圖32B是其J-J’斷面圖，圖32C是高耐壓晶體管的平面圖，圖32D是其K-K’斷面圖。
它們用于相同元件中，平面構(gòu)成相同，但是，當(dāng)觀看斷面構(gòu)造時，都具有層疊柵極構(gòu)造，具有與電荷蓄積層相同的2層構(gòu)成的下層?xùn)艠O(在低電壓中為83、87，在高耐壓中為83、97)和由與控制柵極相同的導(dǎo)電材料所形成的上層?xùn)艠O88。其中，下層?xùn)艠O中的上層的厚度，低電壓用晶體管的一方比高耐壓用晶體管的厚。并且，在低電壓晶體管中，具有較薄的柵極氧化膜82，與此相對，在高耐壓晶體管中，具有較厚的柵極氧化膜92。
這是基于以下的理由一般，在驅(qū)動存儲單元的讀出放大器和升壓電路、輸入輸出開關(guān)電路中，配合進行驅(qū)動的電壓而使用具有所希望的柵極絕緣膜厚的晶體管，在讀出放大器內(nèi)，在能夠?qū)崿F(xiàn)高速動作的低電壓晶體管中使用與存儲單元的隧道絕緣膜同等或者薄于隧道絕緣膜的柵極絕緣膜。另一方面，在驅(qū)動存儲單元的數(shù)據(jù)重寫用的高電壓的升壓電路和輸入輸出開關(guān)電路中，在能夠?qū)崿F(xiàn)高電壓動作的高耐壓晶體管中，使用比隧道絕緣膜更厚的柵極絕緣膜。
圖33A-33F是表示制造圖32A，32B所示的非易失性半導(dǎo)體存儲器的低電壓晶體管的工序的工序斷面圖。而且，圖34A-34B是表示制造圖32A，32B所示的非易失性半導(dǎo)體存儲器的高電壓存儲單元晶體管的工序的工序斷面圖。
在半導(dǎo)體襯底81上以所希望的膜厚形成多個柵極絕緣膜。例如，形成100A的熱氧化膜來作為低電壓晶體管的存儲單元用的隧道絕緣膜82，或者，形成80A的熱氧化膜82來作為讀出放大器工作用的NMOS和PMOS用的薄柵極絕緣膜。與此相對，分別形成例如200A的熱氧化膜92來作為升壓電路工作用的高而壓晶體管用的厚柵極絕緣膜，接著，形成第一導(dǎo)電層83和掩模材料84(圖33A，圖34A)。
除去元件分離區(qū)域的掩模材料、第一導(dǎo)電層、由多種膜厚構(gòu)成的隧道絕緣膜和柵極絕緣膜以及半導(dǎo)體襯底，以使其側(cè)端部對齊，來形成溝槽85(圖33B，圖34B)。
在對溝槽85和第一導(dǎo)電層83的側(cè)壁進行氧化之后，淀積元件分離用絕緣膜86，通過由干腐蝕所進行的深腐蝕或者化學(xué)研磨(CMP)所進行的表面研磨，來對元件分離絕緣膜86進行平坦化，最終使掩模材料84的上表面露出(圖33C、圖34C)。此時，與柵極絕緣膜的厚度不同無關(guān)，深腐蝕后的高度是相同的，因此，在低電壓晶體管和高耐壓晶體管中，殘存的掩模材料的厚度象84’和84”那樣是不同的。
在剝離掩模材料之后，在半導(dǎo)體襯底上淀積第二導(dǎo)電層，對第二導(dǎo)電膜進行深腐蝕或者平面研磨，直到元件分離絕緣膜露出為止，并分離第二導(dǎo)電膜。此時，第二導(dǎo)電層的厚度，象在低電壓晶體管中用87表示，在高耐壓晶體管中用97表示那樣，是不同的(圖33D、圖34D)。以上的第一導(dǎo)電層和第二導(dǎo)電層的層疊構(gòu)造形成電荷蓄積層或者第一柵極電極。
接著，追加深腐蝕元件分離絕緣膜85，電荷蓄積層(83，87，97)和第一柵極電極(82，92)的側(cè)面的一部分露出(圖33E、圖34E)。
接著，作為柵極間絕緣膜，例如在半導(dǎo)體襯底上形成ONO膜，然后，除了存儲單元之外，剝離周邊電路的至少一部分的ONO膜，然后，淀積控制柵極88?？刂茤艠O在晶體管中形成為第二柵極電極88，為了除去柵極間絕緣膜，第一柵極電極和第二柵極電極被電氣連接而成為相同電位。進行柵極加工，以使存儲單元部和晶體管中的層疊構(gòu)造的側(cè)端部對齊，而完成柵極構(gòu)造和晶體管構(gòu)造(圖33F、圖34F)。
在該第八實施例所示的非易失性半導(dǎo)體存儲器中，由于構(gòu)成存儲單元和晶體管的柵極的柵極材料是相同的，而能夠容易地實現(xiàn)低成本化和高成品化。而且，由于使電荷蓄積層的側(cè)面的一部分露出的工序在芯片整個表面上進行，而不需要平版印刷工序，而能夠期待低成本化。但是，露出的高度，在追加了剝離柵極間絕緣膜工序之后，晶體管一方高于存儲單元。因此，產(chǎn)生這樣的情況第二導(dǎo)電層的膜厚厚于存儲單元所要求的膜厚。這會影響高密度配置的存儲單元的柵極構(gòu)造加工時的成品率。
在需要對第二導(dǎo)電層的膜厚進行薄膜化的情況下，追加平版印刷工序，用于僅在存儲單元部進行使電荷蓄積層的側(cè)面一部分露出的深腐蝕工序。在此情況下，電荷蓄積層和第一柵極電極的露出高度，在進行例如柵極間絕緣膜的剝離工序時，存儲單元一方變高，因此，就能以存儲單元部所需要的第二導(dǎo)電層的膜厚來控制電荷蓄積層的膜厚。
圖35A、圖35B表示在第八實施例中通過選擇適當(dāng)?shù)臈l件而使第一柵極電極中的上層和下層具有相同端面位置的情況。
以上說明了各種實施例，但是，本發(fā)明并不僅限于上述各個實施例，可以具有各種變形。
例如，在實施例中，使成為電荷蓄積層的電極為兩層構(gòu)成，但是，也可以為3層以上的多層構(gòu)造，在此情況下，最上層具有與實施例中的上層相同的構(gòu)成和功能，最下層具有與實施例中的下層相同的構(gòu)成和功能。
而且，在第一實施例中使用二氧化硅層作為第一柵極絕緣膜的隧道絕緣膜，但是，也可以為氮化硅層或者氮氧化硅層，或者，為它們的任意的層疊膜。
而且，電荷蓄積層和控制柵極間的絕緣膜，在實施例中使用氧化硅膜，但是，也可以是氮化膜、氧化氮化膜、氧化膜和氮化膜的層疊膜。
而且，控制柵極在實施例中是使用摻入了雜質(zhì)的多晶硅層，但是，也可以適當(dāng)?shù)厥褂梅蔷Ч鑼印㈡u等高熔點金屬材料層、鋁等低電阻金屬層、鎢硅化物(WSi)等金屬硅化物和硅材料的層疊層、在硅材料上淀積鈦等金屬并通過進行熱退火來引起與硅的化學(xué)反應(yīng)所形成的自對準(zhǔn)硅化物膜等。
作為元件分離用絕緣膜，除了在實施例中說明的在高寬比大的埋入特性上優(yōu)良的二氧化硅之外，也可以使用包含磷和硼等雜質(zhì)的PSG、BPSG等摻雜氧化物膜或者它們的層疊構(gòu)造。
而且，除周邊電路之外的各種電容器和電阻元件等可以根據(jù)需要在不脫離本發(fā)明的精神的范圍內(nèi)進行各種變形來實施。
根據(jù)本發(fā)明，在由具有與元件分離區(qū)域即溝槽自對準(zhǔn)地形成電荷蓄積層的自對準(zhǔn)STI構(gòu)造的存儲單元組成的非易失性半導(dǎo)體存儲器中，作為至少由2層電荷蓄積層組成的層疊構(gòu)造，第一導(dǎo)電層進行薄膜化，降低元件分離絕緣膜的埋入高寬比，第二導(dǎo)電層為了使控制柵極間的電容成為所希望的值而成為必要的膜厚，由此而能夠提供加工控制性優(yōu)良、數(shù)據(jù)的重寫特性優(yōu)良的低成本、高密度的大容量非易失性半導(dǎo)體存儲器。
并且，第二導(dǎo)電層通過把元件分離用絕緣膜作為阻擋層的平坦化工序來形成，而省略了用于把在現(xiàn)有的非易失性半導(dǎo)體存儲器中必須的電荷蓄積層在元件分離區(qū)域上切斷成縫隙狀的平版印刷，由此，能夠?qū)崿F(xiàn)工序的削減。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，連接多個存儲單元而構(gòu)成單元陣列，該存儲單元具有在半導(dǎo)體襯底上沿著一個方向延伸設(shè)置的多個溝槽；在上述溝槽內(nèi)埋設(shè)元件分離絕緣膜的元件分離區(qū)域；通過上述元件分離區(qū)域分別電氣分離的多個半導(dǎo)體區(qū)域；在上述半導(dǎo)體區(qū)域上經(jīng)過第一柵極絕緣膜所形成的電荷蓄積層；在上述電荷蓄積層上經(jīng)過第二柵極絕緣膜所形成的控制柵極，其特征在于，上述電荷蓄積層為2層以上的導(dǎo)電層的層疊構(gòu)造，其中的最下層的導(dǎo)電層的側(cè)端部位置與上述溝槽壁位置相一致，最上層的導(dǎo)電層的寬度與最下層的導(dǎo)電層的寬度相同或更寬，上述元件分離絕緣膜的上表面位于上述電荷蓄積層的最上層的下表面與上表面之間的范圍內(nèi)。
2.根據(jù)權(quán)利要求
1所述的非易失性半導(dǎo)體存儲器，其特征在于，在上述電荷蓄積層中包含的最上層的導(dǎo)電層相對于上述元件分離區(qū)域自對準(zhǔn)地形成。
3.根據(jù)權(quán)利要求
1所述的非易失性半導(dǎo)體存儲器，其特征在于，在上述電荷蓄積層中包含的最上層的導(dǎo)電層和最下層的導(dǎo)電層被電氣連接而成為短路狀態(tài)或者相同電位。
4.根據(jù)權(quán)利要求
1所述的非易失性半導(dǎo)體存儲器，其特征在于，在上述電荷蓄積層中包含的最上層的導(dǎo)電層的膜厚與最下層的導(dǎo)電層的膜厚相同或者更厚。
5.根據(jù)權(quán)利要求
1所述的非易失性半導(dǎo)體存儲器，其特征在于，在從作為上述電荷蓄積層的上表面、上述元件分離用絕緣膜的上表面以及上述電荷蓄積層的最上層的側(cè)面的上述元件分離用絕緣膜的上表面到上述最上層的上表面的表面上形成上述第二絕緣膜，在該第二絕緣膜上形成上述控制柵極。
6.根據(jù)權(quán)利要求
1所述的非易失性半導(dǎo)體存儲器，其特征在于，埋在上述溝槽內(nèi)的元件分離用絕緣膜的上表面與上述電荷蓄積層的最上表面的級差在單元陣列內(nèi)大致是恒定的。
專利摘要
減小層疊柵極的電容耦合偏差的非易失性半導(dǎo)體器件，具有存儲單元陣列，具有第一和第二柵極，第一柵極圖形從元件形成區(qū)域上部分重合到元件分離絕緣膜上，與第一柵極相鄰在元件分離絕緣膜上配置保護絕緣膜。減小了元件分離絕緣膜的埋入高寬比和元件分離寬度，加工控制性和數(shù)據(jù)重寫優(yōu)良，成本低密度高，電荷蓄積層至少由兩層導(dǎo)電層組成，下層端面位置與元件分離區(qū)域的端部相一致，上層與下層相同寬度或更寬。
文檔編號H01L27/115GKCN1310332SQ200410031257
公開日2007年4月11日 申請日期2000年8月31日
發(fā)明者清水和裕, 竹內(nèi)祐司 申請人:株式會社東芝導(dǎo)出引文BiBTeX, EndNote, RefMan專利引用 (1),