芯片封裝結(jié)構(gòu)及電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)于一種芯片封裝結(jié)構(gòu)及電子裝置，特別是有關(guān)于一種導(dǎo)線架封裝的芯片封裝結(jié)構(gòu)及電子裝置。
【背景技術(shù)】
[0002]隨著消費(fèi)市場(chǎng)的變遷，消費(fèi)者對(duì)于產(chǎn)品輕薄短小的需求也日益增加，尤其是電子產(chǎn)品，往往需要在有限體積內(nèi)，提供更多功能，更大的資料容量或更快運(yùn)算速度。然而，在半導(dǎo)體技術(shù)上，經(jīng)由納米技術(shù)的發(fā)展，芯片的集成度不斷提升，相對(duì)在半導(dǎo)體芯片封裝上也要求密度更高、腳位更多。因此，封裝體內(nèi)部芯片的堆疊與整合，或者封裝體間的堆疊技術(shù)，都廣泛地應(yīng)用于許多電子產(chǎn)品中。舉例而言，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、快閃存儲(chǔ)器、固態(tài)硬盤等都應(yīng)用了芯片堆疊(stacked die)或封裝堆疊(Package on Package, PoP)技術(shù)，以提高其存儲(chǔ)器容量。此外，封裝堆疊也可以應(yīng)用于存儲(chǔ)器芯片封裝與邏輯芯片封裝的堆疊。
[0003]因此，無論芯片堆疊封裝，或者封裝體堆疊，都是近年來熟習(xí)此技藝者致力開發(fā)與研究的課題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的觀點(diǎn)之一就是提供一種芯片封裝結(jié)構(gòu)，將二個(gè)芯片上有引腳(LOC)/引腳上有芯片(COL)的導(dǎo)線架封裝半成品疊合成一封裝單體，以利于封裝體的堆疊。
[0005]本發(fā)明的另一觀點(diǎn)就是提供一種芯片封裝結(jié)構(gòu)，利用導(dǎo)線架封裝，將二個(gè)相同或不同的芯片堆疊成一封裝單體，以利于封裝體的堆疊。
[0006]本發(fā)明的再一觀點(diǎn)就是提供一種芯片封裝結(jié)構(gòu)，將二個(gè)導(dǎo)線架疊合并形成一封裝單體，使其上下二面都具有對(duì)外接點(diǎn)，以利于封裝體的堆疊。
[0007]根據(jù)本發(fā)明上述及其他觀點(diǎn)，提出一種芯片封裝結(jié)構(gòu)，包括:一封裝材料，具有一封裝上表面及相對(duì)的一封裝下表面；多個(gè)第一引腳，每一第一引腳分別具有一第一內(nèi)引腳部及一第一外引腳部，第一引腳配置于封裝材料中，第一外引腳部的一第一表面暴露于封裝上表面；一第一芯片，配置于封裝材料中，第一芯片位于第一內(nèi)引腳部上并與第一引腳電性連接；多個(gè)第二引腳，每一第二引腳分別具有一第二內(nèi)引腳部及一第二外引腳部，第二引腳配置于封裝材料中，第二外引腳部的一第二表面暴露于封裝下表面；一第二芯片，配置于封裝材料中，第二芯片位于第二內(nèi)引腳部上并與第二引腳電性連接；以及一粘合層，配置于封裝材料中并位于第一引腳與第二引腳之間，使得第一引腳與第二引腳相互連接。
[0008]在本發(fā)明的某些實(shí)施例中，第一內(nèi)引腳部的厚度小于第一外引腳部的厚度，使得第一內(nèi)引腳部與封裝上表面間形成一第一容置空間，第一芯片位于第一容置空間中。第二內(nèi)引腳部的厚度小于第二外引腳部的厚度，使得第二內(nèi)引腳部與封裝下表面間形成一第二容置空間，第二芯片位于第二容置空間中。
[0009]在本發(fā)明的某些實(shí)施例中，粘合層包括一非導(dǎo)電膠，第一引腳分別對(duì)應(yīng)第二引腳，并經(jīng)由非導(dǎo)電膠電性隔離。
[0010]在本發(fā)明的某些實(shí)施例中，粘合層包括一導(dǎo)電膠，部分第一引腳分別對(duì)應(yīng)部分第二引腳，并經(jīng)由導(dǎo)電膠電性連接。粘合層更包括一非導(dǎo)電膠，其他部分第一引腳分別對(duì)應(yīng)其他部分第二引腳，并經(jīng)由非導(dǎo)電膠電性隔離。在其他實(shí)施例中，其他部分第一引腳與其他部分第二引腳錯(cuò)位排列，以使彼此電性隔離。
[0011]根據(jù)本發(fā)明上述及其他觀點(diǎn)，本發(fā)明的另一態(tài)樣是提出一種電子裝置，包括:一芯片封裝結(jié)構(gòu)以及一線路板。芯片封裝結(jié)構(gòu)，包括:一封裝材料，具有一封裝上表面及相對(duì)的一封裝下表面；多個(gè)第一引腳，每一第一引腳分別具有一第一內(nèi)引腳部及一第一外引腳部，第一引腳配置于封裝材料中，第一外引腳部的一第一表面暴露于封裝上表面；一第一芯片，配置于封裝材料中，第一芯片位于第一內(nèi)引腳部上并與第一引腳電性連接；多個(gè)第二引腳，每一第二引腳分別具有一第二內(nèi)引腳部及一第二外引腳部，第二引腳配置于封裝材料中，第二外引腳部的一第二表面暴露于封裝下表面；一第二芯片，配置于封裝材料中，第二芯片位于第二內(nèi)引腳部上并與第二引腳電性連接；以及一粘合層，配置于封裝材料中并位于第一引腳與第二引腳之間，使得第一引腳與第二引腳相互連接。芯片封裝結(jié)構(gòu)設(shè)置于線路板上，并通過第二外引腳部的第二表面與線路板電性連接。
[0012]在本發(fā)明的某些實(shí)施例中，更包括一導(dǎo)電元件，電性連接第一外引腳部的第一表面與線路板。
[0013]在本發(fā)明的某些實(shí)施例中，第一內(nèi)引腳部的厚度小于第一外引腳部的厚度，使得第一內(nèi)引腳部與封裝上表面間形成一第一容置空間，第一芯片位于第一容置空間中。第二內(nèi)引腳部的厚度小于第二外引腳部的厚度，使得第二內(nèi)引腳部與封裝下表面間形成一第二容置空間，第二芯片位于第二容置空間中。
[0014]在本發(fā)明的某些實(shí)施例中，粘合層包括一非導(dǎo)電膠，第一引腳分別對(duì)應(yīng)第二引腳，并經(jīng)由非導(dǎo)電膠電性隔離。
[0015]在本發(fā)明的某些實(shí)施例中，粘合層包括一導(dǎo)電膠，部分第一引腳分別對(duì)應(yīng)部分第二引腳，并經(jīng)由導(dǎo)電膠電性連接。粘合層更包括一非導(dǎo)電膠，其他部分第一引腳分別對(duì)應(yīng)其他部分第二引腳，并經(jīng)由非導(dǎo)電膠電性隔離。在其他實(shí)施例中，其他部分第一引腳與其他部分第二引腳錯(cuò)位排列，以使彼此電性隔離。
[0016]本發(fā)明的芯片封裝結(jié)構(gòu)，將二個(gè)芯片上有引腳(LOC)/引腳上有芯片(COL)的導(dǎo)線架封裝半成品疊合成一封裝單體，以利于封裝體的堆疊，其中利用內(nèi)引腳部厚度較小，以形成容納芯片的空間，進(jìn)一步薄化芯片封裝結(jié)構(gòu)。
[0017]本發(fā)明的芯片封裝結(jié)構(gòu)，利用導(dǎo)線架封裝，將二個(gè)相同或不同的芯片堆疊成一封裝單體，以利于封裝體的堆疊，其中利用導(dǎo)電膠及/或非導(dǎo)電膠粘合外引腳部，可以依需求選擇性電性連接或電性隔離特定的外引腳，使得芯片封裝結(jié)構(gòu)的線路設(shè)計(jì)及腳位配置更具彈性。
[0018]本發(fā)的芯片封裝結(jié)構(gòu)，將二個(gè)導(dǎo)線架疊合并形成一封裝單體，使其上下二面都具有對(duì)外接點(diǎn)，以利于二個(gè)封裝單體之間彼此堆疊，同時(shí)堆疊后的上表面及下表面仍具有接點(diǎn)，可以進(jìn)一步對(duì)外連接，使得芯片封裝結(jié)構(gòu)的線路設(shè)計(jì)及腳位配置更具彈性。
【附圖說明】
[0019]圖1繪示依照本發(fā)明一實(shí)施例，一種芯片封裝結(jié)構(gòu)的剖面示意圖。
[0020]圖2繪示依照本發(fā)明另一實(shí)施例，一種芯片封裝結(jié)構(gòu)的剖面示意圖。
[0021]圖3繪示依照本發(fā)明一實(shí)施例，對(duì)應(yīng)圖1中區(qū)域A的局部放大立體示意圖。
[0022]圖4繪示依照本發(fā)明另一實(shí)施例，對(duì)應(yīng)圖1中區(qū)域A的局部放大立體示意圖。
[0023]圖5繪示依照本發(fā)明一實(shí)施例，芯片封裝結(jié)構(gòu)彼此堆疊的剖面示意圖。
[0024]圖6繪示依照本發(fā)明一實(shí)施例，芯片封裝結(jié)構(gòu)彼此堆疊后設(shè)置于一線路板上的剖面示意圖。
[0025]關(guān)于本發(fā)明的優(yōu)點(diǎn)，精神與特征，將以實(shí)施例并參照所附附圖，進(jìn)行詳細(xì)說明與討論。值得注意的是，為了讓本發(fā)明能更容易理解，后附的附圖僅為示意圖，相關(guān)尺寸并非以實(shí)際比例繪示。
【具體實(shí)施方式】
[0026]為了讓本發(fā)明的優(yōu)點(diǎn)，精神與特征可以更容易且明確地了解，后續(xù)將以實(shí)施例并參照所附附圖進(jìn)行詳述與討論。值得注意的是，這些實(shí)施例僅為本發(fā)明代表性的實(shí)施例，其中所舉例的特定方法，裝置，條件，材質(zhì)等并非用以限定本發(fā)明或?qū)?yīng)的實(shí)施例。
[0027]請(qǐng)參照?qǐng)D1，圖1繪示依照本發(fā)明一實(shí)施例，一種芯片封裝結(jié)構(gòu)的剖面示意圖。本發(fā)明的芯片封裝結(jié)構(gòu)100采用導(dǎo)線架(lead frame)作為封裝載體，如圖1所示，是由上下二個(gè)導(dǎo)線架構(gòu)成。對(duì)于上部的導(dǎo)線架而言，具有多個(gè)第一引腳104，每一第一引腳104分別具有一第一內(nèi)引腳部104A及一第一外引腳部104B。在本發(fā)明某些實(shí)施例中，第一內(nèi)引腳部104A的厚度小于第一外引腳部104B的厚度，使得第一內(nèi)引腳部104A的區(qū)域形成一第一容置空間120。第一芯片106設(shè)置于第一容置空間120中，且位于第一內(nèi)引腳部104A上。第一芯片106具有第一主動(dòng)表面106A及第一背面106B,第一芯片106是以第一背面106B貼附于第一內(nèi)引腳部104A，較佳是以一絕緣膠或絕緣貼帶(未繪示)貼附，而第一芯片106以第一背面106B與第一內(nèi)引腳部104A連接所形成的架構(gòu)，本發(fā)明所屬領(lǐng)域中稱之為引腳上有芯片(Chip On Lead, COL)的架構(gòu)。而第一芯片106的第一主動(dòng)表面106A具有多個(gè)接點(diǎn)(未繪示)，分別