一種FinFET器件結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。
技術(shù)背景
[0002]摩爾定律指出:集成電路上可容納的晶體管數(shù)目每隔18個月增加一倍，性能也同時提升一倍。目前，隨著集成電路工藝和技術(shù)的發(fā)展，先后出現(xiàn)了二極管、MOSFET, FinFET等器件，節(jié)點尺寸不斷減小。然而，2011年以來，硅晶體管已接近了原子等級，達到了物理極限，由于這種物質(zhì)的自然屬性，除了短溝道效應以外，器件的量子效應也對器件的性能產(chǎn)生了很大的影響，硅晶體管的運行速度和性能難有突破性發(fā)展。因此，如何在在無法減小特征尺寸的情況下，大幅度的提升硅晶體管的性能已成為當前亟待解決的技術(shù)難點。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供了一種U型FinFET結(jié)構(gòu)及其制造方法，在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的器件結(jié)構(gòu)，使器件的柵長不受footprint尺寸限制，有效地解決了短溝道效應所帶來的問題。具體的，該結(jié)構(gòu)包括:
[0004]襯底；
[0005]第一鰭片和第二鰭片，所述第一、第二鰭片位于所述襯底上方，彼此平行；
[0006]柵極疊層，所述柵極疊層覆蓋所述襯底和部分第一、第二鰭片的側(cè)壁；
[0007]源區(qū)，所述源區(qū)位于所述第一鰭片未被柵極疊層所覆蓋的區(qū)域；
[0008]源端外延區(qū)，位于所述第一鰭片一端的上方，其長度小于鰭片長度的1/2 ；
[0009]漏區(qū)，所述漏區(qū)位于所述第二鰭片中未被柵極疊層所覆蓋的區(qū)域；
[0010]漏端外延區(qū)，位于所述第二鰭片中與源區(qū)外延區(qū)相反的另一端的上方，其長度小于所述鰭片長度的1/2 ；
[0011]側(cè)墻，所述側(cè)墻位于所述第一、第二鰭片兩側(cè)，用于隔離源區(qū)、漏區(qū)和柵極疊層。
[0012]其中，所述第一、第二鰭片具有相同的高度、厚度和寬度。
[0013]其中，所述柵極疊層依次包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶石圭。
[0014]其中，所述柵極疊層的高度為所述第一、第二鰭片高度的1/2?3/4。
[0015]相應的，本發(fā)明還提供了一種U型FinFET器件制造方法，包括:
[0016]a.提供襯底，在所述襯底上形成第一鰭片和第二鰭片；
[0017]b.在所述襯底、所述第一、第二鰭片上方和側(cè)面形成柵極疊層；
[0018]c.去除所述第一、第二鰭片上方和側(cè)面的部分柵極疊層，在未被所述柵極疊層覆蓋的第一、第二鰭片兩側(cè)形成側(cè)墻；
[0019]d.在所述第一、第二鰭片未被側(cè)墻覆蓋的表面上分別形成第一氧化層和第二氧化層，所述第一、第二氧化層位于第一、第二鰭片相反地兩端，其長度大于鰭片長度的1/2 ；
[0020]e.在未被所述第一、第二氧化層覆蓋的第一、第二鰭片上分別形成源端外延區(qū)以及漏端外延區(qū)。
[0021]其中，形成所述第一鰭片和第二鰭片的方法為:
[0022]在所述襯底上依次形成溝道材料層和源漏材料層；
[0023]對所述溝道材料層和源漏材料層進行刻蝕，形成第一鰭片和第二鰭片。
[0024]其中，形成所述第一、第二氧化層的方法為:
[0025]以光刻膠覆蓋所述半導體結(jié)構(gòu)，以第一、第二氧化層的形狀為掩膜版進行刻蝕，使鰭片表面需要生長氧化層的區(qū)域暴露出來；
[0026]在未被光刻膠覆蓋的區(qū)域生成所述第一、第二氧化層。
[0027]其中，形成所述第一、第二氧化層的方法為干氧氧化；形成所述源端外延區(qū)以及漏端外延區(qū)的方法為同質(zhì)外延；其中，同質(zhì)外延生長所述源端外延區(qū)以及漏端外延區(qū)的同時進行原位摻雜，摻雜雜質(zhì)的濃度和類型與源漏區(qū)相同。
[0028]其中，所述第一、第二鰭片具有相同的高度、厚度和寬度。
[0029]其中，形成所述第一、第二鰭片的方法為各向異性刻蝕。
[0030]其中，所述柵極疊層依次包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶石圭。
[0031]其中，所述柵極疊層的高度為所述第一、第二鰭片高度的1/2?3/4。
[0032]其中，形成所述柵極疊層的方法為原子層淀積。
[0033]其中，去除部分柵極疊層的方法為各向異性選擇性刻蝕。
[0034]其中，形成所述源漏區(qū)的方法為傾斜的離子注入。
[0035]其中，形成所述源漏區(qū)的方法為側(cè)向散射。
[0036]本發(fā)明在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的U型器件結(jié)構(gòu)，與現(xiàn)有技術(shù)中相比，該結(jié)構(gòu)使器件具有垂直的溝道，因而在footprint尺寸不變的情況下，器件可以通過改變Fin的高度來調(diào)節(jié)柵長，改善短溝道效應。由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底上方，與襯底天然分離，因而使得該器件的無法發(fā)生源漏穿通，從而具有較低的亞閾態(tài)斜率及漏電流。由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏相互平行且懸于襯底上方，有效隔離了器件漏端電場對源端的影響，因而進一步改善了器件的短溝道效應，使器件具有較小的DIBL。同時，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底上方且位于同一平面內(nèi)，因而便于制作源漏接觸。最后，由于該器件具有源漏外延區(qū)，即raised-SD的結(jié)構(gòu)，本發(fā)明有效的降低了源漏區(qū)的寄生電阻，提高了器件的開態(tài)電流。本發(fā)明提出的器件結(jié)構(gòu)在制作工藝上與現(xiàn)有FinFET工藝完全兼容，極大地提高了器件性能。
【附圖說明】
[0037]圖1?圖14示意性地示出了根據(jù)本發(fā)明中實施例1中的方法形成U型FinFET器件各階段的示意圖；其中，圖10?圖13為從器件頂部示出的俯視圖；圖14為沿鰭片長度方向的投影圖；
[0038]圖15示出了根據(jù)本發(fā)明中的實施例所述的方法形成的器件的最終結(jié)構(gòu)；
[0039]圖中相同或相似的圖形代表相同的部件。
【具體實施方式】
[0040]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。
[0041]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0042]參見圖15，本發(fā)明提供了一種FinFET結(jié)構(gòu)，包括:襯底100 ;第一鰭片210和第二鰭片220，所述第一鰭片210和第二鰭片220位于所述襯底100上方，彼此平行；柵極疊層300，所述柵極疊層覆蓋所述襯底和部分第一鰭片210和第二鰭片220的側(cè)壁；源區(qū)410，所述源區(qū)位于所述第一鰭片210未被柵極疊層所覆蓋的區(qū)域；源端外延區(qū)240，位于其長度小于所述第一鰭片210—端的上方，其長度小于鰭片長度的1/2 ;漏區(qū)420，所述漏區(qū)位于所述第二鰭片220未被柵極疊層所覆蓋的區(qū)域；漏端外延區(qū)250，位于所述第二鰭片220中與源區(qū)外延區(qū)相反的另一端的上方，其長度小于所述鰭片長度的1/2。
[0043]其中，該結(jié)構(gòu)還包括側(cè)墻230，所述側(cè)墻230位于所述第一鰭片210和第二鰭片220兩側(cè)，用于隔離源區(qū)、漏區(qū)和柵極疊層。
[0044]其中，所述第一鰭片210和第二鰭片220具有相同的高度、厚度和寬度。
[0045]其中，所述柵極疊層依次包括:界面層310、高K介質(zhì)層320、金屬柵功函數(shù)調(diào)節(jié)層330以及多晶硅340。
[0046]其中，所述柵極疊層300的高度為所述第一、第二鰭片210、220高度的1/2?3/4。
[0047]本發(fā)明在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的U型器件結(jié)構(gòu)，與現(xiàn)有技術(shù)中相比，該結(jié)構(gòu)使器件具有垂直的溝道，因而在footprint尺寸不變的情況下，器件可以通過改變Fin的高度來調(diào)