專利名稱：具有防esd和eos的保護電路的半導體集成電路的制作方法
技術領域：
本公開涉及包括被構造為保護內(nèi)部電路避免高于內(nèi)部電路的工作電壓的過電壓 的保護電路和內(nèi)部電路的半導體集成電路。本發(fā)明還涉及保護半導體集成電路避免過電壓的方法。
背景技術：
被施加給半導體集成電路的連接端子的過電壓包括由靜電放電(ESD)和由電過 應力(EOS)引起的過電壓。ESD是其中在人體等等中充電的靜電被施加給半導體集成電路的連接端子的現(xiàn) 象。如圖14中所示，這使數(shù)安培的浪涌電流在例如1 P s或者更少的短時間段內(nèi)流過半導 體集成電路。EOS是當半導體集成電路的接地與用于測試半導體集成電路的測試器的接地相分 離時發(fā)生的現(xiàn)象。例如，在半導體集成電路的電源電壓的上升期間，如圖15中所示，在例如 數(shù)微秒到數(shù)秒的相對長的時間段內(nèi)10V到20V的電源電壓被施加給半導體集成電路的連接端子。ESD由電荷的突然放電引起，并且其電壓在比EOS的時間短的時間段內(nèi)以類脈沖 的方式上升。EOS具有比ESD長的上升時間并且它的電壓持續(xù)較長的時間段。半導體集成電路通常被裝備有導通并且放電過電壓的ESD保護器件。ESD保護器 件可以導通。那么，在數(shù)微秒到數(shù)秒內(nèi)安培量級的電流流動并且可能損壞ESD保護器件。作 為此問題的解決方案，美國專利5654574 (專利文獻1)提出裝備有分別針對ESD和E0S的 分離的保護措施的ESD/E0S保護電路。圖16示出在專利文獻1中提出的ESD/E0S保護電路的圖。圖16中所示的ESD/E0S保護電路200包括分別具有寄生二極管201a和202a的高 電壓耗盡型金屬氧化物半導體場效應晶體管(M0SFET)201和202。M0SFET 201的源極和柵 極被共同地連接至連接端子203。M0SFET 202的源極和柵極通過電阻器204被共同地連接 至內(nèi)部邏輯210。M0SFET 201和202的漏極被相互連接在一起并且進一步被連接至第一二 極管205的陰極。第一二極管205的陽極被連接至接地GND。第二二極管206的陰極被連 接至電阻器204和內(nèi)部邏輯210之間的連接點。第二二極管206的陽極被連接至接地GND。在半導體集成電路的正常操作狀態(tài)中，都是耗盡型M0SFET的M0SFET 201和202 處于導通狀態(tài)。因此，被輸入到連接端子203的信號通過包括M0SFET 20UM0SFET 202、以 及電阻器204的路徑被傳輸?shù)絻?nèi)部邏輯210。在正常操作狀態(tài)下，因為被提供給連接端子 203的信號的電勢低，所以第一和第二二極管205和206處于截止狀態(tài)。增加被施加給連接端子203的電壓會增加第一和第二二極管205和206的反向偏 置電壓，并且使第一和第二二極管205和206擊穿。第一和第二二極管205和206的擊穿 電壓Vt_revl和Vt_rev2被設置為滿足Vt_revl > Vt_rev2的關系。將會描述當E0S被施加時并且當ESD被施加時在ESD/E0S保護電路200中執(zhí)行的操作。圖17是用于描述當ESD被施加時在圖16的ESD/E0S保護電路200中執(zhí)行的操作 的圖。超過第一二極管205的擊穿電壓Vt_revl的ESD脈沖被施加給圖17中所示的連接 端子203。這導通或者擊穿第一二極管205并且允許浪涌電流Iesd流過包括M0SFET 201 和第一二極管205的電流路徑流到接地GND。圖18是用于描述當EOS被施加時在圖16中的ESD/E0S保護電路200中執(zhí)行的操 作的圖。作為EOS電壓，第一二極管205的擊穿電壓Vt_revl和第二二極管206的擊穿電 壓Vt_rev2之間的電壓被施加給連接端子203。因為滿足關系Vt_revl > Vt_rev2，所以施 加EOS電壓僅導通第二二極管206，并且允許電流Ieos流過包括MOSFET 20UM0SFET 202、 電阻器204、以及第二二極管206的電流路徑流到接地GND。因此，如上所述，ESD/E0S保護電路200被裝備有分別針對ESD和EOS的分離的保 護措施。

發(fā)明內(nèi)容
[要解決的問題]然而，在專利文獻1中提出的ESD/E0S保護電路200中，大于第一二極管205的擊 穿電壓Vt_revl的E0S電壓會被施加給連接端子203。圖19是用于描述當施加大于第一二極管205的擊穿電壓Vt_revl的E0S電壓時 在圖16的ESD/E0S保護電路200中執(zhí)行的操作的圖。施加這樣的E0S電壓導通第一二極管205。因為第一二極管205被構造為允許由 ESD引起的浪涌電流流動，導通第一二極管205使大電流流過第一二極管205。換言之，對 連接端子203施加大于第一二極管205的擊穿電壓Vt_revl的E0S電壓可能損壞被提供作 為ESD/E0S保護電路200中的ESD保護器件的第一二極管205。增加第一二極管205的擊穿電壓Vt_revl會減少損壞第一二極管205的風險。然 而，增加第一二極管205的擊穿電壓可能降低ESD/E0S保護電路200對ESD的保護能力。另 外，因為擊穿電壓依賴于半導體制造工藝，所以不容易減少產(chǎn)品當中的二極管的擊穿電壓 的變化。為了解決上述問題，本發(fā)明的示例性目的是提供能夠有效地針對ESD和E0S保護 內(nèi)部邏輯的半導體集成電路。本發(fā)明的另一示例性目的是提供針對ESD和E0S保護半導體 集成電路的內(nèi)部邏輯的方法。[用于解決問題的措施]根據(jù)本發(fā)明的示例性實施例提供了一種半導體集成電路，其包括內(nèi)部電路，該內(nèi) 部電路具有被連接至連接端子的輸入端子；保護電路，該保護電路向電源線放電被提供給 連接端子的過電壓，所述過電壓高于內(nèi)部電路的工作電壓。保護電路包括第一放電電路，該 第一放電電路被連接至連接端子；第二放電電路，該第二放電電路被連接至連接端子并且 向電源線放電過電壓；以及過電壓檢測電路，該過電壓檢測電路檢測流過第二放電電路的 放電電流并且當檢測到放電電流時生成被提供給第一放電電路的過電壓檢測信號。當提供過電壓檢測信號時，使得當沒有提供過電壓檢測信號時對過電壓進行放電的第一放電電路不能夠放電過電壓。根據(jù)各種示例性實施例，第二放電電路可以包括第一電阻器，內(nèi)部電路的輸入端 子通過該第一電阻器被連接至連接端子；以及放電器件，該放電器件被連接在內(nèi)部電路的 輸入端子和電源線之間。根據(jù)各種示例性實施例，過電壓檢測電路可以包括檢測器件，該檢測器件檢測放 電電流并且生成過電壓檢測信號；以及時間常數(shù)電路，該時間常數(shù)電路具有通過電容器和 第二電阻器確定的時間常數(shù)。時間常數(shù)電路控制過電壓檢測信號的上升時間。根據(jù)各種示例性實施例，時間常數(shù)電路可以控制過電壓檢測信號的上升時間，使 得當具有比過電壓檢測信號的上升時間長的第一持續(xù)時間的第一過電壓被施加給連接端 子時，在流過第一放電電路的第一放電電流損壞第一放電電路之前使得第一放電電路不能 放電第一過電壓。根據(jù)各種示例性實施例，時間常數(shù)電路可以控制過電壓檢測信號的上升時間，使 得當具有比過電壓檢測信號的上升時間短的第二上升時間的第二過電壓被提供給連接端 子時，第一放電電路放電第二過電壓。根據(jù)本發(fā)明的示例性實施例提供了針對過電壓保護半導體集成電路的方法。該方 法包括提供被連接至連接端子的第一放電電路；提供被連接至連接端子的第二放電電路并 且通過第二放電電路向電源線放電過電壓；檢測流過第二放電電路的放電電流并且當檢測 到放電電流時生成過電壓檢測信號。該方法進一步包括將過電壓檢測信號提供給當沒有提 供過電壓檢測信號時對過電壓進行放電的第一放電電路，并且使得第一放電電路不能放電 過電壓。[本發(fā)明的效果]參考下面的附圖描述半導體集成電路和保護半導體集成電路的方法的各種示例 性的詳細情況。


圖1示出根據(jù)本發(fā)明的第一實施例的半導體集成電路的構造。圖2是圖1中所示的第一放電電路的橫截面圖。圖3A是示出當提供OV的電壓作為柵極電壓Vgate時流過第一放電電路的電流 的圖，并且圖3B是當提供OV的電壓作為柵極電壓Vgate時第一 N溝道MOS晶體管的漏極 N—區(qū)域的相應的能帶圖。圖4A是示出當提供大于OV的電壓作為柵極電壓Vgate時流過第一放電電路的電 流的圖，并且圖4B是當提供大于OV的電壓作為柵極電壓Vgate時第一 N溝道MOS晶體管 的漏極N—區(qū)域的相應的能帶圖。圖5示出當EOS被施加給圖1中所示的半導體集成電路時流過保護電路的電流的路徑。圖6是示出當EOS被施加給圖1中所示的半導體集成電路時在每個節(jié)點處生成的 電勢的圖。圖7示出當ESD被施加給圖1中所示的半導體集成電路時流過保護電路的電流的路徑。圖8是示出當ESD被施加給圖1中所示的半導體集成電路時在每個節(jié)點處生成的 電勢的圖。圖9示出根據(jù)本發(fā)明的第二實施例的半導體集成電路的構造。圖10示出當EOS被施加給圖9中所示的半導體集成電路時流過保護電路的電流 的路徑。圖11是示出當EOS被施加給圖9中所示的半導體集成電路時在每個節(jié)點處生成 的電勢的圖。圖12示出當ESD被施加給圖9中所示的半導體集成電路時流過保護電路的電流 的路徑。圖13是示出當ESD被施加給圖9中所示的半導體集成電路時在每個節(jié)點處生成 的電勢的圖。圖14示出當ESD被施加時生成的浪涌電流的波形。圖15示出當EOS被施加時生成的過電壓的波形。圖16是示出在專利文獻1中提出的ESD/E0S保護電路的圖。圖17是用于描述當ESD被施加時在圖16的ESD/E0S保護電路中執(zhí)行的操作的圖。圖18是用于描述當EOS被施加時在圖16的ESD/E0S保護電路中執(zhí)行的操作的圖。圖19是用于描述當大于第一二極管的擊穿電壓的EOS電壓被施加時在圖16的 ESD/E0S保護電路中執(zhí)行的操作的圖。[附圖標記]
1，2半導體集成電路
1_1連接端子
1_2，2_2保護電路
1_3內(nèi)部電路
10第一放電電路
11第一 N溝道M0S晶1體管
12第二 N溝道M0S晶1體管
13雙極晶體管
14 P型半導體襯底
14a，14b，14e N+擴散區(qū)域
14d，14f，14g，14i N-型區(qū)域
20第二放電電路
21，32a，42a 電阻器
22 二極管
30，40過電壓檢測電路
32，42時間常數(shù)電路
32b,42b電容器
具體實施例方式將會參考附圖描述本發(fā)明的各種示例性實施例。圖1示出根據(jù)本發(fā)明的第一實施例的半導體集成電路的構造。圖1中所示的半導體集成電路1包括連接端子(焊盤)1_1、保護電路1_2、以及具 有內(nèi)部邏輯1_3的內(nèi)部電路。半導體集成電路1具有包括連接端子1_1的多個連接端子。 通過連接端子，在內(nèi)部邏輯1_3的內(nèi)部電路和外部器件之間輸入和輸出信號。保護電路1_2是保護內(nèi)部邏輯1_3避免過電壓的電路，所述過電壓高于內(nèi)部邏輯 的工作電壓或者在正常操作下被提供給連接端子1_1的信號的電壓。將會描述保護電路 1_2的構造。保護電路1_2包括第一放電電路10、第二放電電路20、以及過電壓檢測電路30。在連接端子1_1和接地電源線GND之間，第一放電電路10包括兩個級聯(lián)M0S晶體 管。具體地，第一放電電路10包括第一 N溝道M0S晶體管11和第二 N溝道M0S晶體管12。 第一 N溝道M0S晶體管11在其漏極處被連接至連接端子1_1。第二 N溝道M0S晶體管12 在其源極和柵極處被連接至接地GND并且在其漏極處被連接至第一 N溝道M0S晶體管11 的源極。如通過虛線所示，寄生雙極晶體管13形成在第一放電電路10中。雙極晶體管13 具有第一 N溝道M0S晶體管11的漏極作為集電極，第二 N溝道M0S晶體管12的源極作為 發(fā)射極、以及第一和第二 N溝道M0S晶體管的公共襯底區(qū)域作為基極。第二放電電路20包括電阻器21和二極管22。電阻器21被連接在連接端子1_1 和內(nèi)部邏輯1_3之間。二極管22在其陰極處被連接至電阻器21和內(nèi)部邏輯1_3之間的連 接點并且在其陽極處被連接至接地GND。當大于或者等于二極管22的擊穿電壓的電壓被施加給連接端子1_1時反向電流 流過二極管22。因此，當EOS被施加給連接端子1_1時，二極管22允許電流從連接端子1_1 流過電阻器21流到接地GND。電阻器21限制當施加EOS時流過二極管22的電流。因此，即使當連續(xù)地施加EOS 時二極管22也不被損壞。過電壓檢測電路30包括P溝道M0S晶體管31和時間常數(shù)電路32。P溝道M0S晶 體管31的源極被連接至電阻器21的被連接至連接端子1_1的端子，并且P溝道M0S晶體 管31的柵極被連接至電阻器21的被連接至內(nèi)部邏輯1_3的輸入端子的另一端子。因此， 當二極管22擊穿并且允許電流流過電阻器21時P溝道M0S晶體管31檢測到出現(xiàn)的電阻 器21上的壓降，并且生成過電壓檢測信號。時間常數(shù)電路32包括被并聯(lián)地連接在P溝道M0S晶體管31的漏極和接地GND之 間的電容器32b和電阻器32a。確定時間常數(shù)電路的時間常數(shù)的電容器32b的電容值和電 阻器32a的電阻值被設置為時間常數(shù)長于ESD的上升時間并且短于EOS的上升時間。P溝道M0S晶體管31的漏極被連接至時間常數(shù)電路32并且還被連接至被包括在 第一放電電路10中的第一 N溝道M0S晶體管11的柵極。在P溝道M0S晶體管31的柵極 處生成用作過電壓檢測信號的柵極電壓Vgate并且將其提供給第一 N溝道M0S晶體管11 的柵極。時間常數(shù)電路32控制過電壓檢測信號的上升時間。如上所述，與EOS相比ESD更加突然地上升。通過以上述方式設置時間常數(shù)電路
932的CR時間常數(shù)，柵極電壓Vgate跟隨被提供給連接端子的EOS電壓的上升而上升。將會參考圖2至圖4B描述形成在第一放電電路10中的雙極晶體管13。圖2是圖1中所示的第一放電電路10的橫截面圖。第一放電電路10形成在半導體襯底中的P型表面層14上。第一 N溝道M0S晶體 管11形成有形成在P型層14的表面中的源極N+區(qū)域14e和漏極N+區(qū)域14a。第二 N溝 道M0S晶體管12形成有形成在P型層14的表面中的源極N+區(qū)域14b和漏極N+區(qū)域14e。 即，N+區(qū)域14e被共享作為第一和第二 N溝道M0S晶體管11和12的源極和漏極區(qū)域。如圖2中所示，在第一 N溝道M0S晶體管11的柵電極14c下，緊接著第一 N溝道 M0S晶體管11的漏極N+區(qū)域14a形成N—區(qū)域14d。另外，緊挨著N+區(qū)域14e的兩端形成 N_區(qū)域14f和14g。此外，在第二 N溝道M0S晶體管12的柵電極14h下方，緊挨著第二 N溝 道M0S晶體管12的源極N+區(qū)域14b形成N—區(qū)域14i。雙極晶體管13具有第一 N溝道M0S晶體管11的漏極N+區(qū)域14a作為集電極、第 二 N溝道M0S晶體管12的源極N+區(qū)域14b作為發(fā)射極、以及P型層14作為基極。通過其中第一和第二 N溝道M0S晶體管11和12的漏極和源極共享半導體襯底的 P型層14的表面中的擴散區(qū)域的構造，實現(xiàn)圖2中所示的雙極晶體管13。圖3A是示出當提供0V的電壓作為柵極電壓Vgate時流過第一放電電路10的電 流的圖。圖3B是第一 N溝道M0S晶體管11的N—漏極區(qū)域14d的相應的能帶圖。 具體地，圖3A示出流過第一放電電路10的兩個電流Ih和IA，并且圖3B示出在區(qū) 域14d中的深度方向上(由圖2中的箭頭“d”所示)的能級。參考圖3B，Poly(多晶硅層) 對應于柵電極14c，Si02對應于硅氧化物柵介質(zhì)膜，并且N擴散(擴散層)對應于區(qū)域14d。圖3A示出將0V的電壓作為柵極電壓Vgate提供給第一 N溝道M0S晶體管11的 柵電極14c并且在第一 N溝道M0S晶體管11的漏極N+區(qū)域14a上通過連接端子1_1 (焊 盤)施加大的正焊盤電壓Vpad的情況。在這樣的情況下，如圖3B中所示，在N_區(qū)域14d的表面附近N_區(qū)域14d的導帶Ec 以及價帶Ev顯著地彎曲。由于彎曲使N_區(qū)域14d的表面附近的導帶Ec和價帶Ev之間的 帶隙變窄，因此價帶Ev中的電子e_會隧穿導帶Ec。在電子e_隧穿導帶Ec之后，空穴h+留 在價帶Ev中。如圖3A中所示，通過空穴h+生成的空穴電流Ih從N_區(qū)域14d流到半導體襯底中 的P型層14。當空穴電流Ih流過P型層的電阻14j時，雙極晶體管13的基極電勢上升并 且雙極晶體管13的發(fā)射極和基極之間的結被正向偏置。正向偏置允許大的電流IA從連接 端子1_1流到接地GND。因此，當提供0V的電壓作為柵極電壓Vgate時，隧穿效應有助于雙極晶體管13的 基極電勢的增加。結果，雙極晶體管13容易地變成導通。圖4A是示出當提供大于0V的電壓作為柵極電壓Vgate時流過第一放電電路10 的電流的圖。圖4B是第一 N溝道M0S晶體管11的漏極N_區(qū)域14d的相應的能帶圖。具體地，圖4A示出流過第一放電電路10的兩個電流Ih和IB，并且圖4B示出在第 一 N溝道M0S晶體管11的N—區(qū)域14d中的深度方向上(由圖2中的箭頭“d”所示)的能級。圖4A示出將大于0V的電壓作為柵極電壓Vgate提供給第一 N溝道M0S晶體管11的柵電極14c以及將大于被提供給柵電極14c的電壓的電壓Vpad通過連接端子1_1提供 給漏極N+區(qū)域14a的情況。在這樣的情況下，如圖4B中所示，在N_區(qū)域14d的表面的附近N_區(qū)域14d的導帶 Ec和價帶Ev僅稍微地彎曲。在這樣的情況下，因為沒有使價帶Ev和導帶Ec之間的帶隙顯 著地變窄，所以隧穿沒有容易地出現(xiàn)并且限制了 N—區(qū)域14d中的空穴h+的產(chǎn)生。結果，因 為由空穴h+生成的電流Ih小，所以雙極晶體管13沒有容易地導通。為了當提供大于0V的柵極電壓Vgate時導通雙極晶體管13并且允許大電流IB 流動，必須在柵極電壓Vgate和焊盤電壓Vpad之間提供充分大的電勢差。這意味著，為了 導通雙極晶體管13，需要通過柵極電壓Vgate的電勢使得焊盤電壓Vpad變得比圖3A的情 況更高。g卩，通過Vpad_on_0V+Vgate給出當柵極電壓Vgate大于0V(柵極電壓Vgate > 0V)時雙極晶體管13導通的觸發(fā)電壓Vpad_0n_p0S，其中Vpad_On_0V是當柵極電壓Vgate 是0V(柵極電壓Vgate = 0V)時的觸發(fā)電壓。因此，隨著柵極電壓Vgate增加，觸發(fā)電壓也 增加。接下來，將會解釋當EOS被施加時以及當ESD被施加時保護電路1_2的操作，和保 護電路1_2(參見圖1)的正常操作。首先，將會參考圖5和圖6描述當EOS被施加時保護電路1_2的操作。圖5示出當EOS被施加給圖1中所示的半導體集成電路1時流過保護電路1_2的 電流的路徑。圖6是示出在圖5中所示的半導體集成電路1的每個節(jié)點處的電勢的圖。注意，當沒有從過電壓檢測電路30提供過電壓檢測信號時第二放電電路20操作 的電壓比第一放電電路10操作的電壓低。具體地，被包括在第二放電電路20中的二極管 22在例如8. 5V的反向偏置電壓處導通(或者擊穿)。當焊盤電壓Vpad和柵極電壓Vgate 之間的電勢差(Vpad-Vgate)變成例如10V或者更大時被包括在第一放電電路10中的雙極 晶體管13導通。參考圖5，在10ii s中從0V上升到11V(如圖6中所示)的EOS被作為焊盤電壓 Vpad施加給半導體集成電路1的連接端子1_1。E0S被施加給沒有被提供電源電壓的半導 體集成電路1。在E0S電壓達到第二放電電路20的工作電壓之前，P溝道M0S晶體管31的柵極 電壓Vin和焊盤電壓Vpad處于相同的電勢。因此，P溝道M0S晶體管31處于截止狀態(tài)，并 且第一 N溝道M0S晶體管11的柵極電壓Vgate保持在0V。當焊盤電壓Vpad超過8. 5V的二極管22的擊穿電壓時，電流II流過二極管22。 此電流II在P溝道M0S晶體管31的源極和柵極之間生成負電壓Vgs。當電壓Vgs達到或 者超過P溝道M0S晶體管31的閾值電壓時，P溝道M0S晶體管31導通。結果，電流12通過包括P溝道M0S晶體管31和電阻器32a的路徑流到接地GND。 因為通過電阻器32a和電容器32b定義的時間常數(shù)被設置為小于EOS的上升時間，所以柵 極電壓Vgate跟隨焊盤電壓的增加。即，隨著焊盤電壓增加柵極電壓增加。因此，即使焊盤電壓Vpad達到例如11V，焊盤電壓Vpad和柵極電壓Vgate之間的 電勢差(Vpad-Vgate)僅達到9. 4V。換言之，電勢差沒有超過例如10V的第一放電電路10 的工作電壓。因此，當E0S被施加時雙極晶體管13沒有導通，并且沒有被損壞。
接下來，將會參考圖7和圖8描述當ESD被施加時保護電路1_2的操作。圖7示出當ESD被施加給圖1中所示的半導體集成電路1時流過保護電路1_2的 電流的路徑。圖8是示出在圖7中所示的半導體集成電路1的每個節(jié)點處的電勢的圖。參考圖7，在非常短的時間段內(nèi)上升的ESD被作為焊盤電壓Vpad施加給半導體集 成電路1的連接端子1_1。在圖8中所示的示例中，在2ns的時段中，焊盤電壓Vpad上升 到10. 3V，這高于第二放電電路的工作電壓。因此，二極管22導通并且電流12流過P溝道 M0S晶體管31。然而，因為時間常數(shù)電路32的時間常數(shù)被設置為大于ESD的上升時間，所以柵極 電壓Vgate沒有立即地上升，或者跟隨焊盤電壓的上升。例如，如圖8中所示，在焊盤電壓 的上升期間柵極電壓Vgate大約保持在0V。結果，在柵極電壓Vgate完全地上升之前，在t < 2ns中，焊盤電壓Vpad和柵極電壓Vgate之間的電勢差(Vpad_Vgate)達到10V，這是第 一放電電路的工作電壓。當電勢差達到工作電壓時雙極晶體管13導通，并且由于正反饋導致進入低電阻 狀態(tài)。結果，大電流流過雙極晶體管13，并且能夠防止內(nèi)部邏輯1_3被損壞。如果通過電阻器32a和電容器32b形成的時間常數(shù)電路32的時間常數(shù)太長，那么 當EOS被施加時可能損壞第一放電電路10。如果時間常數(shù)太短，那么當ESD被施加時第一 放電電路可能不能操作并且內(nèi)部邏輯1_3可能被損壞。因此，必須適當?shù)卦O置時間常數(shù)電 路32的時間常數(shù)，即，長于ESD的上升時間并且短于EOS的上升時間。然而，例如，如果第二放電電路20是在經(jīng)過長于ESD的上升時間的延遲時間之后 進行操作的電路，那么能夠在沒有提供任何時間常數(shù)電路的情況下構造保護電路1_2。在這 樣的情況下，就在第二放電電路20開始操作之后，即，在經(jīng)過第二放電電路的延遲時間之 后，過電壓檢測電路30將過電壓檢測信號提供給第一放電電路10。接下來，將會描述保護電路1_2的正常操作。在正常操作中，內(nèi)部邏輯1_3以例如3. 3V的電源電壓進行操作。因此，從3. 3V到 0V的電壓被作為焊盤電壓Vpad提供給半導體集成電路1的連接短租1_1。因為在3. 3V的 電壓處二極管22沒有導通(或者沒有擊穿)，所以電阻器21上的壓降沒有出現(xiàn)并且電流 12沒有流過P溝道M0S晶體管31。因此，柵極電壓Vgate保持在0V。然而，因為焊盤電壓Vpad是3. 3V或者更少，所以雙極晶體管13保持在截止狀態(tài) 并且保護電路1_2沒有影響半導體集成電路1的正常操作。接下來，將會描述根據(jù)本發(fā)明的第二實施例的另一半導體集成電路。圖9示出根據(jù)本發(fā)明的第二實施例的半導體集成電路2的構造。注意，等效于圖1中所示的半導體集成電路的元件被給予相同的附圖標記并且將 會僅描述不同。圖9中所示的半導體集成電路2包括保護電路2_2。保護電路2_2包括過電壓檢 測電路40，其代替被包括在圖1中所示的半導體集成電路1的保護電路1_2中的過電壓檢 測電路30。過電壓檢測電路40包括被串聯(lián)地連接在第一放電電路10的第一 N溝道M0S晶體 管11的柵極和連接端子1_1之間的兩個P溝道M0S晶體管41a和41b。過電壓檢測電路 40進一步包括時間常數(shù)電路42，該時間常數(shù)電路42包括電阻器42a和電容器42b。
電阻器42a被連接在第一 N溝道M0S晶體管11的柵極和高電勢電源線之間。在 正常操作期間高電勢電源線將具有比接地GND高的電勢的電源電壓I0VDD提供給內(nèi)部邏輯 1_3。電容器42b被連接在第一 N溝道M0S晶體管11的柵極和接地GND之間。通過電阻器 42a和電容器42b確定的時間常數(shù)電路42的時間常數(shù)被設置為大于ESD的上升時間并且小 于EOS的上升時間。將會描述保護電路2_2的正常操作以及當EOS被施加時和當ESD被施加時保護電 路2_2的操作。首先，將會參考圖10和圖11來描述當EOS被施加時在保護電路2_2中執(zhí)行的操作。圖10示出當EOS被施加給圖9中所示的半導體集成電路2時流過保護電路2_2的 電流的路徑。圖11是示出在圖10中所示的半導體集成電路2的每個節(jié)點處的電勢的圖。假定被提供給圖10中所示的電阻器42a的電源電壓I0VDD是0V(GND電勢)，這是 使雙極晶體管13導通的最壞條件。即，假定電阻器42a和電容器42b被并聯(lián)地連接在第一 N溝道M0S晶體管11的柵極和GND電勢之間。參考圖10，將在例如10ii s中從0V上升到11V(如圖11中所示)的E0S作為焊盤 電壓Vpad提供給半導體集成電路2的連接端子1_1。當焊盤電壓Vpad超過例如8. 5V的二極管22的擊穿電壓時，電流II流過二極管 22。此電流II在P溝道M0S晶體管41a的源極和柵極之間生成負電壓Vgs。當電壓Vgs達 到或者超過P溝道M0S晶體管41a的閾值電壓時，P溝道M0S晶體管41a導通。結果，電流 12流過包括P溝道M0S晶體管41a、P溝道M0S晶體管41b、以及電阻器42a的路徑流到高 電勢電源線。此電流12生成例如2. 5V的P溝道M0S晶體管41b和P溝道M0S晶體管41a之間 的連接點處的電壓Vmid，和例如1. 5V的柵極電壓Vgate。因此，即使焊盤電壓Vpad上升到 11V，焊盤電壓Vpad和柵極電壓Vgate之間的電勢差(Vpad-Vgate)僅達到9. 5V。因此，雙 極晶體管13沒有導通。接下來，將會參考圖12和圖13描述當ESD被施加時在保護電路2_2中執(zhí)行的操作。圖12示出當ESD被施加給圖9中所示的半導體集成電路2時流過保護電路2_2的 電流的路徑。圖13是示出在圖12中所示的半導體集成電路2的每個節(jié)點處的電勢的圖。參考圖12，在非常短的時間段內(nèi)上升的ESD被作為焊盤電壓Vpad施加給半導體集 成電路2的連接端子1_1。在圖13中所示的示例中，在2ns的時段中，焊盤電壓Vpad上升 到10. 3V，這高于第二放電電路的工作電壓。因此，二極管22導通(或者擊穿)以允許電流 II流過。此電流II在P溝道M0S晶體管41a的源極和柵極之間生成負電壓Vgs。當電壓Vgs達到或者超過P溝道M0S晶體管41a的閾值電壓時，P溝道M0S晶體 管41a導通。因此，電流12流過包括P溝道M0S晶體管41a和P溝道M0S晶體管41b的路 徑。然而，因為由電容器42b和電阻器42a確定的時間常數(shù)電路42的時間常數(shù)大于ESD的 上升時間，所以柵極電壓Vgate沒有立即上升。結果，在柵極電壓Vgate完全地上升之前，在t < 2ns中，焊盤電壓Vpad和柵極電 壓Vgate之間的電勢差(Vpad-Vgate)達到10V，這是第一放電電路的工作電壓。當電勢差達到工作電壓時雙極晶體管13導通，并且由于正反饋導致進入低電阻狀態(tài)。因此能夠允許 大電流流動，并且防止損壞內(nèi)部邏輯1_3。接下來，將會描述保護電路2_2的正常操作。例如，電源電壓I0VDD是3. 3V。作為焊盤電壓Vpad，從外部電路交替地提供“H”電 平信號(5V)和“L”電平信號_。當“H”電平信號(5V)被作為焊盤電壓Vpad提供給連 接端子1_1時，因為“H”電平信號低于二極管22的擊穿電壓所以二極管22沒有導通(或 者沒有擊穿)。結果，沒有生成電阻器21上的壓降。P溝道M0S晶體管41a的源極和柵極之間的 電壓Vgs保持在0V，并且P溝道M0S晶體管41a保持在截止狀態(tài)。因此，沒有泄漏電流流過 P溝道M0S晶體管41a。在各個晶體管中，在其柵極、源極、以及漏極之間的電勢差小于或者 等于3. 3V，并且沒有超過器件的耐受電壓。當“L”電平信號(0V)被作為焊盤電壓Vpad提供給連接端子1_1時，二極管22仍 然處于截止狀態(tài)。因為P溝道M0S晶體管41b的柵極和源極被連接在一起并且柵極處的電 壓是3. 3V，所以P溝道M0S晶體管41b處于截止狀態(tài)。因此，沒有泄漏電流流過P溝道M0S 晶體管41b。在第一實施例中，如上所述，時間常數(shù)電路32包括電阻器32a和電容器32b。在 第二實施例中，時間常數(shù)電路42包括電阻器42a和電容器42b。然而，只要能夠通過例如P 溝道M0S晶體管31的柵極的寄生電容實現(xiàn)設置時間常數(shù)所需要的電容，就不需要提供電容 器32b或者42b作為時間常數(shù)電路32或者42的元件。當需要接收具有大于電源電壓I0VDD的電壓的外部信號而沒有損壞器件時第二 實施例是有效的。具體地，因為在正常操作期間第一 N溝道M0S晶體管11的柵極被保持在 I0VDD，所以沒有通過外部信號損壞第一 N溝道M0S晶體管11。另一方面，因為在正常操作 期間第一 N溝道M0S晶體管的柵極被保持在0V，所以第一實施例僅能夠接收具有與電源電 壓相同的電壓的外部信號。在第二實施例中，在正常操作期間，第一 N溝道M0S晶體管11的柵極電壓Vgate 處于I0VDD的電平。因此，第二 N溝道M0S晶體管12的柵極應保持在沒有生成泄漏電流的 電平(例如，GND電平)。另一方面，在第一實施例中，因為在正常操作期間第一 N溝道M0S 晶體管11的柵極被保持在GND電平，所以第二 N溝道M0S晶體管12的柵極電壓能夠被設 置為任意的電平。在上述第一和第二實施例中，第二 N溝道M0S晶體管12的柵極被連接至源極 (GND)并且通過過電壓檢測電路控制第一 N溝道M0S晶體管11的柵極。能夠?qū)⒈Ｗo電路 修改為在正常操作中，通過從內(nèi)部邏輯1_3提供的信號控制第一和第二 N溝道M0S晶體管 的柵極。因此，在正常操作中可以利用第一放電電路的第一和第二 N溝道M0S晶體管11和 12作為輸出晶體管。例如，第二 N溝道M0S晶體管12的柵極可以被連接至內(nèi)部邏輯1_3而沒有連接至 源極(GND)。除了過電壓檢測信號之外，第一 N溝道M0S晶體管的柵極還可以接收來自于內(nèi) 部邏輯1_3的信號。在這樣的情況下，當用于執(zhí)行正常操作的電源電壓沒有被提供給內(nèi)部邏輯1_3 時，被連接至內(nèi)部邏輯1_3的第二 N溝道M0S晶體管12的柵極被固定在GND電平。此外，僅通過過電壓檢測電路控制第一 N溝道M0S晶體管11的柵極。因此，當ESD或者EOS被施 加給連接端子時，第一和第二 N溝道M0S晶體管像第一和第二示例性實施例中的第一放電 電路一樣進行操作。通過另一構造可以實現(xiàn)包括上述第一和第二示例性實施例中的級聯(lián)N溝道M0S晶 體管11和12的第一放電電路10。例如，第一放電電路10可以包括除了級聯(lián)N溝道M0S晶 體管之外的閘流管型放電器件。可以利用級聯(lián)N溝道M0S晶體管生成用于觸發(fā)閘流管型器 件以允許電流流動的觸發(fā)電流。而且，在上述第一和第二實施例中，二極管22用作第二放電電路20中的放電器 件?；蛘撸梢允褂闷渲刑娲O管的N溝道M0S晶體管用作放電器件的電路。N溝道M0S 晶體管的漏極可以被連接至內(nèi)部邏輯1_3的輸入端子，并且N溝道M0S晶體管的柵極和源 極可以被連接至電源線。此外，用于電流檢測的電阻器可以被插入在二極管22的陰極和內(nèi)部邏輯1_3的輸 入端子之間。
1權利要求
一種半導體集成電路，包括內(nèi)部電路，所述內(nèi)部電路具有被連接至連接端子的輸入端子；保護電路，所述保護電路向電源線放電被提供給所述連接端子的過電壓，所述過電壓高于所述內(nèi)部電路的工作電壓，所述保護電路包括第一放電電路，所述第一放電電路被連接至所述連接端子；第二放電電路，所述第二放電電路被連接至所述連接端子并且向所述電源線放電所述過電壓；以及過電壓檢測電路，所述過電壓檢測電路檢測流過所述第二放電電路的放電電流并且當檢測到所述放電電流時生成被提供給所述第一放電電路的過電壓檢測信號，其中當提供所述過電壓檢測信號時，使得當沒有提供所述過電壓檢測信號時對所述過電壓進行放電的所述第一放電電路不能放電所述過電壓。
2.根據(jù)權利要求1所述的半導體集成電路，其中所述第二放電電路包括第一電阻器， 所述內(nèi)部電路的所述輸入端子通過所述第一電阻器被連接至所述連接端子；以及放電器 件，所述放電器件被連接在所述內(nèi)部電路的所述輸入端子和所述電源線之間。
3.根據(jù)權利要求2所述的半導體集成電路，其中所述放電器件包括二極管，所述二極 管具有被連接至所述內(nèi)部電路的所述輸入端子的陰極端子和被連接至所述電源線的陽極 端子。
4.根據(jù)權利要求1所述的半導體集成電路，其中所述第一放電電路包括第一 N溝道M0S晶體管，所述第一 N溝道M0S晶體管具有被連接至所述連接端子的漏 極和被提供有所述過電壓檢測信號的柵極；和第二 N溝道M0S晶體管，所述第二 N溝道M0S晶體管具有被連接至所述第一 N溝道M0S 晶體管的源極的漏極、被提供有固定電壓的柵極、以及被連接至所述電源線的源極。
5.根據(jù)權利要求4所述的半導體集成電路，其中所述第一和第二 N溝道M0S晶體管形成有在半導體襯底的表面中的P型層的表面中的 共享N型擴散區(qū)域，所述共享N型擴散區(qū)域形成所述第一 N溝道M0S晶體管的源極和所述 第二 N溝道M0S晶體管的漏極；并且所述第一放電電路包括雙極晶體管，所述雙極晶體管具有 基極，利用所述P型層形成所述基極；集電極，利用形成所述第一 N溝道M0S晶體管的漏極的所述P型層的所述表面中的第一N型擴散區(qū)域形成所述集電極；以及發(fā)射極，利用形成所述第二 N溝道M0S晶體管的源極的所述P型層的所述表面中的第二N型擴散區(qū)域形成所述發(fā)射極。
6.一種半導體集成電路，包括內(nèi)部電路，所述內(nèi)部電路具有被連接至連接端子的輸入端子； 保護電路，所述保護電路向電源線放電被提供給所述連接端子的過電壓，所述過電壓 高于所述內(nèi)部電路的工作電壓，所述保護電路包括第一放電電路，所述第一放電電路被連接至所述連接端子；第二放電電路，所述第二放電電路被連接至所述連接端子并且向所述電源線放電所述 過電壓；以及過電壓檢測電路，所述過電壓檢測電路檢測流過所述第二放電電路的放電電流并且當 檢測到所述放電電流時生成被提供給所述第一放電電路的過電壓檢測信號，所述過電壓檢 測電路包括檢測器件，所述檢測器件檢測所述放電電流并且生成所述過電壓檢測信號；以及時間常數(shù)電路，所述時間常數(shù)電路具有由電容器和第二電阻器確定的時間常數(shù)，所述 時間常數(shù)電路控制所述過電壓檢測信號的上升時間，其中當提供所述過電壓檢測信號時，使得當沒有提供所述過電壓檢測信號時對所述過 電壓進行放電的所述第一放電電路不能放電所述過電壓。
7.根據(jù)權利要求6所述的半導體集成電路，其中所述電容器包括與所述第二電阻器并 聯(lián)連接的寄生電容。
8.根據(jù)權利要求6所述的半導體集成電路，其中所述時間常數(shù)電路控制所述過電壓檢測信號的上升時間，使得當具有比所述過電壓檢 測信號的上升時間長的第一持續(xù)時間的第一過電壓被施加給所述連接端子時，在流過所述 第一放電電路的第一放電電流損壞所述第一放電電路之前使得所述第一放電電路不能放 電所述第一過電壓。
9.根據(jù)權利要求8所述的半導體集成電路，其中所述時間常數(shù)電路控制所述過電壓檢測信號的上升時間，使得當具有比所述過電壓檢 測信號的上升時間短的第二上升時間的第二過電壓被提供給所述連接端子時，所述第一放 電電路放電所述第二過電壓。
10.根據(jù)權利要求6所述的半導體集成電路，其中第二放電電路包括第一電阻器，所述內(nèi)部電路的所述輸入端子通過所述第一電阻器 被連接至所述連接端子；以及放電器件，所述放電器件被連接在所述內(nèi)部電路的所述輸入 端子和所述電源線之間，并且所述檢測器件包括P溝道M0S晶體管，所述P溝道M0S晶體管具有被連接至所述連接 端子的源極和被連接至所述內(nèi)部電路的所述輸入端子的柵極以及生成所述過電壓檢測信 號的漏極。
11.根據(jù)權利要求6所述的半導體集成電路，其中所述第一放電電路包括第一 N溝道M0S晶體管，所述第一 N溝道M0S晶體管具有被連接至所述連接端子的漏 極和被提供有所述過電壓檢測信號的柵極；以及第二 N溝道M0S晶體管，所述第二 N溝道M0S晶體管具有被連接至所述第一 N溝道M0S 晶體管的源極的漏極、被提供有固定電壓的柵極、以及被連接至所述電源線的源極。
12.根據(jù)權利要求8所述的半導體集成電路，其中所述第一和第二 N溝道M0S晶體管被形成有在半導體襯底的表面中的P型層的表面中 的共享N型擴散區(qū)域，所述共享N型擴散區(qū)域形成所述第一 N溝道M0S晶體管的源極和所 述第二 N溝道M0S晶體管的漏極；并且所述第一放電電路包括雙極晶體管，所述雙極晶體管具有基極，利用所述P型層形成所述基極；集電極，利用形成所述第一 N溝道M0S晶體管的漏極的所述P型層的所述表面中的第 一N型擴散區(qū)域形成所述集電極；以及發(fā)射極，利用形成所述第二 N溝道M0S晶體管的源極的所述P型層的所述表面中的第 二 N型擴散區(qū)域形成所述發(fā)射極。
13.—種針對被提供給連接端子的過電壓來保護半導體集成電路的方法，所述過電壓 高于所述半導體集成電路的內(nèi)部電路的工作電壓，所述方法包括提供被連接至所述連接端子的第一放電電路；提供被連接至所述連接端子的第二放電電路并且通過所述第二放電電路向電源線放 電所述過電壓；檢測流過所述第二放電電路的放電電流并且當檢測到所述放電電流時生成過電壓檢 測信號；以及將所述過電壓檢測信號提供給當沒有被提供所述過電壓檢測信號時對所述過電壓進 行放電的所述第一放電電路，并且使得所述第一放電電路不能放電所述過電壓。
14.根據(jù)權利要求13所述的方法，其中所述過電壓包括第一過電壓，所述第一過電壓具有第一上升時間和第一持續(xù)時間； 以及第二過電壓，所述第二過電壓具有比所述第一上升時間短的第二上升時間和比所述第 一持續(xù)時間短的第二持續(xù)時間；所述過電壓檢測信號的生成包括控制所述過電壓檢測信號的上升時間比所述第一過 電壓的所述第一上升時間短。
15.根據(jù)權利要求14所述方法，其中所述過電壓檢測信號的生成進一步包括控制所 述過電壓檢測信號的上升時間比所述第二過電壓的所述第二上升時間長。
全文摘要
本發(fā)明涉及一種具有防ESD和EOS的保護電路的半導體集成電路。半導體集成電路具有內(nèi)部電路，該內(nèi)部電路具有被連接至連接端子的輸入端子；保護電路，該保護電路向電源線放電被提供給連接端子的過電壓。保護電路包括第一放電電路，該第一放電電路被連接至連接端子；第二放電電路，該第二放電電路被連接至連接端子并且向電源線放電過電壓；以及過電壓檢測電路，該過電壓檢測電路檢測流過第二放電電路的放電電流并且當檢測到放電電流時生成過電壓檢測信號。當提供過電壓檢測信號時，使得第一放電電路不能放電過電壓。
文檔編號H02H9/04GK101877351SQ20101017135
公開日2010年11月3日 申請日期2010年4月28日 優(yōu)先權日2009年4月28日
發(fā)明者平田元 申請人:川崎微電子股份有限公司