專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一個(gè)具有多個(gè)供電電平并且導(dǎo)致邏輯電路在極低的供電電壓上工作的半導(dǎo)體集成電路，更具體的是涉及具有一個(gè)工作電路和一個(gè)后備電路的半導(dǎo)體集成電路。
背景技術(shù)：
近年來(lái)半導(dǎo)體集成電路的封裝密度顯著增加。在千兆位級(jí)的半導(dǎo)體存儲(chǔ)器設(shè)備中，數(shù)億半導(dǎo)體元件被壓縮在一個(gè)單獨(dú)的芯片中。在一個(gè)64位微處理器中，數(shù)百萬(wàn)至數(shù)千萬(wàn)半導(dǎo)體元件被壓縮在一個(gè)單獨(dú)的芯片中。通過(guò)元件的小型化改進(jìn)了封裝密度。在1吉位DRAM(動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)中，已經(jīng)使用柵極長(zhǎng)度為0.15μm的MOS晶體管。在具有更高封裝密度的DRAM中，會(huì)使用柵極長(zhǎng)度為0.1μm或更低的MOS晶體管。
在這種非常小的MOS晶體管中，因產(chǎn)生熱載流子而導(dǎo)致晶體管特性退化，或者因TDDB(時(shí)間相關(guān)絕緣體擊穿)而發(fā)生絕緣膜擊穿。當(dāng)增加襯底區(qū)域或其它區(qū)域中的雜質(zhì)濃度以抑制因柵極長(zhǎng)度縮短造成的閾值電壓下降時(shí)，源極和漏極的結(jié)電壓下降。
為了保證這些精細(xì)元件的可靠性，重要的是降低供電電壓。即，通過(guò)減弱源極和漏極之間的水平電場(chǎng)以防止產(chǎn)生熱載流子，并且通過(guò)減弱柵極和體之間的垂直電場(chǎng)以防止TDDB。此外，降低供電電壓減少了源極和體之間的結(jié)以及漏極和材料之間的結(jié)上施加的反向偏壓，從而來(lái)對(duì)付擊穿電壓的降低。
在其市場(chǎng)近年來(lái)快速增長(zhǎng)的移動(dòng)信息裝置中，廣泛使用諸如鋰離子電池的高能量密度輕型電源。由于鋰離子電池的電壓大約有3V，高于非常小的MOS晶體管的擊穿電壓。所以當(dāng)鋰離子電池被用于使用非常小的晶體管的電路時(shí)，有必要使用DC-DC變壓器降低其電壓。由于邏輯電路中使用的CMOS電路的功耗與工作頻率和供電電壓的平方成正比，所以降低供電電壓對(duì)于減少芯片功耗有重要的意義。
為了更長(zhǎng)時(shí)間使用移動(dòng)信息裝置需要高能量密度電池，高效率DC-DC變壓器，和低電壓集成電路。從減少LSI的功耗的角度出發(fā)，期望使用降低的供電電壓，尤其是在消耗大量功率的微處理器或基帶LSI中。
另一方面，移動(dòng)信息裝置需要諸如DRAM或SRAM(隨機(jī)訪問(wèn)存儲(chǔ)器)的存儲(chǔ)器元件以及邏輯電路。在DRAM中，首要任務(wù)是保證單元中有足夠的電荷以增加對(duì)軟件差錯(cuò)的承受能力。在SRAM中，首要任務(wù)是避免當(dāng)在低供電電壓上工作時(shí)降低速度。所以在DRAM和SRAM中尚未象邏輯電路中那樣能夠顯著減少功耗。當(dāng)前已經(jīng)實(shí)際使用了在大約1.5V的供電電壓上工作的元件。
然而大約1.5V的供電電壓遠(yuǎn)高于邏輯電路可以使用的低電壓。為此，期望同時(shí)包含存儲(chǔ)器電路和邏輯電路的LSI采用并且將采用根據(jù)各個(gè)電路部分提供各種供電電壓的多個(gè)供電結(jié)構(gòu)。
圖1示出了通過(guò)把一個(gè)存儲(chǔ)器電路和一個(gè)邏輯電路集成到一個(gè)單獨(dú)芯片及其電源結(jié)構(gòu)中獲得的移動(dòng)信息裝置半導(dǎo)體集成電路。電源系統(tǒng)由一個(gè)鋰離子電池1700和一個(gè)DC-DC變壓器1701組成。半導(dǎo)體集成電路1704由一個(gè)邏輯電路1702和一個(gè)片內(nèi)存儲(chǔ)器電路1703組成。
更具體地說(shuō)，鋰離子電池1700的3V電壓被DC-DC變壓器1700轉(zhuǎn)換成0.5V電壓。為邏輯電路1702提供0.5V電源。另一方面，由于片內(nèi)存儲(chǔ)器電路1703通常需要1.5到2.0V或更高的供電電壓進(jìn)行高速操作，所以向存儲(chǔ)器電路1703提供鋰離子電池1700的3V電源。
在圖1的結(jié)構(gòu)中，將邏輯電路的供電電壓從3V降低到大約0.5V理論上允許將操作功耗減少大約95％，因而大大減少了功耗。
然而當(dāng)通常工作在從3V到2V的供電電壓范圍的CMOS電路的供電電壓降低時(shí)，由于閾值電壓其實(shí)較高，因而產(chǎn)生了一個(gè)問(wèn)題元件的工作速度減少或者不工作。
為了解決這個(gè)問(wèn)題，在供電電壓降低時(shí)降低MOS晶體管的閾值電壓。例如，為了配置一個(gè)在0.5V的低供電電壓上工作的邏輯電路，有必要使用一個(gè)閾值電壓絕對(duì)數(shù)值大約為0.1到0.15V的MOSFET，上述閾值電壓大約是常規(guī)MOSFET的閾值電壓的1/3。
然而對(duì)于這種低閾值電壓，如果確定一個(gè)MOSFET的子閾值特性為100mV/10(100mV/decade)，則在MOSFET關(guān)閉時(shí)泄漏電流顯著增加大約三個(gè)量級(jí)。
因此在僅僅降低供電電壓的方案中，可以減少工作功耗，而裝置在后備狀態(tài)中的功耗顯著增加。所以半導(dǎo)體集成電路實(shí)際上不適于移動(dòng)信息裝置。
圖2示出了一個(gè)被用來(lái)克服上述問(wèn)題的已知半導(dǎo)體集成電路。一個(gè)供電電壓變壓器1801將鋰離子電池1800的3V電壓轉(zhuǎn)換成0.5V電壓以便向包含一個(gè)邏輯電路1802的半導(dǎo)體集成電路1805提供低到0.5V的電壓，從而減少了工作功耗。
半導(dǎo)體集成電路1805還包括一個(gè)正供電電壓發(fā)生器1803和一個(gè)負(fù)供電電壓發(fā)生器1804，并且產(chǎn)生一個(gè)高于正供電電壓發(fā)生器1803上的供電電壓的電壓和一個(gè)低于負(fù)供電電壓發(fā)生器1804上的接地電壓的電壓。半導(dǎo)體集成電路被用來(lái)將電壓發(fā)生器上產(chǎn)生的電壓提供到邏輯電路1802中的n阱和p阱(現(xiàn)在示出)，從而某種程度上降低了正常工作邏輯電路中的MOSFET的閾值電壓絕對(duì)數(shù)值以提高工作速度。
在圖2的結(jié)構(gòu)中，可以通過(guò)加大后備狀態(tài)邏輯電路中的MOSFET的閾值電壓絕對(duì)數(shù)值來(lái)減少功耗，從而減少了MOSFET關(guān)閉時(shí)的泄漏電流。然而當(dāng)電壓有0.5V電源中的電壓那么低時(shí)，這個(gè)技術(shù)會(huì)產(chǎn)生以下問(wèn)題。
在半導(dǎo)體集成電路中，通常在正供電電壓發(fā)生器1803和負(fù)供電電壓發(fā)生器1804中使用一個(gè)電荷泵方法。在0.5V電源的極低電壓上，普通電荷泵方法不能提供足以控制阱電壓的驅(qū)動(dòng)能力。試圖增加驅(qū)動(dòng)能力使得驅(qū)動(dòng)MOSFET的尺寸非常地大，結(jié)果電壓發(fā)生器的版面區(qū)域大于常規(guī)等價(jià)電路的版面區(qū)域。
圖3是幫助解釋關(guān)閉狀態(tài)中出現(xiàn)的泄漏電流問(wèn)題的圖例。在圖3中，為半導(dǎo)體集成電路1905提供三種電源。具體地，將鎳氫電池1900提供的3V電源(VDD)和接地電壓(VSS)連接到一個(gè)以片內(nèi)方式被集成到半導(dǎo)體集成電路中的邏輯電路1902上。另外，供電電壓變壓器1901提供的一個(gè)邏輯電路電源VD1(0.5V)通過(guò)一個(gè)高閾值pMOSFET 1093被連接到一個(gè)邏輯電路供電線VDDV。
在圖3的結(jié)構(gòu)中，當(dāng)在一個(gè)后備狀態(tài)存儲(chǔ)器電路1904中保存邏輯電路中的必要信息之后，pMOSFET 1903的柵極電壓(/STB)被變成VDD并且MOSFET 1903被變成關(guān)閉狀態(tài)。此時(shí)根據(jù)高閾值pMOSFET 1903的關(guān)閉特性確定泄漏電流具有非常小的數(shù)值。
然而由于在后備狀態(tài)中邏輯電路1902的電源被關(guān)閉，將邏輯電路的觸發(fā)器中的信息事先保存到存儲(chǔ)器電路中的過(guò)程如參考文獻(xiàn)(具有多閾值電壓CMOS的1V電源高速數(shù)字電路技術(shù)，S.Mutch等人，1995 IEEE固態(tài)電路雜志，Vol.30 No.8)所述。
并且，當(dāng)邏輯電路尺寸較大并且消耗大量功率時(shí)，有必要減少開(kāi)關(guān)晶體管pMOSFET 1903的接通電阻造成的電壓降以便為保持邏輯電路模塊的電路穩(wěn)定性和速度特性切斷電流。這使得pMOSFET 1903的元件尺寸非常地大。
結(jié)果，除控制pMOSFET 1903打開(kāi)和關(guān)閉電源的電路具有較大版面區(qū)域的問(wèn)題之外，還產(chǎn)生了另一個(gè)問(wèn)題驅(qū)動(dòng)pMOSFET 1903的柵極的驅(qū)動(dòng)器電路的功耗變得更高。
所以在邏輯電路中有必要使工作狀態(tài)的低功耗特性與后備狀態(tài)的低功耗特性兼容。通過(guò)所建議的已知方法滿足這個(gè)要求需要使用一個(gè)大規(guī)模電路進(jìn)行切換，這使得版面區(qū)域更大并且增加了半導(dǎo)體集成電路費(fèi)用。
當(dāng)邏輯電路規(guī)模較大時(shí)，需要花時(shí)間進(jìn)行切換。為了使切換更快速，有必要增加外部驅(qū)動(dòng)電路的驅(qū)動(dòng)能力，因而增加了功耗。此外，保存邏輯電路的觸發(fā)器中的信息需要一個(gè)附加電路，這增加了版面區(qū)域。
所以在移動(dòng)裝置的常規(guī)半導(dǎo)體集成電路中強(qiáng)烈要求在工作和后備狀態(tài)中實(shí)現(xiàn)較低的功耗并且滿足工作速度規(guī)定。
降低后備狀態(tài)中的功耗的方法包含一個(gè)產(chǎn)生高于半導(dǎo)體集成電路中邏輯電路的供電電壓的電壓和低于芯片上接地電壓的電壓從而控制住阱電壓的阱電壓控制方法，和一個(gè)使用具有良好關(guān)閉特性的FET構(gòu)造一個(gè)電源開(kāi)關(guān)的電源切換方法。
雖然這些方法可以降低后備功耗，但使用大約0.5V的極低供電電壓降低工作功耗導(dǎo)致以下問(wèn)題(1)在阱電壓控制方法中，需要增加版面區(qū)域以補(bǔ)償電壓發(fā)生器的供電電壓降低造成的驅(qū)動(dòng)能力下降。
(2)在阱電壓控制方法和電源切換方法中，在高速操作或切換到后備狀態(tài)的操作中增加了后備控制電路的功耗。
(3)在電源切換方法中，電源開(kāi)關(guān)FET造成的供電電壓下降削弱了電路穩(wěn)定性并且降低了速度特性。
(4)在電源切換方法的后備狀態(tài)中，需要一個(gè)保存數(shù)據(jù)的附加電路。
這些問(wèn)題使得版面區(qū)域更大，功耗更高并且設(shè)計(jì)更加復(fù)雜，導(dǎo)致集成電路費(fèi)用的增加。

發(fā)明內(nèi)容
為此一直期望這種半導(dǎo)體集成電路能夠在沒(méi)有使用復(fù)雜控制電路的情況下使得在大約0.5V的極低供電電壓上工作的邏輯電路的工作和后備狀態(tài)中實(shí)現(xiàn)較低的功耗。
根據(jù)本發(fā)明的第一方面，提供一個(gè)半導(dǎo)體集成電路，其中包括一個(gè)第一邏輯電路，上述第一邏輯電路具有一個(gè)第一輸入端子并且包括一個(gè)邏輯模塊，上述邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V1的第一電源和一個(gè)基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp1的pMISFET構(gòu)成的第一pMIS模塊和由具有一個(gè)閾值電壓Vtn1的nMISFET構(gòu)成的第一nMIS模塊；一個(gè)第二邏輯電路，上述第二邏輯電路具有一個(gè)第二輸入端子，這個(gè)第二輸入端子被連接到第一輸入端子并且具有與第一邏輯電路相同的邏輯功能，上述第二邏輯電路還包括一個(gè)邏輯模塊，這個(gè)邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V2(V2＜V1)的第二電源和基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp2(Vtp2＜Vtp1)的pMISFET構(gòu)成的第二pMIS模塊和由一個(gè)具有閾值電壓Vtn2(Vtn2＜Vtn1)的nMISFET構(gòu)成的第二nMIS模塊；和一個(gè)介于第一邏輯電路中的第一pMIS模塊和第一nMIS模塊之間以及第二邏輯電路中的第二pMIS模塊和第二nMIS模塊之間的輸出開(kāi)關(guān)電路，并且上述輸出開(kāi)關(guān)電路具有一個(gè)輸入控制信號(hào)的控制信號(hào)端子和一個(gè)根據(jù)控制信號(hào)在第一邏輯電路輸出和第二邏輯電路輸出之間切換的輸出端子。
根據(jù)本發(fā)明的第二方面，提供一個(gè)半導(dǎo)體集成電路，其中包括一個(gè)第一邏輯電路，上述第一邏輯電路具有一個(gè)第一輸入端子并且包括一個(gè)邏輯模塊，上述邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V1的第一電源和一個(gè)基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp1的pMISFET構(gòu)成的第一pMIS模塊和由具有一個(gè)閾值電壓Vtn1的nMISFET構(gòu)成的第一nMIS模塊；一個(gè)第二邏輯電路，上述第二邏輯電路具有一個(gè)第二輸入端子，這個(gè)第二輸入終子具有與第一邏輯電路不同的邏輯功能，上述第二邏輯電路還包括一個(gè)邏輯模塊，這個(gè)邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V2(V2＜V1)的第二電源和基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp2(Vtp2＜Vtp1)的pMISFET構(gòu)成的第二pMIS模塊和由一個(gè)具有閾值電壓Vtn2(Vtn2＜Vtn1)的nMISFET構(gòu)成的第二nMIS模塊；和一個(gè)介于第一邏輯電路中的第一pMIS模塊和第一nMIS模塊之間以及第二邏輯電路中的第二pMIS模塊和第二nMIS模塊之間的輸出開(kāi)關(guān)電路，并且上述輸出開(kāi)關(guān)電路具有一個(gè)輸入控制信號(hào)的控制信號(hào)端子和一個(gè)根據(jù)控制信號(hào)在第一邏輯電路輸出和第二邏輯電路輸出之間切換的輸出端子。


圖1示出一個(gè)常規(guī)低功耗半導(dǎo)體集成電路的結(jié)構(gòu)的模塊圖；圖2示出一個(gè)常規(guī)低功耗半導(dǎo)體集成電路的另一種結(jié)構(gòu)的模塊圖；圖3示出一個(gè)常規(guī)低功耗半導(dǎo)體集成電路的另一種結(jié)構(gòu)的模塊圖；圖4示出一個(gè)基于本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路的基本結(jié)構(gòu)的模塊圖；圖5第一實(shí)施例中使用的輸出開(kāi)關(guān)電路的電路圖；圖6第一實(shí)施例中使用的輸出開(kāi)關(guān)電路的另一個(gè)電路圖；圖7示出基于第一實(shí)施例的半導(dǎo)體集成電路的具體結(jié)構(gòu)的電路圖；圖8示出基于第一實(shí)施例的半導(dǎo)體集成電路的另一個(gè)具體結(jié)構(gòu)的電路圖；
圖9示出一個(gè)在觸發(fā)器中使用圖7或8的反相器的例子的電路圖；圖10示出圖9的邏輯電路的各個(gè)結(jié)點(diǎn)上的電壓變化的時(shí)序圖；圖11仍然是示出基于第一實(shí)施例的半導(dǎo)體集成電路的另一個(gè)具體結(jié)構(gòu)的電路圖；圖12一個(gè)基于本發(fā)明第二實(shí)施例的主-從觸發(fā)器的模塊圖；圖13示出圖12中使用的鎖存器電路906或907的結(jié)構(gòu)的電路圖；圖14示出圖12中使用的緩沖電路(Buf1)908或909的結(jié)構(gòu)的電路圖；圖15示出圖12中使用的緩沖電路(Buf0)910或911的結(jié)構(gòu)的電路圖；圖16一個(gè)基于本發(fā)明第三實(shí)施例的主-從觸發(fā)器的模塊圖；圖17示出圖16中使用的主鎖存器電路1306，1307，和1306-1的結(jié)構(gòu)的電路圖；圖18示出圖16中使用的緩沖電路(Buf1)1308的結(jié)構(gòu)的電路圖；圖19示出圖12中使用的緩沖電路(Buf0)1309的結(jié)構(gòu)的電路圖；圖20仍然是示出基于第一實(shí)施例的半導(dǎo)體集成電路的另一個(gè)具體結(jié)構(gòu)的電路圖；并且圖21仍然是示出基于第一實(shí)施例的半導(dǎo)體集成電路的另一個(gè)具體結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
下面將參照附圖解釋本發(fā)明的實(shí)施例。
(第一實(shí)施例)圖4示出一個(gè)基于本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路100的基本結(jié)構(gòu)的模塊圖。
兩個(gè)滿足表達(dá)式V1＞V2的電源102和103不但為半導(dǎo)體集成電路100供電，而且還為一個(gè)內(nèi)部邏輯電路101供電。
內(nèi)部邏輯電路101由具有相同邏輯功能的第一和第二邏輯電路104，105組成。第一邏輯電路104包含一個(gè)pMOS電路模塊106和一個(gè)具有針對(duì)pMOS電路模塊106的邏輯的nMOS電路模塊108。第二邏輯電路105包含一個(gè)pMOS電路模塊107和一個(gè)具有針對(duì)pMOS電路模塊107的邏輯的nMOS電路模塊109。相應(yīng)模塊的輸出端子O1到O4通過(guò)一個(gè)輸出開(kāi)關(guān)電路110被連接到一個(gè)輸出端子Dout，其中上述輸出開(kāi)關(guān)電路110根據(jù)開(kāi)關(guān)電路110的控制端子上的控制信號(hào)Cont進(jìn)行切換。
在第一實(shí)施例中，當(dāng)半導(dǎo)體集成電路100處于激活模式時(shí)，控制信號(hào)Cont將pMOS電路模塊107和nMOS電路模塊109的輸出端子O2和O4連接到輸出端子Dout，從而實(shí)現(xiàn)了低電壓上的低功耗操作。
另一方面，由于輸出開(kāi)關(guān)電路110對(duì)pMOS電路模塊106和nMOS電路模塊108進(jìn)行電切換，電流的泄漏路徑在第一邏輯電路104中消失了。
接著，當(dāng)半導(dǎo)體集成電路根據(jù)控制信號(hào)Cont處于后備狀態(tài)時(shí)，一個(gè)輸出切換信號(hào)將第一邏輯電路104中pMOS電路模塊106和nMOS電路模塊108的輸出端子O1和O3連接到輸出端子Dout。由于pMOS電路模塊106和nMOS電路模塊108均由其閾值電壓具有相對(duì)較大絕對(duì)數(shù)值的晶體管組成，所以第一邏輯電路104具有低泄漏電流特性。
此時(shí)，不管構(gòu)成pMOS電路模塊107和nMOS電路模塊109的FET的閾值電壓如何，由于輸出開(kāi)關(guān)電路110將第二邏輯電路105中的pMOS電路模塊107和nMOS電路模塊109電浮動(dòng)，第二邏輯電路105同樣具有低泄漏電流特性。所以半導(dǎo)體集成電路在工作時(shí)在低供電電壓上具有低功耗特性，并且當(dāng)處于后備狀態(tài)時(shí)具有低泄漏電流特性。
圖5示出了第一實(shí)施例中使用的輸出開(kāi)關(guān)電路110的具體例子。pMOSFET200和202與nMOSFET201和203的漏極被連接到輸出端子Dout。pMOSFET200和202與nMOSFET201和203的源極分別被連接到圖4中pMOS電路模塊106和107與nMOS模塊電路108和109的輸出端子O1到O4。
控制信號(hào)Cont被提供給pMOSFET200和nMOSFET的柵極，而控制信號(hào)Cont的互補(bǔ)信號(hào)/Cont提供給pMOSFET202和nMOSFET201的柵極。通過(guò)這種結(jié)構(gòu)，不但可以將一個(gè)邏輯電路的輸出連接到輸出端子Dout，而且也可以電浮動(dòng)其它邏輯電路的輸出。
圖6示出了第一實(shí)施例中使用的輸出開(kāi)關(guān)電路110的另一個(gè)具體例子。pMOSFET300和301的漏極與nMOSFET302的源極被連接到輸出端子Dout。MOSFTT300，301和303的源極分別被連接到pMOS電路模塊106和nMOS電路模塊108和109的輸出端子O1，O3和O4。nMOSFET302的漏極被連接到圖4中pMOS電路模塊107的輸出端子O2。
控制信號(hào)Cont提供給pMOSFET 300和nMOSFET302，303的柵極?？刂菩盘?hào)Cont的互補(bǔ)信號(hào)/Cont提供給nMOSFET 301的柵極。
即一個(gè)由pMOSFET 300和nMOSFET 301組成的第一開(kāi)關(guān)電路被插入到構(gòu)成第一邏輯電路104的MOS電路模塊106和108之間。一個(gè)由nMOSFET 302和303組成的第二開(kāi)關(guān)電路被插入到構(gòu)成第二邏輯電路105的MOS電路模塊107和109之間。第一和第二開(kāi)關(guān)電路在控制信號(hào)Cont和/Cont的控制下以互補(bǔ)方式工作。
象在圖5中那樣，通過(guò)這種結(jié)構(gòu)不但可以將一個(gè)邏輯電路的輸出連接到輸出端子Dout，而且也可以將其它邏輯電路的輸出電浮動(dòng)。與圖5的電路結(jié)構(gòu)不同的是，這個(gè)電路結(jié)構(gòu)使得被連接到第二邏輯電路105中模塊107和109的第二開(kāi)關(guān)電路僅僅由nMOSFET組成，從而允許增加驅(qū)動(dòng)功率。
圖7示出了基于第一實(shí)施例的半導(dǎo)體集成電路的一個(gè)具體例子。
被提供了電源V1的反相器401和402被插入以便邏輯產(chǎn)生一個(gè)輸出切換控制信號(hào)及其互補(bǔ)信號(hào)。反相器401和402輸出一個(gè)高電壓V1和一個(gè)低接地電壓。為了實(shí)現(xiàn)低泄漏電流特性，反相器401和402由其閾值電壓具有高絕對(duì)數(shù)值的FET(或具有高閾值的FET)組成。
邏輯電路由一個(gè)被連接到供電電壓V1的第一邏輯電路403和一個(gè)被連接到電源V2(V1＞V2)的第二邏輯電路404組成。圖5的輸出開(kāi)關(guān)電路110被連接到一個(gè)輸出端子Dout。任何構(gòu)成輸出開(kāi)關(guān)電路110的晶體管200-203均由一個(gè)具有高閾值的FET組成。在這個(gè)電路中，由于pMOS電路模塊和nMOS電路模塊均由一個(gè)單獨(dú)晶體管組成，它們執(zhí)行邏輯反相(或充當(dāng)反相器)。
在圖7中，當(dāng)一個(gè)后備信號(hào)STB為高時(shí)，或者當(dāng)半導(dǎo)體集成電路處于后備狀態(tài)時(shí)，完全關(guān)閉的pMOSFET202和nMOSFET203使得第一邏輯電路403的輸出被連接到輸出端子Dout而第二邏輯電路404的輸出被從輸出端子Dout斷開(kāi)。由于具有高閾值的FET200和201的泄漏特性確定了泄漏電流量，所以泄漏電流量遠(yuǎn)小于當(dāng)在常規(guī)等價(jià)電路中使用具有低絕對(duì)數(shù)值閾值電壓的FET(或具有低閾值的FET)時(shí)的泄漏電流量。
另一方面，當(dāng)一個(gè)后備信號(hào)STB為低時(shí)，或者當(dāng)半導(dǎo)體集成電路處于激活模式時(shí)，nMOSFET201和pMOSFET200使得第一邏輯電路403的輸出被從輸出端子Dout斷開(kāi)并且第二邏輯電路404的輸出被連接到輸出端子Dout。此時(shí)由于電路的邏輯振幅和電源電壓V2一樣低，所以功耗變得極低。
圖8示出了基于第一實(shí)施例的半導(dǎo)體集成電路的另一個(gè)例子。被提供了電源V1的反相器401和402被插入以便邏輯產(chǎn)生一個(gè)輸出切換控制信號(hào)及其互補(bǔ)信號(hào)。反相器401和402輸出一個(gè)高電壓V1和一個(gè)低接地電壓。為了實(shí)現(xiàn)低泄漏電流特性，反相器401和402由其閾值電壓具有高絕對(duì)數(shù)值的FET(或具有高閾值的FET)組成。邏輯電路由一個(gè)被連接到供電電壓V1的第一邏輯電路403和一個(gè)被連接到電源V2(V1＞V2)的第二邏輯電路404組成。圖6的輸出開(kāi)關(guān)電路110′被連接到輸出端子。任何構(gòu)成輸出開(kāi)關(guān)電路110′的晶體管300-303均由一個(gè)具有高閾值的FET組成。在這個(gè)電路中，由于pMOS電路模塊和nMOS電路模塊均由一個(gè)單獨(dú)晶體管組成，它們執(zhí)行邏輯反相(或充當(dāng)反相器)。
在這個(gè)電路中，當(dāng)一個(gè)后備信號(hào)STB為高時(shí)，或者當(dāng)半導(dǎo)體集成電路處于后備狀態(tài)時(shí)，完全關(guān)閉的pMOSFET302和303使得第一邏輯電路403的輸出被連接到輸出端子Dout而第二邏輯電路404的輸出被從輸出端子Dout斷開(kāi)。由于具有高閾值的FET300和301的泄漏特性確定了泄漏電流量，所以泄漏電流量遠(yuǎn)小于當(dāng)在常規(guī)等價(jià)電路中使用具有低絕對(duì)數(shù)值閾值電壓的FET(或具有低閾值的FET)的時(shí)的泄漏電流量。
另一方面，當(dāng)一個(gè)后備信號(hào)STB為低時(shí)，或者當(dāng)半導(dǎo)體集成電路處于激活模式時(shí)，nMOSFET 301和pMOSFET 300使得第一邏輯電路403的輸出被從輸出端子Dout斷開(kāi)并且第二邏輯電路404的輸出被連接到輸出端子Dout。此時(shí)由于電路的邏輯振幅和電源電壓V2一樣低，所以功耗變得極低。
圖9示出了本發(fā)明一個(gè)在觸發(fā)器中使用圖7的反相器400的實(shí)施例。可以使用圖8的反相器400′取而代之。將Vcc和Vcc-05當(dāng)作電源提供給半導(dǎo)體集成電路600。當(dāng)半導(dǎo)體集成電路工作時(shí)，Vcc和Vcc-05被提供給內(nèi)部電路。當(dāng)半導(dǎo)體集成電路處于處于時(shí)，Vcc被提供給內(nèi)部電路。
半導(dǎo)體集成電路600包括主-從觸發(fā)器602和603和一個(gè)普通邏輯電路604。主-從觸發(fā)器602和603均由圖7(或圖8)的反相器400(或400′)和一個(gè)含有并行連接的pMOSFET和nMOSFET的傳輸門(mén)605組成。通過(guò)一個(gè)nMOSFET 601可以將Vcc-05連接到一個(gè)內(nèi)部供電線Vcc-05-in或從其斷開(kāi)，其中向nMOSFET 601的柵極輸入一個(gè)后備信號(hào)/STB。
高電壓電源Vcc提供給主-從觸發(fā)器602和603。內(nèi)部供電線Vcc-05-in提供給均包含觸發(fā)器的內(nèi)部邏輯電路602-604。當(dāng)集成電路處于激活模式時(shí)，向主-從觸發(fā)器602和603中的傳輸門(mén)的輸入端輸入一個(gè)時(shí)鐘。當(dāng)集成電路處于后備狀態(tài)時(shí)，通過(guò)一個(gè)與門(mén)606輸入時(shí)鐘信號(hào)以便集成電路可以關(guān)閉。
由于觸發(fā)器602和603內(nèi)部的電源Vcc和Vcc-05-in的連線在圖中顯得太復(fù)雜，所以僅僅示出電源Vcc和Vcc-05-in針對(duì)位于觸發(fā)器602頂端的反相器400的連接并且省略其余部分。
通過(guò)這個(gè)結(jié)構(gòu)，由于nMOSFET 601處于工作狀態(tài)，所以Vcc-05和Vcc-05-in變成彼此相等。由于主-從觸發(fā)器602和603中的反相器按照Vcc-05的邏輯振幅工作并且含有邏輯電路604的半導(dǎo)體集成電路中的邏輯電路按照Vcc-05的振幅工作，因而允許低功耗操作。
另一方面，當(dāng)半導(dǎo)體集成電路處于后備狀態(tài)時(shí)，或者當(dāng)nMOSFET601關(guān)閉時(shí)，Vcc-05從Vcc-05-in斷開(kāi)，結(jié)果Vcc-05-in逐漸接近接地電壓(參見(jiàn)圖10中的Vcc-05-in)。因而半導(dǎo)體集成電路600中諸如邏輯電路604的邏輯電路的高電壓逐漸接近接地電壓(參見(jiàn)圖10中的Out)。
并且由于主-從觸發(fā)器602和603中的反相器被連接到高電源電壓Vcc，所以傳輸門(mén)605被一個(gè)時(shí)鐘信號(hào)控制以便在后備狀態(tài)中被關(guān)閉，因而將高電壓放在Vcc上而將低電壓放在接地電壓上，這導(dǎo)致觸發(fā)器的內(nèi)容(參見(jiàn)圖10的Q)被維持。當(dāng)半導(dǎo)體集成電路從后備狀態(tài)改變到工作狀態(tài)時(shí)，在幾納秒的恢復(fù)時(shí)間后，高電壓變成Vcc-05而低電壓變成觸發(fā)器中的接地電壓，這允許集成電路再次工作(參見(jiàn)圖10中的Q)。
圖10示出了前面解釋的各個(gè)結(jié)點(diǎn)上的電壓。圖10具體示出了內(nèi)部電源Vcc-05-in，主-從觸發(fā)器602和603的輸出和邏輯電路的輸出如何在工作狀態(tài)和后備狀態(tài)之間改變。這里假定FET 601是一個(gè)nMOS。即使FET 601是一個(gè)由后備信號(hào)STB控制的pMOS也可以產(chǎn)生相同結(jié)果。
下面具體參照?qǐng)D11示出涉及圖4的第一實(shí)施例。雖然提供的例子假定實(shí)現(xiàn)0.25μm CMOS工藝處理，但在進(jìn)行CMOS加工的情況下基本上可以接受任何等級(jí)的微細(xì)加工。圖7示出了一個(gè)使用反相器的例子，而圖11示出了一個(gè)使用2輸入與非門(mén)的例子。
令供電電壓Vcc是1.2V，即普通主電池電動(dòng)勢(shì)或Ni系列輔助電池的電動(dòng)勢(shì)。令Vcc-05為0.5V，其中假定通過(guò)對(duì)Vcc進(jìn)行DC-DC轉(zhuǎn)換得到Vcc-05。在圖11中，其傳導(dǎo)路徑由粗線表示的FET具有高閾值。在這種情況下，nMOSFET的閾值電壓是0.4V而pMOSFET的閾值電壓是-0.4V。圖11中的其它FET具有低閾值。在這種情況下，nMOSFET的閾值電壓是0.1V而pMOSFET的閾值電壓是-0.1V。
反相器401和402由具有高閾值的FET組成并且均被提供Vcc。柵極被用來(lái)產(chǎn)生一個(gè)控制信號(hào)以便將內(nèi)部邏輯電路設(shè)置到后備狀態(tài)或工作狀態(tài)中。有必要根據(jù)其負(fù)載確定FET的尺寸。由于僅僅驅(qū)動(dòng)邏輯電路的一個(gè)柵極，所以pMOSFET具有8μm的柵極寬度而nMOSFET具有4μm的柵極寬度。pMOSFET的柵極寬度與nMOSFET的柵極寬度不同的原因是前者的驅(qū)動(dòng)能力要與后者的驅(qū)動(dòng)能力相等。
邏輯電路由一個(gè)第一邏輯電路803和一個(gè)第二邏輯電路804構(gòu)成，上述第一邏輯電路和第二邏輯電路均構(gòu)成一個(gè)2輸入與非門(mén)。第一邏輯電路804由pMOSFET 805，806和nMOSFET 807，808組成。第二邏輯電路803由pMOSFET 809，810和nMOSFET 811，812組成。
MOSFET 200-203構(gòu)成圖5中所示的輸出開(kāi)關(guān)電路110。所有MOSFET 200-203均具有高閾值。
FET 805-808和FET 200-202均具有1μm的柵極寬度。FET 809，810和202均具有2μm的柵極寬度。FET 103，811和811均具有1μm的柵極寬度。當(dāng)在這個(gè)結(jié)構(gòu)的后備狀態(tài)中Din1＝Din2＝Vcc并且Dout＝0時(shí)，F(xiàn)ET805，806，809，810，202和203關(guān)閉并且其它FET打開(kāi)。
如果確定子閾值特性的S系數(shù)是100mV/10，則FET 809和810中的泄漏電流(10nA)大約比其它FET中的泄漏電流大1000倍。即如果因電阻較低而忽略了電阻，則泄漏電流具有以下路徑Vcc-05 202-＞GND和Vcc-＞805和806-＞GND(注意MOSFET 200打開(kāi))。由于泄漏電流由FET 202和FET 805，806確定，所以最壞的泄漏電流大約為30pA。
在另一個(gè)最壞情況下，當(dāng)Din1＝Vcc，Din＝GND，并且Dout＝Vcc輸出時(shí)，F(xiàn)ET 805，807，809，811，202和203關(guān)閉。由于FET 809和811中的泄漏電流(10nA)大約比其它FET中的泄漏電流大1000倍，所以忽略其電阻。因而泄漏電流具有以下路徑Vcc-05-＞202-＞203或807-＞GND和Vcc-＞805-＞203或807-＞GND(注意MOSFET 200打開(kāi))。因而，最壞泄漏電流大約為20pA。
另一方面，雖然FET 200和201在工作狀態(tài)中關(guān)閉，但由于通過(guò)FET200和201的泄漏電流大約小到10pA，所以通過(guò)在FET 809-812，201和202上的電容中完成充電和放電動(dòng)作來(lái)確定工作狀態(tài)中的功耗。此時(shí)由于Dout的邏輯振幅是0.5V，所以工作狀態(tài)中的拖曳電流非常小。
將第一實(shí)施例與常規(guī)等價(jià)實(shí)施例相比較。在改變圖2示出的襯底的電壓的方法中，考慮通過(guò)一個(gè)CMOS電路在后備狀態(tài)中實(shí)現(xiàn)±0.4V閾值電壓的情況，其中在上述CMOS電路中象第一實(shí)施例那樣pMOSFET和nMOSFET的閾值電壓是±0.1V。為此，有必要向nMOSFET提供-0.5V到-3V的電壓并且向pMOSFET提供-0.5V到-1.5V的電壓以作為用于襯底的電壓。由于具有較大電容的襯底的電壓改變需要1V或更多，考慮到驅(qū)動(dòng)能力襯底電壓發(fā)生器的尺寸變得非常大。
另一方面，在使用圖3中示出的開(kāi)關(guān)晶體管的方法中，由于電源在后備狀態(tài)中被斷開(kāi)，因而難以操作邏輯電路或維持?jǐn)?shù)據(jù)。在第一實(shí)施例中避免了這個(gè)問(wèn)題，其方法與圖3的方法不同。雖然已經(jīng)使用了圖5的輸出開(kāi)關(guān)電路110，但即使在使用圖6的開(kāi)關(guān)電路110時(shí)也可以產(chǎn)生相同的效果。
在圖11中，將一個(gè)使用與非門(mén)的電路結(jié)構(gòu)作為第一和第二邏輯電路。然而第一實(shí)施例可以適用于使用圖20所示的或非門(mén)或圖21所示的復(fù)合門(mén)結(jié)構(gòu)的電路結(jié)構(gòu)。
圖21的復(fù)合門(mén)結(jié)構(gòu)是一個(gè)邏輯電路，該邏輯電路具有一個(gè)被表示成(A·B+C)C)的反相的邏輯，其中三個(gè)輸入是A，B和C。
(第二實(shí)施例)圖12詳細(xì)示出了圖9的主-從觸發(fā)器部分607，其中不包含電源開(kāi)關(guān)601。
對(duì)于供電電壓，假定Vcc是1.2V并且Vcc-0.5是0.5V。觸發(fā)器由一個(gè)充當(dāng)后備信號(hào)緩沖器的反相器901，充當(dāng)時(shí)鐘緩沖器的反相器902和903，傳輸門(mén)904和905，一個(gè)主鎖存器906，一個(gè)從鎖存器907，和傳輸門(mén)驅(qū)動(dòng)緩沖器908到911組成。
傳輸門(mén)904和905對(duì)應(yīng)于圖9的傳輸門(mén)605。傳輸門(mén)驅(qū)動(dòng)緩沖器908到911對(duì)應(yīng)于圖9的門(mén)606。
圖13示出了鎖存器電路906或907的一個(gè)結(jié)構(gòu)。圖14示出了驅(qū)動(dòng)傳輸門(mén)904或905中pMOSFET的柵極的緩沖器(Buf1)908或909的一個(gè)結(jié)構(gòu)。圖15示出了驅(qū)動(dòng)傳輸門(mén)904或905中nMOSFET的柵極的緩沖器(Buf0)910或911的一個(gè)結(jié)構(gòu)。對(duì)應(yīng)柵極寬度被加到圖13-15中的各個(gè)MOSFET上。
在圖13中鎖存器906或907的電路結(jié)構(gòu)中，第一實(shí)施例的反相器400彼此連接以構(gòu)成一個(gè)鎖存器電路。圖14中緩沖器908或909(Buf1)的電路結(jié)構(gòu)和圖15中緩沖器910或911(Buf0)的電路結(jié)構(gòu)類似于第一實(shí)施例的結(jié)構(gòu)，但是與第一實(shí)施例的不同之處在于第一邏輯電路的邏輯功能與第二邏輯電路不同。即輸出開(kāi)關(guān)電路110′或110在由一個(gè)反相器組成的第二邏輯電路914和不同于一個(gè)反相器的第一邏輯電路913之間切換?？梢允褂幂敵鲩_(kāi)關(guān)電路110或110′中的任一個(gè)。
在圖12的主-從觸發(fā)器607中，在工作狀態(tài)下分別通過(guò)傳輸門(mén)904和905在鎖存器906和907中存儲(chǔ)數(shù)據(jù)。此時(shí)由于觸發(fā)器輸出結(jié)點(diǎn)(Dout)的邏輯振幅為根據(jù)Vcc-05確定的0.5V，所以觸發(fā)器可以進(jìn)行低功耗的操作。對(duì)于后備信號(hào)STB＝1的情況，當(dāng)觸發(fā)器要進(jìn)入后備狀態(tài)時(shí)，驅(qū)動(dòng)傳輸門(mén)904和905的緩沖器的Buf1的輸出變成常量Vcc并且Buf0的輸出變成常量0，這使得傳輸門(mén)904和905打開(kāi)(或關(guān)閉)。
另一方面，由于鎖存器906和907中的門(mén)由第一實(shí)施例的反相器400(或400′)組成，所以通過(guò)電壓Vcc或0保存其內(nèi)容。由于通過(guò)關(guān)閉的晶體管將驅(qū)動(dòng)傳輸門(mén)904和905的緩沖器908和909的Vcc-05供電線從鎖存器中的輸出結(jié)點(diǎn)Dout上斷開(kāi)，所以即使圖9中所示的FET 601將Vcc-05設(shè)置到浮動(dòng)狀態(tài)仍然可以沒(méi)有任何問(wèn)題地保存數(shù)據(jù)。
由于主-從觸發(fā)器使用第一實(shí)施例中解釋的反相器或一個(gè)具有類似結(jié)構(gòu)的緩沖電路進(jìn)行操作，所以后備狀態(tài)中的泄漏電流可以被減少到100pA或更低。當(dāng)觸發(fā)器工作時(shí)，觸發(fā)器可以實(shí)現(xiàn)0.5V的邏輯振幅和低功耗操作。
如上所述，主-從觸發(fā)器以低泄漏電流和低功耗進(jìn)行操作。由于主-從觸發(fā)器可以在后備狀態(tài)保持低泄漏電流特性，所以不管Vcc-05的結(jié)點(diǎn)電壓如何，這種特性均允許Vcc-05成為一個(gè)浮動(dòng)結(jié)點(diǎn)。
所以，通過(guò)停止向觸發(fā)器以外的邏輯電路供電并且允許觸發(fā)器存儲(chǔ)數(shù)據(jù)，半導(dǎo)體集成電路中的泄漏電流可以被減少到僅僅能夠整體保持觸發(fā)器的電流的程度。這允許顯著減少功耗。
按照經(jīng)驗(yàn)方法通過(guò)0.25μm CMOS加工工藝構(gòu)成一個(gè)由相連的主-從觸發(fā)器組成的100位移位寄存器。因而確定移位寄存器在100MHz的頻率上工作。
在圖14中，由于FET 921總是打開(kāi)，所以通過(guò)將FET 300的源極與Vcc相連可以省略FET 921，并且由于FET 922總是關(guān)閉，所以可以省略FET 301和922。
在圖15中，由于FET 921總是關(guān)閉，所以可以省略FET 300和921，并且由于FET 922總是打開(kāi)，所以可以通過(guò)將FET 301的源極接地而省略FET 922。
(第三實(shí)施例)圖16示出了涉及圖9的主-從觸發(fā)器的另一個(gè)具體例子。
對(duì)于供電電壓，假定Vcc是1.2V并且Vcc-0.5是0.5V。觸發(fā)器由一個(gè)充當(dāng)后備信號(hào)緩沖器的反相器1301，充當(dāng)時(shí)鐘緩沖器的反相器1302和1303，含有pMOSFET和nMOSFET的傳輸門(mén)1304，1305，1304-1和1305-1，主鎖存器觸發(fā)器1306和1306-1，從鎖存器觸發(fā)器1307和1307-1和傳輸門(mén)驅(qū)動(dòng)緩沖器1308和1309組成。對(duì)應(yīng)柵極寬度被加到圖16-19中的各個(gè)FET上。
圖17示出了在各個(gè)主鎖存器觸發(fā)器1306和1306-1和從鎖存器觸發(fā)器1307中使用的反相器的電路結(jié)構(gòu)。圖17的反相器的電路結(jié)構(gòu)與第一實(shí)施例中圖6的反相器的電路結(jié)構(gòu)基本上相同。圖17的反相器可以具有圖5的電路結(jié)構(gòu)。
圖18示出了驅(qū)動(dòng)傳輸門(mén)1304和1305-1中pMOSFET的柵極和傳輸門(mén)1305和1304-1中nMOSFET的柵極的傳輸門(mén)驅(qū)動(dòng)緩沖器1308(Buf1)的電路結(jié)構(gòu)。當(dāng)后備信號(hào)STB為高(或在后備狀態(tài)中)時(shí)，向Dout輸出一個(gè)固定電壓Vcc。
圖19示出了驅(qū)動(dòng)傳輸門(mén)1304和1305-1中pMOSFET的柵極和傳輸門(mén)1305和1304-1中nMOSFET的柵極的傳輸門(mén)驅(qū)動(dòng)緩沖器1309(Buf0)的電路結(jié)構(gòu)。緩沖器1309的電路結(jié)構(gòu)與第二實(shí)施例中圖15的電路結(jié)構(gòu)基本上相同。當(dāng)后備信號(hào)STB為高(或在后備狀態(tài)中)時(shí)，向Dout輸出一個(gè)0V的固定電壓。
在圖18中，由于FET 1321總是打開(kāi)，所以通過(guò)將FET 300的源極與Vcc相連可以省略FET 1321，并且由于FET 1322總是關(guān)閉，所以可以省略FET 301和1322。
在圖19中，由于FET 1321總是關(guān)閉，所以可以省略FET 300和1321，并且由于FET 1322總是打開(kāi)，所以可以通過(guò)將FET 301的源極接地省略FET 1322。
當(dāng)圖16的主-從觸發(fā)器處于工作狀態(tài)時(shí)，分別通過(guò)傳輸門(mén)1304和1305在主鎖存器觸發(fā)器1306和從鎖存器觸發(fā)器1307中存儲(chǔ)數(shù)據(jù)。此時(shí)由于觸發(fā)器輸出結(jié)點(diǎn)Dout的邏輯振幅為根據(jù)Vcc-05確定的0.5V，所以觸發(fā)器可以進(jìn)行低功耗的操作。
對(duì)于后備信號(hào)STB＝1的情況，當(dāng)觸發(fā)器要進(jìn)入后備狀態(tài)時(shí)，驅(qū)動(dòng)傳輸門(mén)的Buf1的輸出變成Vcc并且Buf0的輸出變成0，從而關(guān)閉傳輸門(mén)1304和1305-1。此時(shí)由于傳輸門(mén)1304-1打開(kāi)，所以在電壓Vcc或0上保存主鎖存器的內(nèi)容。
另一方面，由于傳輸門(mén)1305導(dǎo)通，所以從端通過(guò)觸發(fā)器1307輸出浮動(dòng)結(jié)點(diǎn)Vcc-05的電壓或0V的接地電壓。象在第二實(shí)施例中那樣，這個(gè)主-從觸發(fā)器允許后備狀態(tài)中的泄漏電流被減少到100pA或更低。當(dāng)觸發(fā)器工作時(shí)，觸發(fā)器可以實(shí)現(xiàn)0.5V的邏輯振幅和低功耗操作。
如上所述，主-從觸發(fā)器以低泄漏電流和低功耗進(jìn)行操作。由于主-從觸發(fā)器可以在后備狀態(tài)保持低泄漏電流特性，所以不管Vcc-05的結(jié)點(diǎn)電壓如何，這種特性均允許Vcc-05成為一個(gè)浮動(dòng)結(jié)點(diǎn)。
所以，通過(guò)停止向觸發(fā)器以外的邏輯電路供電并且允許觸發(fā)器存儲(chǔ)數(shù)據(jù)，半導(dǎo)體集成電路中的泄漏電流可以被減少到僅僅能夠整體保持觸發(fā)器的電流的程度。這允許顯著減少功耗。
按照經(jīng)驗(yàn)方法通過(guò)0.25μm CMOS加工工藝構(gòu)成一個(gè)由相連的主-從觸發(fā)器組成的100位移位寄存器。然后確定移位寄存器在100MHz的頻率上工作。
本發(fā)明不僅限于上述實(shí)施例。除2輸入與非門(mén)，反相器和觸發(fā)器之外，NOR，OR/NAND，AND/NOR，和鎖存器電路也可以被用作邏輯電路。使用這類電路會(huì)產(chǎn)生相同效果。
在第二和第三實(shí)施例中，F(xiàn)ET開(kāi)關(guān)被用來(lái)使內(nèi)部電源進(jìn)入浮動(dòng)狀態(tài)。本發(fā)明不僅限制于這個(gè)方法。例如，一個(gè)DC-DC變壓器可以被連接到DC-DC變壓器的最終級(jí)段中的緩沖電路的柵極上，并且一個(gè)邏輯電路可以被加到上述柵極上，從而使得輸出結(jié)點(diǎn)成為一個(gè)浮動(dòng)結(jié)點(diǎn)。
雖然1.2V被用作Vcc電源的電壓，但也可以使用具有更高供電電壓的結(jié)構(gòu)，其中假定擊穿電壓足夠高或者通過(guò)FET的垂直堆積結(jié)構(gòu)保證有足夠的擊穿電壓。
在這些實(shí)施例中，所有FET均屬于MOS類型的FET。這里具有MOS類型的FET不僅限于使用氧化膜作為柵極絕緣膜的FET，并且包含具有所謂的MIS類型的FET，其中MIS類型的FET使用不同于氧化膜的絕緣膜。
如前所述，對(duì)于本發(fā)明，一個(gè)具有邏輯振幅大約為0.5V的邏輯電路的半導(dǎo)體集成電路包括一個(gè)第一邏輯電路和一個(gè)第二邏輯電路。第一和第二邏輯電路具有共同的輸入端子和相同的邏輯功能。第一邏輯電路由兩個(gè)電路模塊組成，其中一個(gè)電路模塊由一個(gè)pMOSFET構(gòu)成，而另一個(gè)由一個(gè)nMOSFET構(gòu)成，各個(gè)電路模塊均具有一個(gè)高閾值。第二邏輯電路由兩個(gè)電路模塊組成，其中一個(gè)電路模塊由一個(gè)pMOSFET構(gòu)成，而另一個(gè)由一個(gè)nMOSFET構(gòu)成，各個(gè)電路模塊均具有一個(gè)低閾值。
一個(gè)輸出開(kāi)關(guān)電路介于每個(gè)邏輯電路中的pMOS電路模塊和nMOS電路模塊之間。輸出開(kāi)關(guān)電路控制各個(gè)邏輯電路與電源之間的連接和斷開(kāi)。當(dāng)集成電路處于激活模式時(shí)，使用具有低的邏輯切換閾值電壓的MOSFET的第二邏輯電路被連接到輸出上，從而以低功耗方式操作集成電路。當(dāng)集成電路處于后備狀態(tài)時(shí)，將插入到泄漏電流路徑中的具有高閾值電壓的MOSFET的第一邏輯電路連接到輸出上，從而允許集成電路根據(jù)低泄漏電流特性進(jìn)行操作。
這使得能夠在沒(méi)有使用復(fù)雜控制電路的情況下使得在大約0.5V的極低供電電壓上工作的邏輯電路在工作和后備狀態(tài)中實(shí)現(xiàn)較低的功耗。并且版面區(qū)域的減少和設(shè)計(jì)的便利使得能夠減少半導(dǎo)體集成電路的制造費(fèi)用。
另外，當(dāng)使用上述邏輯電路構(gòu)造包含觸發(fā)器的存儲(chǔ)器電路并且允許不包含存儲(chǔ)器電路的邏輯電路與電源斷開(kāi)時(shí)，工作狀態(tài)中的邏輯電路根據(jù)低功耗特性利用低電壓電源工作，在后備狀態(tài)下在觸發(fā)器中保存數(shù)據(jù)并且將其它邏輯電路與電源斷開(kāi)，從而根據(jù)小泄漏電流特性停留在后備狀態(tài)中。
本領(lǐng)域的技術(shù)人員會(huì)容易地想到其它優(yōu)點(diǎn)和修改。所以本發(fā)明在其廣度方面不僅限于這里示出并描述的具體細(xì)節(jié)和典型實(shí)施例。因此在不偏離所附權(quán)利要求書(shū)及其等價(jià)描述所定義的一般發(fā)明概念的宗旨或范圍的前提下可以進(jìn)行各種修改。
權(quán)利要求
1.一個(gè)半導(dǎo)體集成電路，其中包括一個(gè)第一邏輯電路，上述第一邏輯電路具有一個(gè)第一輸入端子并且包括一個(gè)邏輯模塊，上述邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V1的第一電源和一個(gè)基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp1的pMISFET構(gòu)成的第一pMIS邏輯模塊和由具有一個(gè)閾值電壓Vtn1的nMISFET構(gòu)成的第一nMIS反轉(zhuǎn)邏輯模塊；一個(gè)第二邏輯電路，上述第二邏輯電路具有一個(gè)第二輸入端子，這個(gè)第二輸入端子被連接到上述第一輸入端子并且具有與上述第一邏輯電路相同的邏輯功能，上述第二邏輯電路還包括一個(gè)邏輯模塊，這個(gè)邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V2(V2＜V1)的第二電源和上述基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp2(Vtp2＜Vtp1)的pMISFET構(gòu)成的第二pMIS邏輯模塊和由一個(gè)具有閾值電壓Vtn2(Vtn2＜Vtn1)的nMISFET構(gòu)成的第二nMIS反轉(zhuǎn)邏輯模塊；和一個(gè)介于上述第一邏輯電路中的上述第一pMIS模塊和上述第一nMIS模塊之間以及上述第二邏輯電路中的上述第二pMIS模塊和上述第二nMIS模塊之間的輸出開(kāi)關(guān)電路，并且上述輸出開(kāi)關(guān)電路具有一個(gè)輸入控制信號(hào)的控制信號(hào)端子和一個(gè)根據(jù)上述控制信號(hào)在上述第一邏輯電路的輸出和上述第二邏輯電路的輸出之間切換的輸出端子。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路將上述第一邏輯電路和上述第二邏輯電路中的一個(gè)設(shè)置到低阻抗?fàn)顟B(tài)，將另一個(gè)設(shè)置到高阻抗?fàn)顟B(tài)，并且將上述第一邏輯電路和上述第二邏輯電路中被設(shè)置到上述低阻抗的上述一個(gè)邏輯電路的上述輸出輸出到上述輸出端子。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路包含一個(gè)第一開(kāi)關(guān)電路，上述第一開(kāi)關(guān)電路由在上述第一邏輯電路中的上述第一pMIS模塊和上述第一nMIS模塊之間串聯(lián)的一個(gè)第一pMISFET和一個(gè)第一nMISFET組成，和一個(gè)第二開(kāi)關(guān)電路，上述第二開(kāi)關(guān)電路由在上述第二邏輯電路中的上述第二pMIS模塊和上述第二nMIS模塊之間串聯(lián)的一個(gè)第二pMISFET和一個(gè)第二nMISFET組成，上述第一pMISFET和上述第一nMISFET的一個(gè)連接結(jié)點(diǎn)和上述第二pMISFET和上述第二nMISFET的一個(gè)連接結(jié)點(diǎn)被連接到上述輸出端子，并且其中根據(jù)上述控制信號(hào)打開(kāi)上述第一pMISFET和上述第一nMISFET，關(guān)閉上述第二pMISFET和上述第二nMISFET，而且當(dāng)上述第一pMISFET和上述第一nMISFET關(guān)閉時(shí)打開(kāi)上述第二pMISFEET和上述第二nMISFET。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中切換上述輸出的上述控制信號(hào)被輸入到上述第一邏輯電路的上述第一pMISFET和上述第二邏輯電路的上述第二nMISFET的柵極，并且上述控制信號(hào)的一個(gè)反相信號(hào)被輸入到上述第一邏輯電路的上述第一nMISFET和上述第二邏輯電路的上述第二pMISFET的柵極。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路由一個(gè)第一開(kāi)關(guān)電路和一個(gè)第二開(kāi)關(guān)電路組成，其中在上述第一開(kāi)關(guān)電路中，在上述第一邏輯電路中的上述第一pMIS模塊和上述第一nMIS模塊之間串聯(lián)一個(gè)第一pMISFET和一個(gè)第一nMISFET，上述第一pMISFET和上述第一nMISFET的一個(gè)連接結(jié)點(diǎn)被連接到上述輸出端子，而在上述第二開(kāi)關(guān)電路中，在上述第二邏輯電路中的上述第二pMIS模塊和上述第二nMIS模塊之間串聯(lián)一個(gè)第二和一個(gè)第三nMISFET，上述第二和上述第三nMISFET的一個(gè)連接結(jié)點(diǎn)被連接到上述輸出端子，并且其中根據(jù)上述控制信號(hào)打開(kāi)上述第一開(kāi)關(guān)電路和上述第二開(kāi)關(guān)電路中的一個(gè)開(kāi)關(guān)電路內(nèi)的各個(gè)上述MISFET，而另一個(gè)開(kāi)關(guān)電路中的各個(gè)上述MISFET被關(guān)閉。
6.如權(quán)利要求5所述的半導(dǎo)體集成電路，其中上述控制信號(hào)被輸入到上述第一開(kāi)關(guān)電路的上述第一pMISFET和上述第二開(kāi)關(guān)電路的上述第二和上述第三nMISFET的柵極，并且上述控制信號(hào)的一個(gè)反相信號(hào)被輸入到上述第一開(kāi)關(guān)電路的上述第一nMISFET的一個(gè)柵極。
7.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中每個(gè)上述第一和上述第二邏輯電路均充當(dāng)一個(gè)反相器。
8.一個(gè)半導(dǎo)體集成電路，將權(quán)利要求7的半導(dǎo)體集成電路用作一個(gè)觸發(fā)器的反相器部分。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路，其中通過(guò)一個(gè)開(kāi)關(guān)MIS晶體管將上述第二電源連接到上述第二邏輯電路，并且當(dāng)上述輸出開(kāi)關(guān)電路選擇上述第一邏輯電路的上述輸出時(shí)，上述第二邏輯電路從上述第二電源斷開(kāi)。
10.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中上述第一和上述第二邏輯電路均是從一個(gè)由一個(gè)與非門(mén)，一個(gè)或非門(mén)和一個(gè)復(fù)合門(mén)結(jié)構(gòu)構(gòu)成的門(mén)組中選擇出的電路。
11.一個(gè)半導(dǎo)體集成電路，其中包括一個(gè)被提供了輸入信號(hào)的第一開(kāi)關(guān)門(mén)；一個(gè)主觸發(fā)器，這個(gè)主觸發(fā)器包含權(quán)利要求1的一個(gè)半導(dǎo)體集成電路并且通過(guò)上述第一開(kāi)關(guān)門(mén)向上述主觸發(fā)器輸入一個(gè)輸入信號(hào)；一個(gè)被提供了上述主觸發(fā)器的輸出信號(hào)的第二開(kāi)關(guān)門(mén)；一個(gè)從觸發(fā)器，這個(gè)從觸發(fā)器包含權(quán)利要求1的一個(gè)半導(dǎo)體集成電路并且通過(guò)上述第二開(kāi)關(guān)門(mén)向上述從觸發(fā)器輸入上述主觸發(fā)器的上述輸出信號(hào)；和一個(gè)緩沖電路，這個(gè)緩沖電路包含權(quán)利要求1的一個(gè)半導(dǎo)體集成電路并且控制上述第一和上述第二開(kāi)關(guān)門(mén)。
12.一個(gè)半導(dǎo)體集成電路，其中包括一個(gè)第一邏輯電路，上述第一邏輯電路具有一個(gè)第一輸入端子并且包括一個(gè)邏輯模塊，上述邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V1的第一電源和一個(gè)基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp1的pMISFET構(gòu)成的第一pMIS模塊和由具有一個(gè)閾值電壓Vtn1的nMISFET構(gòu)成的第一nMIS模塊；一個(gè)第二邏輯電路，上述第二邏輯電路具有一個(gè)第二輸入端子，這個(gè)第二輸入端子具有與上述第一邏輯電路不同的邏輯功能，上述第二邏輯電路還包括一個(gè)邏輯模塊，這個(gè)邏輯模塊實(shí)質(zhì)上在一個(gè)具有電壓V2(V2＜V1)的第二電源和上述基準(zhǔn)電壓之間串聯(lián)由一個(gè)具有閾值電壓Vtp2(Vtp2＜Vtp1)的pMISFET構(gòu)成的第二pMIS模塊和由一個(gè)具有閾值電壓Vtn2(Vtn2＜Vtn1)的nMISFET構(gòu)成的第二nMIS模塊；和一個(gè)介于上述第一邏輯電路中的上述第一pMIS模塊和上述第一nMIS模塊之間以及上述第二邏輯電路中的上述第二pMIS模塊和上述第二nMIS模塊之間的輸出開(kāi)關(guān)電路，并且上述輸出開(kāi)關(guān)電路具有一個(gè)輸入控制信號(hào)的控制信號(hào)端子和一個(gè)根據(jù)上述控制信號(hào)在上述第一邏輯電路的輸出和上述第二邏輯電路的輸出之間切換的輸出端子。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路輸出一個(gè)固定電壓。
14.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路將上述第一邏輯電路和上述第二邏輯電路中的一個(gè)切換到一個(gè)低阻抗?fàn)顟B(tài)，將另一個(gè)切換到一個(gè)高阻抗?fàn)顟B(tài)，并且將切換到上述低阻抗?fàn)顟B(tài)的邏輯電路的上述輸出輸出到上述輸出端子。
15.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路包含在上述第一邏輯電路中的上述第一pMIS模塊和上述第一nMIS模塊之間串聯(lián)的一個(gè)第一開(kāi)關(guān)pMISFET和一個(gè)第一開(kāi)關(guān)nMISFET，和在上述第二邏輯電路中的上述第二pMIS模塊和上述第二nMIS模塊之間串聯(lián)的一個(gè)第二開(kāi)關(guān)pMISFET和一個(gè)第二開(kāi)關(guān)nMISFET，上述第一pMISFET和上述第一nMISFET的一個(gè)連接結(jié)點(diǎn)和上述第二pMISFET和上述第二nMISFET的一個(gè)連接結(jié)點(diǎn)被連接到上述輸出端子，并且其中根據(jù)上述控制信號(hào)打開(kāi)上述第一pMISFET和上述第一nMISFET，關(guān)閉上述第二pMISFET和上述第二nMISFET，而且當(dāng)上述第一pMISFET和上述第一nMISFET關(guān)閉時(shí)打開(kāi)上述第二pMISFEET和上述第二nMISFET。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中切換上述輸出的上述控制信號(hào)被輸入到上述第一邏輯電路的上述第一pMISFET和上述第二邏輯電路的上述第二nMISFET的柵極，并且上述控制信號(hào)的一個(gè)反相信號(hào)被輸入到上述第一邏輯電路的上述第一nMISFET和上述第二邏輯電路的上述第二pMISFET的柵極。
17.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中上述輸出開(kāi)關(guān)電路由一個(gè)第一開(kāi)關(guān)電路和一個(gè)第二開(kāi)關(guān)電路組成，其中在上述第一開(kāi)關(guān)電路中，在上述第一邏輯電路中的上述第一pMIS模塊和上述第一nMIS模塊之間串聯(lián)一個(gè)第一pMISFET和一個(gè)第一nMISFET，上述第一pMISFET和上述第一nMISFET的一個(gè)連接結(jié)點(diǎn)被連接到上述輸出端子，而在上述第二開(kāi)關(guān)電路中，在上述第二邏輯電路中的上述第二pMIS模塊和上述第二nMIS模塊之間串聯(lián)一個(gè)第二和一個(gè)第三nMISFET，上述第二和上述第三nMISFET的一個(gè)連接結(jié)點(diǎn)被連接到上述輸出端子，并且其中根據(jù)上述控制信號(hào)打開(kāi)上述第一開(kāi)關(guān)電路和上述第二開(kāi)關(guān)電路中的一個(gè)開(kāi)關(guān)電路內(nèi)的各個(gè)上述MISFET，而另一個(gè)開(kāi)關(guān)電路中的各個(gè)上述MISFET被關(guān)閉。
18.如權(quán)利要求17所述的半導(dǎo)體集成電路，其中上述控制信號(hào)被輸入到上述第一開(kāi)關(guān)電路的上述第一pMISFET和上述第二開(kāi)關(guān)電路的上述第二和上述第三nMISFET的柵極，并且上述控制信號(hào)的一個(gè)反相信號(hào)被輸入到上述第一開(kāi)關(guān)電路的上述第一nMISFET的一個(gè)柵極。
全文摘要
一個(gè)集成電路具有一個(gè)第一和第二邏輯電路,上述邏輯電路具有共同的輸入端子和相同的邏輯功能。第一邏輯電路具有一個(gè)pMISFET電路模塊和一個(gè)nMISFET電路模塊,其中每個(gè)電路模塊均具有一個(gè)高閾值,而第二邏輯電路具有一個(gè)pMISFET電路模塊和一個(gè)nMISFET電路模塊,其中每個(gè)電路模塊均具有一個(gè)低閾值。一個(gè)輸出開(kāi)關(guān)電路介于各個(gè)邏輯電路中的pMISFET和nMISFET電路模塊之間并且控制電源與各個(gè)邏輯電路的連接。當(dāng)工作時(shí),第二邏輯電路的輸出被連接到輸出端子以實(shí)現(xiàn)低功耗。當(dāng)處于后備狀態(tài)時(shí),第一邏輯電路的輸出被連接到輸出端子以實(shí)現(xiàn)低泄漏電流。
文檔編號(hào)H03K19/003GK1362743SQ0114392
公開(kāi)日2002年8月7日 申請(qǐng)日期2001年12月26日 優(yōu)先權(quán)日2000年12月26日
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