流水線(xiàn)模數(shù)轉(zhuǎn)換器的制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種流水線(xiàn)模數(shù)轉(zhuǎn)換器，各級(jí)模塊包括采樣保持電路一和二以及帶有兩組差分輸入端的運(yùn)算放大器。各級(jí)模塊包括采樣保持模式一和二兩種工作模式。在采樣保持模式一時(shí)，采樣保持電路二工作在采樣模式、采樣保持電路一工作在放大模式，運(yùn)算放大器和采樣保持電路一相連接并進(jìn)行余量放大并輸出模擬信號(hào)；在采樣保持模式二時(shí)，采樣保持電路一工作在采樣模式、采樣保持電路二工作在放大模式，運(yùn)算放大器和采樣保持電路二相連接并進(jìn)行余量放大并輸出模擬信號(hào)。本發(fā)明能實(shí)現(xiàn)兩個(gè)采樣保持模塊交替進(jìn)行采樣，運(yùn)放始終能夠和一個(gè)采樣保持模塊連接并工作在放大周期，能夠避免運(yùn)放的閑置，從而能提高整體ADC的工作速度。
【專(zhuān)利說(shuō)明】流水線(xiàn)模數(shù)轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種流水線(xiàn)模數(shù)轉(zhuǎn)換器(ADC)。

【背景技術(shù)】
[0002]流水線(xiàn)ADC是一種既能實(shí)現(xiàn)高速又能實(shí)現(xiàn)相當(dāng)分辨率的結(jié)構(gòu)，在電子系統(tǒng)中應(yīng)用廣泛，同時(shí)對(duì)性能的要求也越來(lái)越高。
[0003]如圖1所示，是現(xiàn)有流水線(xiàn)ADC的結(jié)構(gòu)圖；通過(guò)采樣保持模塊(S/H) 101進(jìn)行模擬輸入，輸入的模擬信號(hào)經(jīng)過(guò)多個(gè)級(jí)模塊(stage)如級(jí)模塊一 1021、級(jí)模塊il021、級(jí)模塊nl02n以及閃速級(jí)模塊103等進(jìn)行模擬數(shù)字轉(zhuǎn)換，每一個(gè)級(jí)模塊形成I位或多位數(shù)字信號(hào)，如I^bits、Kibits、Knbits、Kn+1bits，轉(zhuǎn)換后得到的數(shù)字信號(hào)輸入到移位寄存器104中并通過(guò)數(shù)字校正電路105后輸出，時(shí)鐘產(chǎn)生電路106用于產(chǎn)生時(shí)鐘信號(hào)從而對(duì)級(jí)模塊的工作模式進(jìn)行控制。
[0004]如圖2所示，是圖1中的級(jí)模塊的結(jié)構(gòu)圖；級(jí)模塊102i包括子ADCi 104和余量增益電路(MDAC) 105，輸入的模擬信號(hào)Vin經(jīng)過(guò)子ADCil04轉(zhuǎn)換為數(shù)字信號(hào)Kibits ;余量增益電路105包括采樣保持模塊106，子數(shù)模轉(zhuǎn)換器(DAC) ?107和運(yùn)算放大器108，子DACi 107將數(shù)字信號(hào)Kibits轉(zhuǎn)化為模擬量，采樣保持模塊106對(duì)輸入的模擬信號(hào)Vin進(jìn)行采樣，模擬信號(hào)Vin和子DACi 107輸出的模擬量通過(guò)減法模塊相減后產(chǎn)生一余量，該余量通過(guò)運(yùn)算放大器108進(jìn)行放大后輸出模擬信號(hào)Vwt。，模擬信號(hào)Vtjut作為下一級(jí)的級(jí)模塊的輸入模擬信號(hào)。
[0005]為了說(shuō)明運(yùn)放即運(yùn)算放大器在流水線(xiàn)模數(shù)轉(zhuǎn)換器中的作用，先分析MDAC105的工作過(guò)程。如圖2中所示，余量增益電路的作用有三點(diǎn):1、減法功能。用前一級(jí)的模擬輸出值Vin減去該值經(jīng)子ADCil04量化再進(jìn)經(jīng)子DACil07變換后的模擬值以求出余量。2、增益功能。為了使每級(jí)能使用同樣的參考電壓源要對(duì)每級(jí)的余量乘以一個(gè)合適的因子。3、采樣保持功能。
[0006]為了分析方便，以每級(jí)1.5位的MDAC單元為例。如圖3A所示，是圖2中的MDAC為1.5位時(shí)級(jí)模塊的采樣模式電路圖；級(jí)模塊包括電容Cf和Cs，子DAC107a和運(yùn)算放大器108a。子DAC107a通過(guò)三個(gè)開(kāi)關(guān)選擇電壓VMf、ο和-Vref實(shí)現(xiàn)，并輸出電壓信號(hào)Vda。。開(kāi)關(guān)109和110由時(shí)鐘信號(hào)一 Φ I控制，開(kāi)關(guān)111由時(shí)鐘信號(hào)二 Φ2控制。在米樣模式時(shí)開(kāi)關(guān)109和110接通，輸入信號(hào)Vi被采樣到電容Cf和Cs ;開(kāi)關(guān)111斷開(kāi)，此時(shí)運(yùn)算放大器108a閑置。此時(shí)運(yùn)放輸入端的電荷為:
[0007]Q1 = - (Cs+Cf) Vi (I)
[0008]如圖3B所示，是圖2中的MDAC為1.5位時(shí)級(jí)模塊的保持模式即放大模式電路圖；在放大模式時(shí)開(kāi)關(guān)109和110斷開(kāi)，開(kāi)關(guān)111接通，電容器Cf上極板通過(guò)開(kāi)關(guān)111接到運(yùn)算放大器108a的輸出端，運(yùn)放處于工作狀態(tài)。Cs上極板會(huì)接到子DAC107a的輸出即電壓信號(hào)Vda。。此時(shí)運(yùn)放輸入端的電荷為:
[0009]Q2= (Vx-Vdac) Cs+(Vx-V0) Cf (2)
[0010]式(2)中V。= AX (O-Vx)，A為運(yùn)放的有限直流增益，Vx為運(yùn)算放大器108a的輸入端即反相輸入端的電壓，運(yùn)算放大器108a的正相輸入端接地。
[0011]由電荷守恒原理，Q1 = Q2,可以得到:
4C 4
「00121 K=V,----、
L 」° ' βΑ + Ι C\+Cf βΑ + \
[0013]式(3)中β為反饋系數(shù)其值等于Cf/(Cf+Cs)。
[0014]再由一階近似Α/(βΑ+1) ^ I/β X (1-1/β A)，帶入式(3)中可得:
[_ & 忐)-告(卜忐)、' 丨
[0016]假設(shè)Cs = Cf，而且電容匹配，運(yùn)算放大器108a的放大倍數(shù)A趨于無(wú)窮大，當(dāng)輸入信號(hào)Vi在不同取值時(shí)Vda。的輸出取不同參考電壓(-Vref，0，Vref )，就可以得到式(5):

'IV1^VrenQ = QWi <-liAVref)
[0017]V0 = < IVi, Q = 01(-1 / 4Vrq, < Vi < I / Wrcf) ))
2V,-Vref,Q = IW^H ^Vref)
[0018]式(5)中Q對(duì)應(yīng)于由輸入信號(hào)Vi經(jīng)子ADC轉(zhuǎn)換后形成的數(shù)字信號(hào)。
[0019]如圖3C所示，是圖3A和圖3B中的電路時(shí)序圖；時(shí)鐘信號(hào)一 Φ I和時(shí)鐘信號(hào)二 Φ 2為互不交疊信號(hào)，且其中時(shí)鐘信號(hào)一 Φ1的高電平的時(shí)間要小于時(shí)鐘信號(hào)二 Φ2的低電平時(shí)間，時(shí)鐘信號(hào)二 Φ2的高電平的時(shí)間要小于時(shí)鐘信號(hào)一 Φ1的低電平時(shí)間。
[0020]由上述分析可知，流水線(xiàn)模數(shù)轉(zhuǎn)換器的級(jí)模塊工作在采樣模式時(shí)，運(yùn)放閑置；工作在放大模式時(shí)，運(yùn)放工作。
[0021]如圖4所示，是現(xiàn)有級(jí)模塊中采用的運(yùn)算放大器結(jié)構(gòu)圖；運(yùn)算放大器108a采用套筒式折疊共源共柵結(jié)構(gòu)，其中NMOS管Ml和M3組成共源共柵結(jié)構(gòu)、NMOS管M2和M4也組成共源共柵結(jié)構(gòu)，NMOS管Ml和M2的柵極實(shí)現(xiàn)差分信號(hào)Vinp和Vinn的輸入，NMOS管M3和M4的漏極實(shí)現(xiàn)差分信號(hào)Vout-和Vout+的輸出。PMOS管M5和M7連接在NMOS管M3的漏極和電源電壓VDD之間并作為有源負(fù)載，PMOS管M6和M8連接在NMOS管M4的漏極和電源電壓VDD之間并作為有源負(fù)載，PMOS管M7和M8的柵極結(jié)構(gòu)偏置電壓Vb。輔助放大器Al對(duì)NMOS管M3和M4的柵極偏置并實(shí)現(xiàn)增益自舉，輔助放大器A2對(duì)PMOS管M5和M6的柵極偏置并實(shí)現(xiàn)增益自舉。
[0022]現(xiàn)有技術(shù)中運(yùn)放在采樣周期中是閑置的，只在放大周期中發(fā)揮作用。這樣不僅沒(méi)有充分使用運(yùn)放，而且不利于ADC工作速度的提高。


【發(fā)明內(nèi)容】

[0023]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種流水線(xiàn)模數(shù)轉(zhuǎn)換器，能使各級(jí)模塊的運(yùn)放始終工作在放大模式，從而能提高整體ADC的工作速度。
[0024]為解決上述技術(shù)問(wèn)題，本發(fā)明提供的流水線(xiàn)模數(shù)轉(zhuǎn)換器包括由多個(gè)級(jí)模塊組成的流水線(xiàn)模數(shù)轉(zhuǎn)換結(jié)構(gòu)，各級(jí)所述級(jí)模塊都包括一模擬信號(hào)輸入端、數(shù)字信號(hào)輸出端和模擬信號(hào)輸出端。
[0025]第一級(jí)所述級(jí)模塊的模擬信號(hào)輸入端連接外部模擬信號(hào)，第一級(jí)外的其它各級(jí)所述級(jí)模塊的模擬信號(hào)輸入端連接上一級(jí)所述級(jí)模塊的模擬信號(hào)輸出端。
[0026]各級(jí)所述級(jí)模塊包括子模數(shù)轉(zhuǎn)換器和余量增益電路，各級(jí)所述級(jí)模塊的子模數(shù)轉(zhuǎn)換器將輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)輸出。
[0027]各級(jí)所述級(jí)模塊的余量增益電路包括子數(shù)模轉(zhuǎn)換器、采樣保持電路一、采樣保持電路二和運(yùn)算放大器。
[0028]所述子數(shù)模轉(zhuǎn)換器將輸出的所述數(shù)字信號(hào)轉(zhuǎn)化成中間模擬信號(hào)，各級(jí)所述級(jí)模塊的余量增益電路將所述輸入模擬信號(hào)和所述中間模擬信號(hào)相減后得到模擬信號(hào)余量并通過(guò)所述運(yùn)算放大器將該模擬信號(hào)余量放大后形成輸出模擬信號(hào)。
[0029]所述運(yùn)算放大器包括兩組差分輸入端，第一組差分輸入端的輸入管分別和第一開(kāi)關(guān)管串聯(lián)，所述第一開(kāi)關(guān)管通過(guò)第一時(shí)鐘信號(hào)進(jìn)行開(kāi)關(guān)切換；第二組差分輸入端的輸入管分別和第二開(kāi)關(guān)管串聯(lián)，所述第二開(kāi)關(guān)管通過(guò)第二時(shí)鐘信號(hào)進(jìn)行開(kāi)關(guān)切換，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)為互不交疊時(shí)鐘信號(hào)。
[0030]所述采樣保持電路一的輸出端連接到所述第一組差分輸入端，所述采樣保持電路二的輸出端連接到所述第二組差分輸入端。
[0031]各級(jí)所述級(jí)模塊的余量增益電路包括采樣保持模式一和采樣保持模式二兩種工作模式，兩種工作模式由所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)進(jìn)行切換。
[0032]在所述采樣保持模式一時(shí)，所述第一組差分輸入端的輸入管和所述第一開(kāi)關(guān)管接通，所述第二組差分輸入端的輸入管和所述第二開(kāi)關(guān)管斷開(kāi)，所述采樣保持電路二工作在采樣模式、所述采樣保持電路一工作在放大模式，所述運(yùn)算放大器通過(guò)所述第一組差分輸入端將所述采樣保持電路一采樣得到的所述輸入模擬信號(hào)和所述中間模擬信號(hào)相減后得到模擬信號(hào)余量并進(jìn)行放大后形成輸出模擬信號(hào)。
[0033]在所述采樣保持模式二時(shí)，所述第二組差分輸入端的輸入管和所述第二開(kāi)關(guān)管接通，所述第一組差分輸入端的輸入管和所述第一開(kāi)關(guān)管斷開(kāi)，所述采樣保持電路一工作在采樣模式、所述采樣保持電路二工作在放大模式，所述運(yùn)算放大器通過(guò)所述第二組差分輸入端將所述采樣保持電路二采樣得到的所述輸入模擬信號(hào)和所述中間模擬信號(hào)相減后得到模擬信號(hào)余量并進(jìn)行放大后形成輸出模擬信號(hào)。
[0034]進(jìn)一步的改進(jìn)是，所述采樣保持電路一和所述采樣保持電路二都采用相同的采樣保持電路單元結(jié)構(gòu)，所述采樣保持電路單元結(jié)構(gòu)包括:電容一和電容二。
[0035]所述電容一的第一端和所述電容二的第一端相連接且作為所述采樣保持電路單元結(jié)構(gòu)的輸出端。
[0036]所述電容一的第二端通過(guò)開(kāi)關(guān)一連接所述輸入模擬信號(hào)、所述電容二的第二端通過(guò)開(kāi)關(guān)二連接所述輸入模擬信號(hào)，所述電容一和所述電容二的第一端通過(guò)開(kāi)關(guān)三接地。
[0037]所述電容一的第二端通過(guò)開(kāi)關(guān)四連接所述運(yùn)算放大器的輸出端，所述電容二的第二端通過(guò)開(kāi)關(guān)五連接所述中間模擬信號(hào)。
[0038]所述開(kāi)關(guān)一、所述開(kāi)關(guān)二、所述開(kāi)關(guān)三都連接第一組時(shí)鐘信號(hào)，所述開(kāi)關(guān)四和所述開(kāi)關(guān)五都連接第二組鐘信號(hào)，所述第一組時(shí)鐘信號(hào)和所述第二組鐘信號(hào)為互為不交疊的時(shí)鐘信號(hào)。
[0039]所述開(kāi)關(guān)一、所述開(kāi)關(guān)二和所述開(kāi)關(guān)三接通，且所述開(kāi)關(guān)四和所述開(kāi)關(guān)五斷開(kāi)時(shí)所述采樣保持電路單元結(jié)構(gòu)工作于采樣模式。
[0040]所述開(kāi)關(guān)一、所述開(kāi)關(guān)二和所述開(kāi)關(guān)三斷開(kāi)，且所述開(kāi)關(guān)四和所述開(kāi)關(guān)五接通時(shí)所述采樣保持電路單元結(jié)構(gòu)工作于放大模式。
[0041]所述采樣保持電路一所連接的所述第一組時(shí)鐘信號(hào)為所述第二時(shí)鐘信號(hào)，所述采樣保持電路一所連接的所述第二組時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)。
[0042]所述采樣保持電路二所連接的所述第一組時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)，所述采樣保持電路二所連接的所述第二組時(shí)鐘信號(hào)為所述第二時(shí)鐘信號(hào)。
[0043]進(jìn)一步的改進(jìn)是，各級(jí)所述級(jí)模塊為全差分結(jié)構(gòu)，所述輸入模擬信號(hào)、所述中間模擬信號(hào)和所述輸出模擬信號(hào)都全差分信號(hào)；所述輸出模擬信號(hào)的正相信號(hào)分別由所述運(yùn)算放大器的正反相輸出端輸出。
[0044]所述采樣保持電路一和所述采樣保持電路二都分別由兩個(gè)所述采樣保持電路單元結(jié)構(gòu)組成，對(duì)于所述采樣保持電路一和所述采樣保持電路二中任意一個(gè)的兩個(gè)所述采樣保持電路單元結(jié)構(gòu)的信號(hào)連接關(guān)系分別為:
[0045]第一個(gè)采樣保持電路單元結(jié)構(gòu)分別連接所述輸入模擬信號(hào)的正相信號(hào)、所述中間模擬信號(hào)的反相信號(hào)、所述運(yùn)算放大器的一組差分輸入端中的正相輸入端、所述運(yùn)算放大器的反相輸出端。
[0046]第二個(gè)采樣保持電路單元結(jié)構(gòu)分別連接所述輸入模擬信號(hào)的反相信號(hào)、所述中間模擬信號(hào)的正相信號(hào)、所述運(yùn)算放大器的一組差分輸入端中的反相輸入端、所述運(yùn)算放大器的正相輸出端。
[0047]進(jìn)一步的改進(jìn)是，所述運(yùn)算放大器采用套筒式折疊共源共柵結(jié)構(gòu)。
[0048]進(jìn)一步的改進(jìn)是，所述運(yùn)算放大器包括:
[0049]由第一 NMOS管、第二 NMOS管和第三NMOS管組成的第一共源共柵放大支路，所述第一 NMOS管為輸入管、柵極為第一組差分輸入端的正相輸入端，所述第一 NMOS管的源極接地；所述第二 NMOS管為第一開(kāi)關(guān)管，所述第二 NMOS管的柵極接第一時(shí)鐘信號(hào)，所述第二NMOS管的源極連接所述第一 NMOS管的漏極；所述第三MOS管的源極連接所述第二 NMOS管的漏極，所述第三NMOS管的漏極作為所述運(yùn)算放大器的反相輸出端，所述第三NMOS管的漏極和電源電壓之間連接第一有源負(fù)載。
[0050]由第四NMOS管、第五NMOS管和第六NMOS管組成的第二共源共柵放大支路，所述第四NMOS管為輸入管、柵極為第一組差分輸入端的反相輸入端，所述第四NMOS管的源極接地；所述第五NMOS管為第一開(kāi)關(guān)管，所述第五NMOS管的柵極接第一時(shí)鐘信號(hào)，所述第五NMOS管的源極連接所述第一 NMOS管的漏極；所述第六MOS管的源極連接所述第五NMOS管的漏極，所述第六NMOS管的漏極作為所述運(yùn)算放大器的正相輸出端，所述第六NMOS管的漏極和電源電壓之間連接第二有源負(fù)載。
[0051]第七NMOS管和第八NMOS管，由所述第七NMOS管、所述第八NMOS管和第三NMOS管組成的第三共源共柵放大支路，所述第七NMOS管為輸入管、柵極為第二組差分輸入端的正相輸入端，所述第七NMOS管的源極接地；所述第八NMOS管為第二開(kāi)關(guān)管，所述第八NMOS管的柵極接第二時(shí)鐘信號(hào)，所述第八NMOS管的源極連接所述第七NMOS管的漏極；所述第三MOS管的源極連接所述第八NMOS管的漏極。
[0052]第九NMOS管和第十NMOS管，由所述第九NMOS管、所述第十NMOS管和第六NMOS管組成的第四共源共柵放大支路，所述第九NMOS管為輸入管、柵極為第二組差分輸入端的反相輸入端，所述第九NMOS管的源極接地；所述第十匪OS管為第二開(kāi)關(guān)管，所述第十NMOS管的柵極接第二時(shí)鐘信號(hào)，所述第十NMOS管的源極連接所述第九NMOS管的漏極；所述第六MOS管的源極連接所述第十NMOS管的漏極。
[0053]第一輔助放大器，所述第一輔助放大器的反相輸入端連接所述第三NMOS管的源極、正相輸出端連接所述第三NMOS管的柵極，所述第一輔助放大器的正相輸入端連接所述第六NMOS管的源極、反相輸出端連接所述第六NMOS管的柵極。
[0054]進(jìn)一步的改進(jìn)是，所述第一有源負(fù)載由第一 PMOS管和第二 PMOS管組成，所述第一PMOS管的漏極連接所述第三NMOS管的漏極，所述第一 PMOS管的源極連接所述第二 PMOS管的漏極，所述第二 PMOS管的源極接電源電壓。
[0055]所述第二有源負(fù)載由第三PMOS管和第四PMOS管組成，所述第三PMOS管的漏極連接所述第六NMOS管的漏極，所述第三PMOS管的源極連接所述第四PMOS管的漏極，所述第四PMOS管的源極接電源電壓；所述第二 PMOS管和所述第四PMOS管的柵極連接相同的偏置電壓。
[0056]第二輔助放大器，所述第二輔助放大器的正相輸入端連接所述第一 PMOS管的源極、反相輸出端連接所述第一 PMOS管的柵極；所述第二輔助放大器的反相輸入端連接所述第三PMOS管的源極、正相輸出端連接所述第三PMOS管的柵極。
[0057]進(jìn)一步的改進(jìn)是，所述運(yùn)算放大器還包括第十一 NMOS管和第十二 NMOS管，所述第十一 NMOS管的漏極連接所述第一 NMOS管的源極、所述第十一 NMOS管的柵極接所述運(yùn)算放大器的共模反饋信號(hào)，所述第十二NMOS管的漏極連接所述第四NMOS管的源極、所述第十二NMOS管的柵極接參考信號(hào)，所述第十一 NMOS管和所述第十二 NMOS管的源極接地。
[0058]本發(fā)明的各級(jí)模塊通過(guò)采用兩個(gè)采樣保持模塊以及將運(yùn)算放大器的輸入端設(shè)置為兩組差分輸入端，能夠?qū)崿F(xiàn)兩個(gè)采樣保持模塊交替進(jìn)行采樣，而運(yùn)算放大器始終能夠和一個(gè)采樣保持模塊連接并工作在放大周期，所以本發(fā)明能夠避免運(yùn)放的閑置，使各級(jí)模塊的運(yùn)放始終工作在放大模式，從而能提高整體ADC的工作速度。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0059]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:
[0060]圖1是現(xiàn)有流水線(xiàn)ADC的結(jié)構(gòu)圖；
[0061]圖2是圖1中的級(jí)模塊的結(jié)構(gòu)圖；
[0062]圖3A是圖2中的MDAC為1.5位時(shí)級(jí)模塊的采樣模式電路圖；
[0063]圖3B是圖2中的MDAC為1.5位時(shí)級(jí)模塊的保持模式電路圖；
[0064]圖3C是圖3A和圖3B中的電路時(shí)序圖；
[0065]圖4是現(xiàn)有級(jí)模塊中采用的運(yùn)算放大器結(jié)構(gòu)圖；
[0066]圖5A是本發(fā)明實(shí)施例流水線(xiàn)模數(shù)轉(zhuǎn)換器的級(jí)模塊的采樣保持模式一電路圖；
[0067]圖5B是本發(fā)明實(shí)施例流水線(xiàn)模數(shù)轉(zhuǎn)換器的級(jí)模塊的采樣保持模式二電路圖；
[0068]圖5C是圖5A和圖5B中的電路時(shí)序圖；
[0069]圖6是本發(fā)明實(shí)施例的級(jí)模塊中采用的運(yùn)算放大器結(jié)構(gòu)圖。

【具體實(shí)施方式】
[0070]如圖5A所示，是本發(fā)明實(shí)施例流水線(xiàn)模數(shù)轉(zhuǎn)換器的級(jí)模塊的采樣保持模式一電路圖；如圖5B所示，是本發(fā)明實(shí)施例流水線(xiàn)模數(shù)轉(zhuǎn)換器的級(jí)模塊的采樣保持模式二電路圖。本發(fā)明實(shí)施例流水線(xiàn)模數(shù)轉(zhuǎn)換器包括由多個(gè)級(jí)模塊組成的流水線(xiàn)模數(shù)轉(zhuǎn)換結(jié)構(gòu)，各級(jí)所述級(jí)模塊都包括模擬信號(hào)輸入端、數(shù)字信號(hào)輸出端和模擬信號(hào)輸出端。
[0071]第一級(jí)所述級(jí)模塊的模擬信號(hào)輸入端連接外部模擬信號(hào)，第一級(jí)外的其它各級(jí)所述級(jí)模塊的模擬信號(hào)輸入端連接上一級(jí)所述級(jí)模塊的模擬信號(hào)輸出端。
[0072]各級(jí)所述級(jí)模塊包括子模數(shù)轉(zhuǎn)換器和余量增益電路，各級(jí)所述級(jí)模塊的子模數(shù)轉(zhuǎn)換器將輸入模擬信號(hào)inn和inp轉(zhuǎn)換為數(shù)字信號(hào)輸出，輸入模擬信號(hào)inn和inp為一對(duì)差分信號(hào)。
[0073]各級(jí)所述級(jí)模塊的余量增益電路包括子數(shù)模轉(zhuǎn)換器、采樣保持電路一 1、采樣保持電路二 2和運(yùn)算放大器3。
[0074]所述子數(shù)模轉(zhuǎn)換器將輸出的所述數(shù)字信號(hào)轉(zhuǎn)化成中間模擬信號(hào)Vdacn和Vdacp，中間模擬信號(hào)Vdacn和Vdacp為一對(duì)差分信號(hào)。各級(jí)所述級(jí)模塊的余量增益電路將所述輸入模擬信號(hào)inn和inp和所述中間模擬信號(hào)Vdacn和Vdacp相減后得到模擬信號(hào)余量并通過(guò)所述運(yùn)算放大器3將該模擬信號(hào)余量放大后形成輸出模擬信號(hào)outn和outp，輸出模擬信號(hào)outn和outp為一對(duì)差分信號(hào)。
[0075]所述運(yùn)算放大器3包括兩組差分輸入端，兩組差分輸入端分別為第一組差分輸入端innl和inpl和第二組差分輸入端inn2和inp2。第一組差分輸入端innl和inpl的輸入管分別和第一開(kāi)關(guān)管串聯(lián)，所述第一開(kāi)關(guān)管通過(guò)第一時(shí)鐘信號(hào)Phil進(jìn)行開(kāi)關(guān)切換；第二組差分輸入端inn2和inp2的輸入管分別和第二開(kāi)關(guān)管串聯(lián)，所述第二開(kāi)關(guān)管通過(guò)第二時(shí)鐘信號(hào)phi2進(jìn)行開(kāi)關(guān)切換，所述第一時(shí)鐘信號(hào)phil和所述第二時(shí)鐘信號(hào)phi2為互不交疊時(shí)鐘信號(hào)。
[0076]所述采樣保持電路一 I的輸出端連接到所述第一組差分輸入端innl和inpl，所述采樣保持電路二 2的輸出端連接到所述第二組差分輸入端inn2和inp2。
[0077]各級(jí)所述級(jí)模塊的余量增益電路包括采樣保持模式一和采樣保持模式二兩種工作模式，兩種工作模式由所述第一時(shí)鐘信號(hào)phil和所述第二時(shí)鐘信號(hào)phi2進(jìn)行切換。
[0078]如圖5A所示，在所述采樣保持模式一時(shí)，所述第一組差分輸入端innl和inpl的輸入管和所述第一開(kāi)關(guān)管接通，所述第二組差分輸入端inn2和inp2的輸入管和所述第二開(kāi)關(guān)管斷開(kāi)，所述采樣保持電路二 2工作在采樣模式、所述采樣保持電路一 I工作在放大模式，所述運(yùn)算放大器3通過(guò)所述第一組差分輸入端將所述采樣保持電路一I采樣得到的所述輸入模擬信號(hào)inn和inp和所述中間模擬信號(hào)Vdacn和Vdacp相減后得到模擬信號(hào)余量并進(jìn)行放大后形成輸出模擬信號(hào)outn和outp。
[0079]如圖5A所示，在所述采樣保持模式二時(shí)，所述第二組差分輸入端inn2和inp2的輸入管和所述第二開(kāi)關(guān)管接通，所述第一組差分輸入端innl和inpl的輸入管和所述第一開(kāi)關(guān)管斷開(kāi)，所述采樣保持電路一 I工作在采樣模式、所述采樣保持電路二 2工作在放大模式，所述運(yùn)算放大器3通過(guò)所述第二組差分輸入端inn2和inp2將所述采樣保持電路二 2采樣得到的所述輸入模擬信號(hào)inn和inp和所述中間模擬信號(hào)Vdacn和Vdacp相減后得到模擬信號(hào)余量并進(jìn)行放大后形成輸出模擬信號(hào)outn和outp。
[0080]如圖5A所示，所述采樣保持電路一 I和所述采樣保持電路二 2都采用相同的采樣保持電路單元結(jié)構(gòu)4,所述采樣保持電路單元結(jié)構(gòu)4包括:電容一 5和電容二 6。
[0081]所述電容一 5的第一端和所述電容二 6的第一端相連接且作為所述采樣保持電路單元結(jié)構(gòu)4的輸出端。
[0082]所述電容一 5的第二端通過(guò)開(kāi)關(guān)一 7連接所述輸入模擬信號(hào)inn或inp、所述電容二 6的第二端通過(guò)開(kāi)關(guān)二 8連接所述輸入模擬信號(hào)inn或inp，所述電容一 5和所述電容二6的第一端通過(guò)開(kāi)關(guān)三9接地。
[0083]所述電容一 5的第二端通過(guò)開(kāi)關(guān)四10連接所述運(yùn)算放大器3的輸出端，所述電容二 6的第二端通過(guò)開(kāi)關(guān)五11連接所述中間模擬信號(hào)Vdacn或Vdacp。
[0084]所述開(kāi)關(guān)一 7、所述開(kāi)關(guān)二 8、所述開(kāi)關(guān)三9都連接第一組時(shí)鐘信號(hào)，所述開(kāi)關(guān)四10和所述開(kāi)關(guān)五11都連接第二組鐘信號(hào)，所述第一組時(shí)鐘信號(hào)和所述第二組鐘信號(hào)為互為不交疊的時(shí)鐘信號(hào)。
[0085]所述開(kāi)關(guān)一 7、所述開(kāi)關(guān)二 8和所述開(kāi)關(guān)三9接通，且所述開(kāi)關(guān)四10和所述開(kāi)關(guān)五11斷開(kāi)時(shí)所述采樣保持電路單元結(jié)構(gòu)4工作于采樣模式。
[0086]所述開(kāi)關(guān)一 7、所述開(kāi)關(guān)二 8和所述開(kāi)關(guān)三9斷開(kāi)，且所述開(kāi)關(guān)四10和所述開(kāi)關(guān)五11接通時(shí)所述采樣保持電路單元結(jié)構(gòu)4工作于放大模式。
[0087]所述采樣保持電路一 I所連接的所述第一組時(shí)鐘信號(hào)為所述第二時(shí)鐘信號(hào)phi2，所述采樣保持電路一 I所連接的所述第二組時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)phil ;即所述采樣保持電路一 I的所述開(kāi)關(guān)一 7、所述開(kāi)關(guān)二 8、所述開(kāi)關(guān)三9都連接所述第二時(shí)鐘信號(hào)phi2，所述開(kāi)關(guān)四10和所述開(kāi)關(guān)五11都連接所述第一時(shí)鐘信號(hào)phil。
[0088]所述采樣保持電路二 2所連接的所述第一組時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)phil，所述采樣保持電路二 2所連接的所述第二組時(shí)鐘信號(hào)為所述第二時(shí)鐘信號(hào)phi2。即所述采樣保持電路二 2的所述開(kāi)關(guān)一 7、所述開(kāi)關(guān)二 8、所述開(kāi)關(guān)三9都連接所述第一時(shí)鐘信號(hào)phil，所述開(kāi)關(guān)四10和所述開(kāi)關(guān)五11都連接所述第二時(shí)鐘信號(hào)phi2。
[0089]如圖5A和圖5B所示，本發(fā)明實(shí)施例的各級(jí)所述級(jí)模塊為全差分結(jié)構(gòu)，所述輸入模擬信號(hào)inn和inp、所述中間模擬信號(hào)Vdacn和Vdacp和所述輸出模擬信號(hào)outn和outp都全差分信號(hào)；所述輸出模擬信號(hào)outn和outp的正相信號(hào)分別由所述運(yùn)算放大器3的正反相輸出端輸出。
[0090]所述采樣保持電路一 I和所述采樣保持電路二 2都分別由兩個(gè)所述采樣保持電路單元結(jié)構(gòu)4組成，對(duì)于所述采樣保持電路一 I和所述采樣保持電路二 2中任意一個(gè)的兩個(gè)所述采樣保持電路單元結(jié)構(gòu)4的信號(hào)連接關(guān)系分別為:
[0091]第一個(gè)采樣保持電路單元結(jié)構(gòu)4分別連接所述輸入模擬信號(hào)的正相信號(hào)inp、所述中間模擬信號(hào)的反相信號(hào)Vdacn、所述運(yùn)算放大器3的一組差分輸入端中的正相輸入端inpl (對(duì)應(yīng)于所述采樣保持電路一 I)或inp2 (對(duì)應(yīng)于所述采樣保持電路一 2)、所述運(yùn)算放大器3的反相輸出端outn。
[0092]第二個(gè)采樣保持電路單元結(jié)構(gòu)4分別連接所述輸入模擬信號(hào)的反相信號(hào)inn、所述中間模擬信號(hào)的正相信號(hào)Vdacp、所述運(yùn)算放大器3的一組差分輸入端中的反相輸入端innl (對(duì)應(yīng)于所述采樣保持電路一 I)或inn2 (對(duì)應(yīng)于所述采樣保持電路一 2)、所述運(yùn)算放大器3的正相輸出端outp。
[0093]如圖5C所述,為圖5A和圖5B中的電路時(shí)序圖；所述第一時(shí)鐘信號(hào)phil和所述第二時(shí)鐘信號(hào)Phi2為互不交疊信號(hào)，所述第一時(shí)鐘信號(hào)phi I控制第一開(kāi)關(guān)管，對(duì)應(yīng)于第一組差分輸入端innl和inpl的信號(hào)輸入。所述第二時(shí)鐘信號(hào)phi2控制第二開(kāi)關(guān)管,對(duì)應(yīng)于第二組差分輸入端inp2和inn2的信號(hào)輸入。所述第一時(shí)鐘信號(hào)phil和所述第二時(shí)鐘信號(hào)phi2也控制所述采樣保持模塊一 I和所述采樣保持模塊二 2中的所有開(kāi)關(guān)，所有開(kāi)關(guān)即為各所述采樣保持電路單元結(jié)構(gòu)4中的所述開(kāi)關(guān)一 7、所述開(kāi)關(guān)二 8、所述開(kāi)關(guān)三9、所述開(kāi)關(guān)四10和所述開(kāi)關(guān)五11。在圖5A中，所述第一時(shí)鐘信號(hào)phil為高電平，所述第二時(shí)鐘信號(hào)phi2為低電平，因此所述第一組差分輸入端innl和inpl接通實(shí)現(xiàn)信號(hào)輸入，而所述第二組差分輸入端inp2和inn2斷開(kāi)而不起作用，此時(shí)所述采樣保持模塊一 I工作在放大模式，而所述采樣保持模塊二 2工作在采樣模式。在圖5B中，所述第一時(shí)鐘信號(hào)phil為低電平，所述第二時(shí)鐘信號(hào)Phi2為高電平，因此所述第一組差分輸入端innl和inpl斷開(kāi)而不起作用，而所述第二組差分輸入端inp2和inn2接通實(shí)現(xiàn)信號(hào)輸入，此時(shí)所述采樣保持模塊一 I工作在采樣模式，而所述采樣保持模塊二 2工作在放大模式。
[0094]如圖6所示，是本發(fā)明實(shí)施例的級(jí)模塊中采用的運(yùn)算放大器結(jié)構(gòu)圖，所述運(yùn)算放大器3采用套筒式折疊共源共柵結(jié)構(gòu)，包括:
[0095]由第一 NMOS管麗1、第二 NMOS管麗2和第三NMOS管麗3組成的第一共源共柵放大支路，所述第一NMOS管MNl為輸入管、柵極為第一組差分輸入端的正相輸入端inpl，所述第一 NMOS管麗I的源極接地；所述第二 NMOS管麗2為第一開(kāi)關(guān)管，所述第二 NMOS管麗2的柵極接第一時(shí)鐘信號(hào)Phil，所述第二 NMOS管麗2的源極連接所述第一 NMOS管麗I的漏極；所述第三MOS管的源極連接所述第二 NMOS管麗2的漏極，所述第三NMOS管麗3的漏極作為所述運(yùn)算放大器3的反相輸出端，所述第三NMOS管MN3的漏極和電源電壓VDD之間連接第一有源負(fù)載。
[0096]由第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6組成的第二共源共柵放大支路，所述第四NMOS管MN4為輸入管、柵極為第一組差分輸入端的反相輸入端innl，所述第四NMOS管MN4的源極接地；所述第五NMOS管MN5為第一開(kāi)關(guān)管，所述第五NMOS管MN5的柵極接第一時(shí)鐘信號(hào)phil，所述第五NMOS管麗5的源極連接所述第一 NMOS管麗I的漏極；所述第六MOS管的源極連接所述第五NMOS管MN5的漏極，所述第六NMOS管MN6的漏極作為所述運(yùn)算放大器3的正相輸出端，所述第六NMOS管MN6的漏極和電源電壓VDD之間連接第二有源負(fù)載。
[0097]第七NMOS管MN7和第八NMOS管MN8，由所述第七NMOS管MN7、所述第八NMOS管MN8和第三NMOS管MN3組成的第三共源共柵放大支路，所述第七NMOS管MN7為輸入管、柵極為第二組差分輸入端的正相輸入端inp2，所述第七NMOS管MN7的源極接地；所述第八NMOS管MN8為第二開(kāi)關(guān)管，所述第八NMOS管MN8的柵極接第二時(shí)鐘信號(hào)phi2，所述第八NMOS管MN8的源極連接所述第七NMOS管MN7的漏極；所述第三MOS管的源極連接所述第八NMOS管MN8的漏極。
[0098]第九NMOS管MN9和第十NMOS管MN10，由所述第九NMOS管MN9、所述第十NMOS管MNlO和第六NMOS管MN6組成的第四共源共柵放大支路，所述第九NMOS管MN9為輸入管、柵極為第二組差分輸入端的反相輸入端inn2，所述第九NMOS管MN9的源極接地；所述第十NMOS管MNlO為第二開(kāi)關(guān)管，所述第十NMOS管MNlO的柵極接第二時(shí)鐘信號(hào)phi2，所述第十NMOS管MNlO的源極連接所述第九NMOS管MN9的漏極；所述第六MOS管的源極連接所述第十NMOS管MNlO的漏極。
[0099]所述第一有源負(fù)載由第一 PMOS管MPl和第二 PMOS管MP2組成，所述第一 PMOS管MPl的漏極連接所述第三NMOS管麗3的漏極，所述第一 PMOS管MPl的源極連接所述第二PMOS管MP2的漏極，所述第二 PMOS管MP2的源極接電源電壓VDD。
[0100]所述第二有源負(fù)載由第三PMOS管MP3和第四PMOS管MP4組成，所述第三PMOS管MP3的漏極連接所述第六NMOS管MN6的漏極，所述第三PMOS管MP3的源極連接所述第四PMOS管MP4的漏極，所述第四PMOS管MP4的源極接電源電壓VDD ;所述第二 PMOS管MP2和所述第四PMOS管MP4的柵極連接相同的偏置電壓Vb。
[0101]第一輔助放大器Al，所述第一輔助放大器Al的反相輸入端Vil-連接所述第三NMOS管麗3的源極、正相輸出端Vol+連接所述第三NMOS管麗3的柵極，所述第一輔助放大器Al的正相輸入端Vil+連接所述第六NMOS管MN6的源極、反相輸出端Vol-連接所述第六NMOS管MN6的柵極。所述第一輔助放大器Al對(duì)所述第三NMOS管MN3和所述第六NMOS管MN6的柵極偏置并實(shí)現(xiàn)增益自舉。
[0102]第二輔助放大器A2，所述第二輔助放大器A2的正相輸入端Vi2+連接所述第一PMOS管MPl的源極、反相輸出端Vo2-連接所述第一 PMOS管MPl的柵極；所述第二輔助放大器A2的反相輸入端Vi2-連接所述第三PMOS管MP3的源極、正相輸出端Vo2+連接所述第三PMOS管MP3的柵極。所述第二輔助放大器A2對(duì)所述第一 PMOS管MPl和所述第三PMOS管MP3的柵極偏置并實(shí)現(xiàn)增益自舉。
[0103]所述運(yùn)算放大器3還包括第i^一 NMOS管和第十二 NMOS管，所述第i^一 NMOS管的漏極連接所述第一 NMOS管MNl的源極、所述第十一 NMOS管的柵極接所述運(yùn)算放大器3的共模反饋信號(hào)Vcmfb，所述第十二 NMOS管的漏極連接所述第四NMOS管MN4的源極、所述第十二 NMOS管的柵極接參考信號(hào)Vref，所述第i^一 NMOS管和所述第十二 NMOS管的源極接地。共模反饋信號(hào)Vcmfb為所述運(yùn)算放大器3輸出的輸出模擬信號(hào)outn和outp的共模信號(hào)反饋后形成的。所述第一 NMOS管MNl和所述第四NMOS管MN4的源極分別通過(guò)第i^一NMOS管和第十二 NMOS管接地后能使所述運(yùn)算放大器3共模信號(hào)更加穩(wěn)定。
[0104]比較圖5A和圖5B可知，本發(fā)明實(shí)施例的各級(jí)模塊通過(guò)采用兩個(gè)采樣保持模塊I和2以及將運(yùn)算放大器3的輸入端設(shè)置為兩組差分輸入端，能夠?qū)崿F(xiàn)兩個(gè)采樣保持模塊I或2交替進(jìn)行采樣，而運(yùn)算放大器3始終能夠和一個(gè)采樣保持模塊I或2連接并工作在放大周期，所以本發(fā)明實(shí)施例能夠避免運(yùn)算放大器3的閑置，使各級(jí)模塊的運(yùn)算放大器3始終工作在放大模式，從而能提高整體ADC的工作速度。
[0105]以上通過(guò)具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于，流水線(xiàn)模數(shù)轉(zhuǎn)換器包括由多個(gè)級(jí)模塊組成的流水線(xiàn)模數(shù)轉(zhuǎn)換結(jié)構(gòu)，各級(jí)所述級(jí)模塊都包括一模擬信號(hào)輸入端、數(shù)字信號(hào)輸出端和模擬信號(hào)輸出端； 第一級(jí)所述級(jí)模塊的模擬信號(hào)輸入端連接外部模擬信號(hào)，第一級(jí)外的其它各級(jí)所述級(jí)模塊的模擬信號(hào)輸入端連接上一級(jí)所述級(jí)模塊的模擬信號(hào)輸出端； 各級(jí)所述級(jí)模塊包括子模數(shù)轉(zhuǎn)換器和余量增益電路，各級(jí)所述級(jí)模塊的子模數(shù)轉(zhuǎn)換器將輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)輸出； 各級(jí)所述級(jí)模塊的余量增益電路包括子數(shù)模轉(zhuǎn)換器、采樣保持電路一、采樣保持電路二和運(yùn)算放大器； 所述子數(shù)模轉(zhuǎn)換器將輸出的所述數(shù)字信號(hào)轉(zhuǎn)化成中間模擬信號(hào)，各級(jí)所述級(jí)模塊的余量增益電路將所述輸入模擬信號(hào)和所述中間模擬信號(hào)相減后得到模擬信號(hào)余量并通過(guò)所述運(yùn)算放大器將該模擬信號(hào)余量放大后形成輸出模擬信號(hào)； 所述運(yùn)算放大器包括兩組差分輸入端，第一組差分輸入端的輸入管分別和第一開(kāi)關(guān)管串聯(lián)，所述第一開(kāi)關(guān)管通過(guò)第一時(shí)鐘信號(hào)進(jìn)行開(kāi)關(guān)切換；第二組差分輸入端的輸入管分別和第二開(kāi)關(guān)管串聯(lián)，所述第二開(kāi)關(guān)管通過(guò)第二時(shí)鐘信號(hào)進(jìn)行開(kāi)關(guān)切換，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)為互不交疊時(shí)鐘信號(hào)； 所述采樣保持電路一的輸出端連接到所述第一組差分輸入端，所述采樣保持電路二的輸出端連接到所述第二組差分輸入端； 各級(jí)所述級(jí)模塊的余量增益電路包括采樣保持模式一和采樣保持模式二兩種工作模式，兩種工作模式由所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)進(jìn)行切換； 在所述采樣保持模式一時(shí)，所述第一組差分輸入端的輸入管和所述第一開(kāi)關(guān)管接通，所述第二組差分輸入端的輸入管和所述第二開(kāi)關(guān)管斷開(kāi)，所述采樣保持電路二工作在采樣模式、所述采樣保持電路一工作在放大模式，所述運(yùn)算放大器通過(guò)所述第一組差分輸入端將所述采樣保持電路一采樣得到的所述輸入模擬信號(hào)和所述中間模擬信號(hào)相減后得到模擬信號(hào)余量并進(jìn)行放大后形成輸出模擬信號(hào)； 在所述采樣保持模式二時(shí)，所述第二組差分輸入端的輸入管和所述第二開(kāi)關(guān)管接通，所述第一組差分輸入端的輸入管和所述第一開(kāi)關(guān)管斷開(kāi)，所述采樣保持電路一工作在采樣模式、所述采樣保持電路二工作在放大模式，所述運(yùn)算放大器通過(guò)所述第二組差分輸入端將所述采樣保持電路二采樣得到的所述輸入模擬信號(hào)和所述中間模擬信號(hào)相減后得到模擬信號(hào)余量并進(jìn)行放大后形成輸出模擬信號(hào)。
2.如權(quán)利要求1所述的流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于:所述采樣保持電路一和所述采樣保持電路二都采用相同的采樣保持電路單元結(jié)構(gòu)，所述采樣保持電路單元結(jié)構(gòu)包括:電容一和電容二； 所述電容一的第一端和所述電容二的第一端相連接且作為所述采樣保持電路單元結(jié)構(gòu)的輸出端； 所述電容一的第二端通過(guò)開(kāi)關(guān)一連接所述輸入模擬信號(hào)、所述電容二的第二端通過(guò)開(kāi)關(guān)二連接所述輸入模擬信號(hào)，所述電容一和所述電容二的第一端通過(guò)開(kāi)關(guān)三接地； 所述電容一的第二端通過(guò)開(kāi)關(guān)四連接所述運(yùn)算放大器的輸出端，所述電容二的第二端通過(guò)開(kāi)關(guān)五連接所述中間模擬信號(hào)； 所述開(kāi)關(guān)一、所述開(kāi)關(guān)二、所述開(kāi)關(guān)三都連接第一組時(shí)鐘信號(hào)，所述開(kāi)關(guān)四和所述開(kāi)關(guān)五都連接第二組鐘信號(hào)，所述第一組時(shí)鐘信號(hào)和所述第二組鐘信號(hào)為互為不交疊的時(shí)鐘信號(hào); 所述開(kāi)關(guān)一、所述開(kāi)關(guān)二和所述開(kāi)關(guān)三接通，且所述開(kāi)關(guān)四和所述開(kāi)關(guān)五斷開(kāi)時(shí)所述采樣保持電路單元結(jié)構(gòu)工作于采樣模式； 所述開(kāi)關(guān)一、所述開(kāi)關(guān)二和所述開(kāi)關(guān)三斷開(kāi)，且所述開(kāi)關(guān)四和所述開(kāi)關(guān)五接通時(shí)所述采樣保持電路單元結(jié)構(gòu)工作于放大模式； 所述采樣保持電路一所連接的所述第一組時(shí)鐘信號(hào)為所述第二時(shí)鐘信號(hào)，所述采樣保持電路一所連接的所述第二組時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)； 所述采樣保持電路二所連接的所述第一組時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)，所述采樣保持電路二所連接的所述第二組時(shí)鐘信號(hào)為所述第二時(shí)鐘信號(hào)。
3.如權(quán)利要求2所述的流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于:各級(jí)所述級(jí)模塊為全差分結(jié)構(gòu)，所述輸入模擬信號(hào)、所述中間模擬信號(hào)和所述輸出模擬信號(hào)都全差分信號(hào)；所述輸出模擬信號(hào)的正相信號(hào)分別由所述運(yùn)算放大器的正反相輸出端輸出； 所述采樣保持電路一和所述采樣保持電路二都分別由兩個(gè)所述采樣保持電路單元結(jié)構(gòu)組成，對(duì)于所述采樣保持電路一和所述采樣保持電路二中任意一個(gè)的兩個(gè)所述采樣保持電路單元結(jié)構(gòu)的信號(hào)連接關(guān)系分別為: 第一個(gè)采樣保持電路單元結(jié)構(gòu)分別連接所述輸入模擬信號(hào)的正相信號(hào)、所述中間模擬信號(hào)的反相信號(hào)、所述運(yùn)算放大器的一組差分輸入端中的正相輸入端、所述運(yùn)算放大器的反相輸出端； 第二個(gè)采樣保持電路單元結(jié)構(gòu)分別連接所述輸入模擬信號(hào)的反相信號(hào)、所述中間模擬信號(hào)的正相信號(hào)、所述運(yùn)算放大器的一組差分輸入端中的反相輸入端、所述運(yùn)算放大器的正相輸出端。
4.如權(quán)利要求1或2或3所述的流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于:所述運(yùn)算放大器采用套筒式折疊共源共柵結(jié)構(gòu)。
5.如權(quán)利要求4所述的流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于:所述運(yùn)算放大器包括: 由第一 NMOS管、第二 NMOS管和第三NMOS管組成的第一共源共柵放大支路，所述第一NMOS管為輸入管、柵極為第一組差分輸入端的正相輸入端，所述第一匪OS管的源極接地；所述第二 NMOS管為第一開(kāi)關(guān)管，所述第二 NMOS管的柵極接第一時(shí)鐘信號(hào)，所述第二 NMOS管的源極連接所述第一 NMOS管的漏極；所述第三MOS管的源極連接所述第二 NMOS管的漏極，所述第三NMOS管的漏極作為所述運(yùn)算放大器的反相輸出端，所述第三NMOS管的漏極和電源電壓之間連接第一有源負(fù)載； 由第四NMOS管、第五NMOS管和第六NMOS管組成的第二共源共柵放大支路，所述第四NMOS管為輸入管、柵極為第一組差分輸入端的反相輸入端，所述第四NMOS管的源極接地；所述第五NMOS管為第一開(kāi)關(guān)管，所述第五NMOS管的柵極接第一時(shí)鐘信號(hào)，所述第五NMOS管的源極連接所述第一 NMOS管的漏極；所述第六MOS管的源極連接所述第五NMOS管的漏極，所述第六NMOS管的漏極作為所述運(yùn)算放大器的正相輸出端，所述第六NMOS管的漏極和電源電壓之間連接第二有源負(fù)載； 第七NMOS管和第八NMOS管，由所述第七NMOS管、所述第八NMOS管和第三NMOS管組成的第三共源共柵放大支路，所述第七NMOS管為輸入管、柵極為第二組差分輸入端的正相輸入端，所述第七NMOS管的源極接地；所述第八NMOS管為第二開(kāi)關(guān)管，所述第八NMOS管的柵極接第二時(shí)鐘信號(hào)，所述第八NMOS管的源極連接所述第七NMOS管的漏極；所述第三MOS管的源極連接所述第八NMOS管的漏極； 第九NMOS管和第十NMOS管，由所述第九NMOS管、所述第十NMOS管和第六NMOS管組成的第四共源共柵放大支路，所述第九NMOS管為輸入管、柵極為第二組差分輸入端的反相輸入端，所述第九NMOS管的源極接地；所述第十NMOS管為第二開(kāi)關(guān)管，所述第十NMOS管的柵極接第二時(shí)鐘信號(hào)，所述第十NMOS管的源極連接所述第九NMOS管的漏極；所述第六MOS管的源極連接所述第十NMOS管的漏極； 第一輔助放大器，所述第一輔助放大器的反相輸入端連接所述第三NMOS管的源極、正相輸出端連接所述第三NMOS管的柵極，所述第一輔助放大器的正相輸入端連接所述第六NMOS管的源極、反相輸出端連接所述第六NMOS管的柵極。
6.如權(quán)利要求5所述的流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于: 所述第一有源負(fù)載由第一 PMOS管和第二 PMOS管組成，所述第一 PMOS管的漏極連接所述第三NMOS管的漏極，所述第一 PMOS管的源極連接所述第二 PMOS管的漏極，所述第二PMOS管的源極接電源電壓； 所述第二有源負(fù)載由第三PMOS管和第四PMOS管組成，所述第三PMOS管的漏極連接所述第六NMOS管的漏極，所述第三PMOS管的源極連接所述第四PMOS管的漏極，所述第四PMOS管的源極接電源電壓；所述第二 PMOS管和所述第四PMOS管的柵極連接相同的偏置電壓； 第二輔助放大器，所述第二輔助放大器的正相輸入端連接所述第一 PMOS管的源極、反相輸出端連接所述第一 PMOS管的柵極；所述第二輔助放大器的反相輸入端連接所述第三PMOS管的源極、正相輸出端連接所述第三PMOS管的柵極。
7.如權(quán)利要求5所述的流水線(xiàn)模數(shù)轉(zhuǎn)換器，其特征在于:所述運(yùn)算放大器還包括第i^一 NMOS管和第十二 NMOS管，所述第i^一 NMOS管的漏極連接所述第一 NMOS管的源極、所述第十一 NMOS管的柵極接所述運(yùn)算放大器的共模反饋信號(hào)，所述第十二 NMOS管的漏極連接所述第四NMOS管的源極、所述第十二 NMOS管的柵極接參考信號(hào)，所述第十一 NMOS管和所述第十二 NMOS管的源極接地。
【文檔編號(hào)】H03M1/12GK104242936SQ201310231648
【公開(kāi)日】2014年12月24日 申請(qǐng)日期:2013年6月9日 優(yōu)先權(quán)日:2013年6月9日
【發(fā)明者】朱紅衛(wèi), 趙郁煒 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司