本發(fā)明涉及cmos集成電路領(lǐng)域，尤其涉及逐次逼近型模數(shù)轉(zhuǎn)換設(shè)計(jì)和單斜型模數(shù)轉(zhuǎn)換器領(lǐng)域。具體講,本發(fā)明涉及單斜和逐次逼近相結(jié)合的列級(jí)模數(shù)轉(zhuǎn)換器。

背景技術(shù)：

單斜、逐次逼近是常用的adc結(jié)構(gòu)。單斜型模數(shù)轉(zhuǎn)換器(single-slopeanalog-to-digitalconverter，ssadc)有面積小、精度高的優(yōu)點(diǎn)，但是其需要2ⁿ個(gè)時(shí)鐘周期(其中n位adc位數(shù))，速度較慢直接影響了其在高速讀出電路當(dāng)中的應(yīng)用。傳統(tǒng)的ssadc結(jié)構(gòu)如圖1所示，由比較器、斜坡發(fā)生器、計(jì)數(shù)器和寄存器四部分組成。而逐次逼近型模數(shù)轉(zhuǎn)換器(successiveapproximationregisteranalog-to-digitalconverter，sar-adc)有著高速，低功耗的優(yōu)點(diǎn)。傳統(tǒng)的sar-adc結(jié)構(gòu)如圖2所示，由數(shù)模轉(zhuǎn)換器(digital-to-analogconverter，dac)，比較器和邏輯模塊三部分組成。在列級(jí)電路中，其dac面積較大，極大地影響了sar-adc的應(yīng)用。

對(duì)于q位adc來(lái)說(shuō)，其sar-adc中分段式dac電容陣列的原理圖如圖3所示，分為低s位和高k位。用(vrefl，vrefh)表示sar-adc的量程。vcm表示參考電壓，等于1/2vref，si(i＝1,2,..,k+s)為開關(guān)，ci(i＝1,2,..,k+s)為dac中的電容，vin表示輸入信號(hào)，vout表示輸出信號(hào)，dac采用傳統(tǒng)二進(jìn)制結(jié)構(gòu)，共需要2^k+2^s-1個(gè)單位電容。

技術(shù)實(shí)現(xiàn)要素：

為克服現(xiàn)有技術(shù)的不足，針對(duì)列級(jí)sar-adc中dac面積較大和ssadc速度較慢的問(wèn)題，本發(fā)明旨在提出一種結(jié)合ssadc和sar-adc的模數(shù)轉(zhuǎn)換器，使得sar-adc中的一部分dac功能由芯片級(jí)ssadc實(shí)現(xiàn)，大幅度減少sar-adc的面積，使列級(jí)adc具有轉(zhuǎn)換速率快、面積小、精度高的特點(diǎn)。本發(fā)明采用的技術(shù)方案是，單斜和逐次逼近相結(jié)合的列級(jí)模數(shù)轉(zhuǎn)換器，設(shè)列級(jí)模數(shù)轉(zhuǎn)換器為n位adc，粗量化p位，細(xì)量化q位，由粗斜坡產(chǎn)生器、基準(zhǔn)電路、控制電路、計(jì)數(shù)器、比較器、邏輯電路、存儲(chǔ)電路、開關(guān)電路及sar-adc(successiveapproximationregisteranalog-to-digitalconverter，sar-adc)電路構(gòu)成，其中粗斜坡產(chǎn)生器、基準(zhǔn)電路、控制電路及計(jì)數(shù)器為共用電路，而比較器、邏輯電路、存儲(chǔ)電路、開關(guān)電路及sar-adc電路為列級(jí)電路；粗斜坡產(chǎn)生器受到控制電路及計(jì)數(shù)器模塊的控制，產(chǎn)生2^p個(gè)臺(tái)階的信號(hào)，并與各列模擬信號(hào)進(jìn)行比較，比較器的輸出接入到邏輯電路及存儲(chǔ)電路模塊當(dāng)中；而基準(zhǔn)電路會(huì)產(chǎn)生2^p+1個(gè)基準(zhǔn)電壓，接入開關(guān)電路之中，并連接在sar-adc的量程輸入信號(hào)上，而開關(guān)的關(guān)斷受到邏輯電路及存儲(chǔ)電路模塊的控制。

工作原理為：分為兩個(gè)模數(shù)轉(zhuǎn)換階段：粗量化階段和細(xì)量化階段；在粗量化階段，所有的模擬信號(hào)進(jìn)入比較器當(dāng)中與一個(gè)p位粗量化斜坡做比較；當(dāng)比較器輸出翻轉(zhuǎn)時(shí)，計(jì)數(shù)器的值被存到列寄存器中作為粗量化結(jié)果，控制開關(guān)電路當(dāng)中相應(yīng)的開關(guān)閉合；接著進(jìn)入細(xì)量化階段，各參考電壓將整個(gè)量化范圍vref＝vrefh-vrefl等分為2^p個(gè)細(xì)量化區(qū)間，每個(gè)區(qū)間的范圍為δvc＝vref/2^p；vrefh為高參考電壓，vrefl為低參考電壓，基準(zhǔn)電路生成細(xì)量化所需的2^p+1個(gè)電壓信號(hào)，并通過(guò)開關(guān)電路進(jìn)入到sar-adc中作為量程范圍；之后，模擬信號(hào)進(jìn)入sar-adc模塊中采用逐次逼近方法進(jìn)行量化；最終將粗量化和細(xì)量化的結(jié)果結(jié)合便能夠得到最終的結(jié)果。

本發(fā)明的特點(diǎn)及有益效果是：

相對(duì)于傳統(tǒng)的sar-adc其大幅度減少了dac部分的面積，而且其量化時(shí)間沒(méi)有大幅度提高；相對(duì)于傳統(tǒng)的ssadc則大幅度提高了其速度，同時(shí)降低了其緩沖器等電路的壓力。

附圖說(shuō)明：

圖1ssadc結(jié)構(gòu)示意圖。

圖2sar-adc結(jié)構(gòu)示意圖。

圖3sar-adc中dac原理圖。

圖4單斜和逐次逼近相結(jié)合的列級(jí)模數(shù)轉(zhuǎn)換器結(jié)構(gòu)示意圖。

圖5單斜和逐次逼近相結(jié)合的列級(jí)模數(shù)轉(zhuǎn)換器兩步量化過(guò)程。

具體實(shí)施方式

本發(fā)明是將ssadc和sar-adc的基本原理結(jié)合起來(lái)構(gòu)成，而在結(jié)合的基礎(chǔ)上，利用兩者的優(yōu)點(diǎn)，使列級(jí)adc具有轉(zhuǎn)換速率快、面積小、精度高的特點(diǎn)。而具體實(shí)現(xiàn)過(guò)程中，則創(chuàng)新性地將兩個(gè)dac結(jié)構(gòu)進(jìn)行結(jié)合，實(shí)現(xiàn)目標(biāo)功能。

以n位adc為例，粗量化p位，細(xì)量化q位。adc的結(jié)構(gòu)示意圖如圖4所示，由粗斜坡產(chǎn)生器、基準(zhǔn)電路、控制電路及計(jì)數(shù)器、比較器、邏輯電路及存儲(chǔ)電路、開關(guān)電路及sar-adc電路構(gòu)成，其中粗斜坡產(chǎn)生器、基準(zhǔn)電路、控制電路及計(jì)數(shù)器為共用電路，而比較器、邏輯電路及存儲(chǔ)電路、開關(guān)電路及sar-adc電路為列級(jí)電路。粗斜坡產(chǎn)生器受到控制電路及計(jì)數(shù)器模塊的控制，產(chǎn)生2^p個(gè)臺(tái)階的信號(hào)，并與各列模擬信號(hào)進(jìn)行比較，比較器的輸出接入到邏輯電路及存儲(chǔ)電路模塊當(dāng)中。而基準(zhǔn)電路會(huì)產(chǎn)生2^p+1個(gè)基準(zhǔn)電壓，接入開關(guān)電路之中，并連接在sar-adc的量程輸入信號(hào)上，而開關(guān)的關(guān)斷受到邏輯電路及存儲(chǔ)電路模塊的控制。

本發(fā)明提出的adc工作原理為：分為兩個(gè)模數(shù)轉(zhuǎn)換階段：粗量化階段和細(xì)量化階段。在粗量化階段，所有的模擬信號(hào)進(jìn)入比較器當(dāng)中與一個(gè)p位粗量化斜坡做比較。當(dāng)比較器輸出翻轉(zhuǎn)時(shí)，計(jì)數(shù)器的值被存到列寄存器中作為粗量化結(jié)果，控制開關(guān)電路當(dāng)中相應(yīng)的開關(guān)閉合。接著進(jìn)入細(xì)量化階段，各參考電壓將整個(gè)量化范圍(vref＝vrefh-vrefl)等分為2^p個(gè)細(xì)量化區(qū)間，vrefh為高參考電壓，vrefl為低參考電壓，每個(gè)區(qū)間的范圍為δvc＝vref/2^p?；鶞?zhǔn)電路生成細(xì)量化所需的2^p+1個(gè)電壓信號(hào)，并通過(guò)開關(guān)電路進(jìn)入到sar-adc中作為量程范圍。之后，模擬信號(hào)進(jìn)入sar-adc模塊中采用逐次逼近方法進(jìn)行量化。最終將粗量化和細(xì)量化的結(jié)果結(jié)合便能夠得到最終的結(jié)果。

一次模數(shù)轉(zhuǎn)換中，粗量化階段需要2^p個(gè)時(shí)鐘周期，細(xì)量化階段需要q+2個(gè)時(shí)鐘周期，共需要2^p+q+2個(gè)時(shí)鐘周期，而ssadc需要2^p+q個(gè)時(shí)鐘周期，所以該adc遠(yuǎn)遠(yuǎn)快于一般的單斜adc。而在列級(jí)電路當(dāng)中，該adc共需要2^k+2^s-1個(gè)單位電容，而一般的sar-adc需要至少2^n/2+1-1個(gè)電容，所以該adc相對(duì)于sar-adc具有面積較小的優(yōu)點(diǎn)。

以12位ss/sar-adc為例，分為4位粗量化和8位細(xì)量化，其工作過(guò)程如圖5所示，芯片級(jí)dac產(chǎn)生16個(gè)臺(tái)階的斜坡信號(hào)，并在每一列的比較器中與量化信號(hào)進(jìn)行比較，得出粗量化結(jié)果。在電源為3.3/0v情況下，vcm表示參考電壓，設(shè)置為1.65v。c為單位電容，為100ff。在每一列adc當(dāng)中共需要31個(gè)單位電容。adc總量化量程位0.7-2.3v，基準(zhǔn)電路提供17個(gè)基準(zhǔn)電壓(0.7，0.8，……，2.3),比傳統(tǒng)的sar-adc節(jié)約3/4面積。