專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，更具體地涉及輸入數(shù)據(jù)輸入信號(hào)的半導(dǎo) 體集成電路。
背景技術(shù)：
圖6是示出由測(cè)試設(shè)備輸出到半導(dǎo)體集成電路的三種類型的信號(hào)的時(shí) 序圖。該測(cè)試設(shè)備可以輸出三種類型的信號(hào)，即非歸零信號(hào)、歸零信號(hào)
和窄脈沖信號(hào)。周期時(shí)間Tl、 T3、 T4分別示出了表示"1"數(shù)據(jù)的信號(hào)。 周期時(shí)間T2示出了表示"0 (零)"數(shù)據(jù)的信號(hào)。在其中數(shù)據(jù)發(fā)生改變的 周期時(shí)間T1、 T2、 T3中的每一個(gè)中，非歸零信號(hào)改變一次。在表示"1" 數(shù)據(jù)的周期Tl、 T3、 T4中的每一個(gè)中，歸零信號(hào)改變兩次。窄脈沖信號(hào) 是通過結(jié)合(互斥或運(yùn)算)具有相互不同的相位的的兩個(gè)歸零信號(hào)來生成 的。
圖7是示出半導(dǎo)體集成電路中的輸入電路111和內(nèi)部邏輯電路103的 電路圖。通過n個(gè)輸入電路111， n位的數(shù)據(jù)輸入信號(hào)IN1到INn被分別 輸入到內(nèi)部邏輯電路103中的n個(gè)觸發(fā)器131的數(shù)據(jù)輸入端子中。通過輸 入電路121，時(shí)鐘信號(hào)CLK被輸入到n個(gè)觸發(fā)器131的時(shí)鐘端子中。
當(dāng)測(cè)試輸入電路111和輸入電路121時(shí)，從測(cè)試設(shè)備輸入數(shù)據(jù)輸入信 號(hào)INl到INn和時(shí)鐘信號(hào)CLK。此時(shí)，如圖8所述，非歸零信號(hào)用作數(shù)據(jù) 輸入信號(hào)INl到INn，歸零信號(hào)用作時(shí)鐘信號(hào)CLK。但是，伴隨著近年來 半導(dǎo)體集成電路的速度的提升，實(shí)際使用的脈沖寬度正變得比普通測(cè)試設(shè) 備所能夠生成的非歸零信號(hào)的脈沖寬度窄，從而需要通過輸入具有更窄的 脈沖寬度的數(shù)據(jù)輸入信號(hào)IN1到INn來執(zhí)行測(cè)試。
圖8是示出數(shù)據(jù)輸入信號(hào)IN1到INn和時(shí)鐘信號(hào)CLK的例子的時(shí)序 圖。當(dāng)半導(dǎo)體集成電路輸入時(shí)鐘信號(hào)CLK和數(shù)據(jù)輸入信號(hào)IN1到INn
時(shí)，必須遵守稱為建立時(shí)間(setup time) TS和保持時(shí)間(holdtime) TH 的規(guī)則。例如，觸發(fā)器131與時(shí)鐘信號(hào)CLK的上升沿同步地鎖閉，以便 存儲(chǔ)數(shù)據(jù)輸入信號(hào)INI到INn。此時(shí)，建立時(shí)間TS是時(shí)鐘信號(hào)CLK上升 之前，數(shù)據(jù)輸入信號(hào)INl到INn的數(shù)據(jù)穩(wěn)定不變的時(shí)間段。保持時(shí)間TH 是時(shí)鐘信號(hào)CLK上升之后數(shù)據(jù)輸入信號(hào)INI到INn的數(shù)據(jù)穩(wěn)定不變的時(shí) 間段。但是，普通測(cè)試設(shè)備所輸出的數(shù)據(jù)輸入信號(hào)INl到INn具有非常大 的相位變化(偏移(skew) ) TT，其中數(shù)據(jù)輸入信號(hào)INl到INn本身也相 互具有較大的相位變化，從而難以遵守建立時(shí)間TS和保持時(shí)間TH的規(guī) 則。因此，難以測(cè)試輸入具有窄脈沖寬度的數(shù)據(jù)輸入信號(hào)INl到INn的半 導(dǎo)體集成電路。
圖9是具有用于測(cè)試的信號(hào)生成電路的半導(dǎo)體集成電路的電路圖， 除了圖7以外，該半導(dǎo)體集成電路還具有信號(hào)生成電路901和選擇器 902。基于輸入電路121輸出的時(shí)鐘信號(hào)，信號(hào)生成電路901生成并輸出 數(shù)據(jù)輸入信號(hào)。選擇器902選擇輸入電路111的數(shù)據(jù)輸入信號(hào)或者信號(hào)生 成電路901的數(shù)據(jù)輸入信號(hào)，從而將所選擇的數(shù)據(jù)輸入信號(hào)輸出到觸發(fā)器 131的數(shù)據(jù)輸入端子。由于在半導(dǎo)體集成電路中的信號(hào)生成電路901生成
數(shù)據(jù)輸入信號(hào)，生成的是具有較小相位變化的數(shù)據(jù)輸入信號(hào)，因此可以進(jìn) 行半導(dǎo)體集成電路的測(cè)試。但是，在本方法中，針對(duì)輸入電路lll，無法
執(zhí)行具有較小相位變化的數(shù)據(jù)輸入信號(hào)的測(cè)試。
此外，在日本專利申請(qǐng)?jiān)缙诠_No. Sho59-l 16064 (專利文獻(xiàn)l)
中，描述了通過比較存儲(chǔ)在結(jié)合在邏輯電路中的移位寄存器中的數(shù)據(jù)和期
望值數(shù)據(jù)來測(cè)試邏輯電路的設(shè)備。
此外，在日本專利申請(qǐng)?jiān)缙诠_No.Sho62-115857 (專利文獻(xiàn)2)
中，描述了一種半導(dǎo)體集成電路器件，其包括輸入與各個(gè)測(cè)試模式相對(duì) 應(yīng)的串行信號(hào)的輸入端子、連接到輸入端子的串行-并行轉(zhuǎn)換器電路、以及 連接到串行-并行轉(zhuǎn)換器電路并具有對(duì)經(jīng)轉(zhuǎn)換的并行輸出進(jìn)行解碼的解碼器 的測(cè)試模式設(shè)置電路。
如上所述，測(cè)試設(shè)備難以輸出具有較小相位變化的數(shù)據(jù)輸入信號(hào)。 此外，即使半導(dǎo)體集成電路在內(nèi)部生成數(shù)據(jù)輸入信號(hào)，也不可能使用該數(shù) 據(jù)輸入信號(hào)來測(cè)試輸入電路。具體而言，很難測(cè)試在輸入具有窄脈沖寬度 的數(shù)據(jù)輸入信號(hào)的半導(dǎo)體集成電路內(nèi)部的輸入電路。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體集成電路，其能夠測(cè)試輸入具有 較窄脈沖寬度的數(shù)據(jù)輸入信號(hào)的、半導(dǎo)體集成電路中的輸入電路。
根據(jù)本發(fā)明的半導(dǎo)體集成電路包括數(shù)據(jù)輸入電路，其從外部輸入數(shù) 據(jù)輸入信號(hào)并將該信號(hào)輸出；比較值寄存器，其存儲(chǔ)根據(jù)所述數(shù)據(jù)輸入電 路的輸入而變化的輸出信號(hào)的期望值；以及，比較電路，其對(duì)根據(jù)所述輸 入數(shù)據(jù)電路的所述輸出信號(hào)的跳變次數(shù)而定的值和所述期望值進(jìn)行比較。


圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路的配置示例 的視圖2是示出由圖1中的測(cè)試設(shè)備對(duì)半導(dǎo)體集成電路進(jìn)行測(cè)試的測(cè)試 方法的流程圖3是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路的配置示例 的視圖4是示出偽隨機(jī)數(shù)生成電路的配置示例的電路圖； 圖5是示出根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體集成電路的配置示例 的視圖6是示出由測(cè)試設(shè)備輸出到半導(dǎo)體集成電路的三種類型的信號(hào)的 時(shí)序圖7是示出半導(dǎo)體集成電路中的輸入電路和內(nèi)部邏輯電路的電路
圖8是示出數(shù)據(jù)輸入信號(hào)示例和時(shí)鐘信號(hào)示例的時(shí)序圖；以及 圖9是包括用于測(cè)試的信號(hào)生成電路的半導(dǎo)體集成電路的電路圖。
具體實(shí)施例方式
第一實(shí)施例
圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路101的配置示
例的示圖。測(cè)試設(shè)備102連接到半導(dǎo)體集成電路101上。該測(cè)試設(shè)備102 能夠向半導(dǎo)體集成電路101輸出圖6所示的三種類型的數(shù)據(jù)輸入信號(hào)IN1 到INn，即非歸零信號(hào)、歸零信號(hào)和窄脈沖信號(hào)。此外，測(cè)試設(shè)備102能 夠?qū)D8中示出的數(shù)據(jù)輸入信號(hào)IN1到INn和時(shí)鐘信號(hào)CLK輸出到半導(dǎo) 體集成電路101。這里，在本實(shí)施例中，使用具有窄脈沖寬度的歸零信號(hào) 或者窄脈沖信號(hào)作為數(shù)據(jù)輸入信號(hào)IN1到INn來在輸入電路111上執(zhí)行高 頻測(cè)試。此時(shí)，時(shí)鐘信號(hào)CLK是具有與數(shù)據(jù)輸入信號(hào)IN1到INn相同或 更高頻率的信號(hào)。
半導(dǎo)體集成電路101包括n個(gè)數(shù)據(jù)輸入電路111、 n個(gè)計(jì)數(shù)器 112、 n個(gè)匹配電路113、 n個(gè)模式設(shè)置寄存器114、 n個(gè)匹配結(jié)果寄存器 115、 n個(gè)期望值寄存器116、 一個(gè)時(shí)鐘輸入電路121和一個(gè)內(nèi)部邏輯電路 103。該內(nèi)部邏輯電路103包括n個(gè)觸發(fā)器131。
數(shù)據(jù)輸入信號(hào)IN1到INn通過數(shù)據(jù)輸入電路111而被輸入到n個(gè)觸 發(fā)器131的數(shù)據(jù)輸入端子。時(shí)鐘信號(hào)CLK通過輸入電路121而被輸入到n 個(gè)觸發(fā)器131的時(shí)鐘端子。n個(gè)觸發(fā)器131與時(shí)鐘信號(hào)CLK的上升沿同步 地鎖閉，以便保存數(shù)據(jù)輸入信號(hào)IN1到INn。
n個(gè)數(shù)據(jù)輸入電路111分別輸入并輸出來自測(cè)試設(shè)備(外部)102的 n個(gè)數(shù)據(jù)輸入信號(hào)INl到INn。時(shí)鐘輸入電路121從(外部)測(cè)試設(shè)備102 輸入并輸出時(shí)鐘信號(hào)CLK。模式設(shè)置寄存器114是設(shè)置模式的寄存器。計(jì) 數(shù)器112根據(jù)模式設(shè)置寄存器114的模式，對(duì)數(shù)據(jù)輸入電路111的輸出信 號(hào)的上升次數(shù)、下降次數(shù)或者其上升次數(shù)和下降次數(shù)進(jìn)行計(jì)數(shù)。測(cè)試人員 可以通過設(shè)置模式設(shè)置寄存器114的模式來控制計(jì)數(shù)器112的操作。計(jì)數(shù) 器112對(duì)數(shù)據(jù)輸入電路111的輸出信號(hào)的跳變(switching)次數(shù)進(jìn)行計(jì) 數(shù)。在測(cè)試中使用的數(shù)據(jù)輸入信號(hào)IN1到INn是預(yù)定信號(hào)，因此計(jì)數(shù)器
112要計(jì)數(shù)的數(shù)字是事先知道的。從不同的角度來看，輸入信號(hào)IN1到
INn的脈沖數(shù)是事先確定的。期望值寄存器(比較值寄存器)116保存由 其計(jì)數(shù)器112計(jì)得的次數(shù)的期望值(比較值)。匹配電路(比較電路) 113對(duì)由計(jì)數(shù)器112計(jì)得的次數(shù)與由期望值寄存器116保存的期望值進(jìn)行 比較，從而輸出匹配信號(hào)或非匹配信號(hào)。當(dāng)數(shù)據(jù)輸入電路111正常時(shí)，促 使匹配電路113輸出匹配信號(hào)，而當(dāng)數(shù)據(jù)輸入電路111異常時(shí)，促使匹配 電路113輸出不匹配信號(hào)。匹配電路113能夠通過使用異或電路 (exclusive OR circuit)來實(shí)現(xiàn)。匹配結(jié)果寄存器115 (比較結(jié)果寄存器) 保存匹配電路113的比較結(jié)果。
為每一個(gè)數(shù)據(jù)輸入信號(hào)IN1到INn都提供由數(shù)據(jù)輸入電路111、計(jì)數(shù) 器112、匹配電路113、模式設(shè)置寄存器114、期望值寄存器116以及匹配 結(jié)果寄存器115組成的組，因此總共提供n組(兩組或更多組)。n個(gè)期 望值寄存器116串聯(lián)連接，并從測(cè)試設(shè)備102串行輸入期望值信息Sl。此 外，n個(gè)模式設(shè)置寄存器114串聯(lián)連接，并從測(cè)試設(shè)備102串行輸入模式 設(shè)置信息S1。此外，n個(gè)匹配結(jié)果寄存器115串聯(lián)連接，并將比較結(jié)果作 為結(jié)果信號(hào)S3串行地輸出到測(cè)試設(shè)備102。
圖2是流程圖，示出了通過圖1中的測(cè)試設(shè)備102對(duì)半導(dǎo)體集成電 路101進(jìn)行測(cè)試的方法。
首先，在步驟S201中，測(cè)試設(shè)備102將模式設(shè)置信息Sl和移位時(shí) 鐘信號(hào)(shift clock signal) S2輸出到n個(gè)串聯(lián)連接的模式設(shè)置寄存器 114，并將期望值信息Sl和移位時(shí)鐘信號(hào)S2輸出到n個(gè)串聯(lián)連接的期望 值寄存器116。與移位時(shí)鐘信號(hào)S2同步，n個(gè)模式設(shè)置寄存器114串行輸 入模式設(shè)置信息Sl。與移位時(shí)鐘信號(hào)S2同步，n個(gè)期望值寄存器116串 行輸入期望值信息S1。
隨后，在步驟S202中，測(cè)試設(shè)備102向n個(gè)模式設(shè)置寄存器114和 n個(gè)期望值寄存器116輸出更新信號(hào)S2。然后，n個(gè)模式設(shè)置寄存器114 存儲(chǔ)(記錄)串行輸入的模式設(shè)置信息S1，并且n個(gè)期望值寄存器116存 儲(chǔ)(記錄)串行輸入的期望值信息Sl。計(jì)數(shù)器112響應(yīng)于模式設(shè)置寄存器 114的存儲(chǔ)而被初始化。匹配電路113分別從期望值寄存器116輸入期望 值。
隨后，在步驟S203中，測(cè)試設(shè)備102將n個(gè)數(shù)據(jù)輸入信號(hào)IN1到 INn分別輸出到相應(yīng)的n個(gè)數(shù)據(jù)輸入電路111，并將時(shí)鐘信號(hào)CLK輸出到 時(shí)鐘輸入電路121。數(shù)據(jù)輸入信號(hào)IN1到INn是分別如圖6所示的具有窄 脈沖寬度的歸零信號(hào)或者窄脈沖信號(hào)，其跳變的次數(shù)由期望值寄存器116 中的期望值所指定。
隨后，在步驟S204中，n個(gè)計(jì)數(shù)器112基于模式設(shè)置寄存器114的 模式設(shè)置信息來對(duì)n個(gè)數(shù)據(jù)輸入電路111的輸出信號(hào)的跳變次數(shù)進(jìn)行計(jì) 數(shù)。當(dāng)數(shù)據(jù)輸入電路111沒有問題時(shí)，來自測(cè)試設(shè)備102的數(shù)據(jù)輸入信號(hào) IN1到INn到達(dá)計(jì)數(shù)器112。當(dāng)數(shù)據(jù)輸入電路111正常時(shí)，計(jì)數(shù)器112計(jì) 數(shù)得到與期望值寄存器116的期望值相同的跳變次數(shù)，或者當(dāng)數(shù)據(jù)輸入電 路111異常時(shí)，計(jì)數(shù)得到與所述期望值不同的跳變次數(shù)，從而將跳變次數(shù) 輸出到模式設(shè)置寄存器1M。
隨后，在步驟S205中，匹配電路113對(duì)計(jì)數(shù)器112輸出的跳變次數(shù) 與期望值寄存器116輸出的期望值進(jìn)行匹配(比較)，以便將匹配結(jié)果 (比較結(jié)果)輸出到匹配結(jié)果寄存器115。
隨后，在步驟S206中，測(cè)試設(shè)備102向n個(gè)匹配結(jié)果寄存器115輸 出獲取信號(hào)S2。然后，n個(gè)匹配結(jié)果寄存器115分別存儲(chǔ)(記錄)從相應(yīng) 的n個(gè)匹配電路113輸出的相應(yīng)匹配結(jié)果。
隨后，在步驟S207中，測(cè)試設(shè)備102向n個(gè)匹配結(jié)果寄存器115輸 出移位時(shí)鐘信號(hào)S2。然后，與移位時(shí)鐘信號(hào)S2同步地，n個(gè)匹配結(jié)果寄 存器115向測(cè)試設(shè)備102串行輸出n個(gè)匹配結(jié)果S3。由此，測(cè)試設(shè)備102 能夠識(shí)別n個(gè)數(shù)據(jù)輸入電路111的測(cè)試結(jié)果(正常或異常)，從而當(dāng)存在 任何異常時(shí)，可以確定異常的數(shù)據(jù)輸入電路lll。
如上所述，根據(jù)本發(fā)明，脈沖寬度窄于非歸零信號(hào)的歸零信號(hào)或者 窄脈沖信號(hào)可以被用作數(shù)據(jù)輸入信號(hào)IN1到INn。利用計(jì)數(shù)器112來對(duì)由 數(shù)據(jù)輸入電路111輸出的數(shù)據(jù)輸入信號(hào)的跳變次數(shù)進(jìn)行計(jì)數(shù)，使得可以進(jìn) 行對(duì)數(shù)據(jù)輸入電路111的操作核對(duì)測(cè)試。具有窄脈沖寬度的歸零信號(hào)或窄 脈沖信號(hào)能夠用作數(shù)據(jù)輸入信號(hào)IN1到INn，因此當(dāng)輸入具有窄脈沖寬度
的數(shù)據(jù)輸入信號(hào)IN1到INn時(shí)，能夠適當(dāng)?shù)貓?zhí)行對(duì)數(shù)據(jù)輸入電路111的測(cè) 試。
第二實(shí)施例
圖3是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路的配置示例 的示圖，與圖1中的半導(dǎo)體集成電路101相比，其中提供偽隨機(jī)數(shù)生成電 路302以替代計(jì)數(shù)器112，并添加了 n個(gè)第一選擇器301和n個(gè)第二選擇 器303。下文將給出對(duì)本實(shí)施例與第一實(shí)施例之間差別的描述。
n個(gè)第一選擇器301中的每一個(gè)選擇器選擇相應(yīng)的n個(gè)數(shù)據(jù)輸入電路 111的輸出信號(hào)(數(shù)據(jù)輸入信號(hào))或者時(shí)鐘輸入電路121的輸出信號(hào)(時(shí) 鐘信號(hào))，以便將信號(hào)輸出到相應(yīng)的n個(gè)偽隨機(jī)數(shù)生成電路302?；谀?式設(shè)置寄存器114的模式設(shè)置信息，偽隨機(jī)數(shù)生成電路302根據(jù)第一選擇 器301的輸出信號(hào)的跳變次數(shù)來生成偽隨機(jī)數(shù)。其細(xì)節(jié)將參考圖4在稍后 描述。n個(gè)第二選擇器303中的每一個(gè)選擇器選擇相應(yīng)數(shù)據(jù)輸入電路111 的輸出信號(hào)或者相應(yīng)偽隨機(jī)數(shù)生成電路302的輸出信號(hào)，以便將信號(hào)輸出 到n個(gè)觸發(fā)器131中的相應(yīng)觸發(fā)器131的數(shù)據(jù)輸入端子。在內(nèi)部邏輯電路 103中的n個(gè)觸發(fā)器131輸入n個(gè)第二選擇器303的輸出信號(hào)。n個(gè)匹配電 路113中的每一個(gè)匹配電路對(duì)由相應(yīng)偽隨機(jī)數(shù)生成電路302輸出的偽隨機(jī) 數(shù)與由相應(yīng)期望值寄存器116輸出的期望值進(jìn)行匹配(比較)。期望值寄 存器116存儲(chǔ)偽隨機(jī)數(shù)的期望值。該偽隨機(jī)數(shù)是根據(jù)選擇器301的輸出信 號(hào)的偽隨機(jī)數(shù)，因此其期望值是事先知道的。
圖4是示出了圖3中的偽隨機(jī)數(shù)生成電路302的配置示例的電路 圖。偽隨機(jī)數(shù)生成電路302例如包括7個(gè)觸發(fā)器401和1個(gè)互斥或電路 402。 7個(gè)觸發(fā)器401的數(shù)據(jù)輸入端子和數(shù)據(jù)輸出端子串聯(lián)連接，并且其時(shí) 鐘端子連接到輸入信號(hào)Sll。輸入信號(hào)Sll是選擇器301的輸出信號(hào)?；?斥或電路402例如將第五觸發(fā)器401的輸出信號(hào)和第七觸發(fā)器401的輸出 信號(hào)的互斥或信號(hào)輸出到第一觸發(fā)器401的數(shù)據(jù)輸入端子。7個(gè)觸發(fā)器 401與輸入信號(hào)Sll同步地鎖閉以便保存輸入到各個(gè)數(shù)據(jù)輸入端子的信 號(hào)。輸出信號(hào)S12是7個(gè)觸發(fā)器401的各自的輸出信號(hào)，并且是7位并行 信號(hào)。
n個(gè)選擇器301中的每一個(gè)選擇器選擇由相應(yīng)的數(shù)據(jù)輸出電路111輸 出的相應(yīng)數(shù)據(jù)輸入信號(hào)IN1到INn或者由時(shí)鐘輸入電路121輸出的時(shí)鐘信 號(hào)，以便將該信號(hào)作為信號(hào)Sll輸出。測(cè)試中的數(shù)據(jù)輸入信號(hào)INI到INn 和時(shí)鐘信號(hào)CLK的跳變次數(shù)是事先確定的。因此，選擇器301的輸出信 號(hào)的跳變次數(shù)是事先知道的。偽隨機(jī)數(shù)生成電路302根據(jù)信號(hào)Sll的跳變 次數(shù)來輸出偽隨機(jī)數(shù)S12。偽隨機(jī)數(shù)S12是根據(jù)信號(hào)Sll的跳變次數(shù)來確 定的唯一數(shù)。因此，當(dāng)輸入信號(hào)Sll的跳變次數(shù)提前知道時(shí)，與輸入信號(hào) Sll相對(duì)應(yīng)的偽隨機(jī)數(shù)S12的期望值是預(yù)先已知的。該期望值存儲(chǔ)在期望 值寄存器116中。
模式設(shè)置寄存器114保存模式設(shè)置信息?；谀Ｊ皆O(shè)置寄存器114的 模式設(shè)置信息，偽隨機(jī)數(shù)生成電路302根據(jù)選擇器301的輸出信號(hào)Sll的 上升次數(shù)、其下降次數(shù)、或者其上升次數(shù)和下降次數(shù)來生成偽隨機(jī)數(shù) S12。具體而言，基于模式設(shè)置寄存器114的模式設(shè)置信息，觸發(fā)器401 與數(shù)據(jù)輸入電路301的輸出信號(hào)的Sll的上升次數(shù)、其下降次數(shù)、或者其 上升次數(shù)和下降次數(shù)相同步地鎖閉。此外，當(dāng)模式設(shè)置信息被新進(jìn)存儲(chǔ)到 模式設(shè)置寄存器114中時(shí)，偽隨機(jī)數(shù)生成電路302被初始化。
偽隨機(jī)數(shù)生成電路302例如將7位的偽隨機(jī)數(shù)信號(hào)S12輸出到匹配電 路113。期望值寄存器116保存7位的偽隨機(jī)數(shù)的期望值，以便將該值輸 出到匹配電路113。匹配電路113對(duì)由偽隨機(jī)數(shù)生成電路302輸出的7位 輸出信號(hào)S12與由期望值寄存器116輸出的7位輸出信號(hào)進(jìn)行比較，從而 將比較結(jié)果輸出到匹配結(jié)果寄存器115。
此外，偽隨機(jī)數(shù)生成電路302將7位信號(hào)S12中的1位信號(hào)輸出到選 擇器303。選擇器303選擇由數(shù)據(jù)輸入電路111輸出的1位信號(hào)或者由偽 隨機(jī)數(shù)生成電路302輸出的l位信號(hào)，以便將信號(hào)輸出到觸發(fā)器131。如 上所述，在本發(fā)明中，在半導(dǎo)體集成電路中提供了偽隨機(jī)數(shù)生成電路 302。在半導(dǎo)體集成電路中的n個(gè)偽隨機(jī)數(shù)生成電路302能夠生成具有較 小相位變化的偽隨機(jī)數(shù)信號(hào)。利用選擇器303來選擇偽隨機(jī)數(shù)生成電路 302的輸出信號(hào)，內(nèi)部邏輯電路103能夠輸入來自偽隨機(jī)數(shù)生成電路302 的具有較小相位變化的信號(hào)，從而允許執(zhí)行測(cè)試。
同時(shí)，當(dāng)選擇器301選擇數(shù)據(jù)輸入電路111的輸出信號(hào)時(shí)，偽隨機(jī)
數(shù)生成電路302根據(jù)數(shù)據(jù)輸入電路111的輸出信號(hào)來生成偽隨機(jī)數(shù)，從而 允許對(duì)數(shù)據(jù)輸入電路111進(jìn)行測(cè)試。另一方面，當(dāng)選擇器301選擇時(shí)鐘輸 入電路121的輸出信號(hào)時(shí)，偽隨機(jī)數(shù)生成電路302根據(jù)時(shí)鐘輸入電路121 的輸出信號(hào)來生成偽隨機(jī)數(shù)，從而允許對(duì)時(shí)鐘輸入電路121進(jìn)行測(cè)試。
此外，當(dāng)選擇器303選擇數(shù)據(jù)輸入電路111的輸出信號(hào)時(shí)，內(nèi)部邏 輯電路103能夠使用輸入電路111的輸出信號(hào)進(jìn)行測(cè)試。另一方面，當(dāng)選 擇器303選擇偽隨機(jī)數(shù)生成電路302的輸出信號(hào)時(shí)，內(nèi)部邏輯電路103能 夠使用偽隨機(jī)數(shù)生成電路302的輸出信號(hào)進(jìn)行測(cè)試。不同的是，在測(cè)試后 的正常操作中，選擇器303選擇數(shù)據(jù)輸入電路111的輸出信號(hào)。
第三實(shí)施例
圖5是示出根據(jù)第三實(shí)施例的半導(dǎo)體集成電路的配置示例的示圖， 與圖3中的半導(dǎo)體集成電路相比，其中提供比較電路501和比較結(jié)果寄存 器502以代替匹配電路113和匹配結(jié)果寄存器115，并且去掉了 n個(gè)期望 值寄存器116。下文將對(duì)本實(shí)施例和第二實(shí)施例之間的差別進(jìn)行描述。
在測(cè)試時(shí)，將被輸入的n個(gè)數(shù)據(jù)輸入信號(hào)IN1到INn是彼此相同的 信號(hào)。結(jié)果，當(dāng)n個(gè)選擇器301各自選擇數(shù)據(jù)輸入電路111的輸出信號(hào) 時(shí)，只要n個(gè)數(shù)據(jù)輸入電路111正常，所有的n個(gè)偽隨機(jī)數(shù)生成電路302 輸出相同的偽隨機(jī)數(shù)信號(hào)。
半導(dǎo)體集成電路包括n-l個(gè)比較電路501。第一比較電路501對(duì)由與 數(shù)據(jù)輸入信號(hào)IN1相對(duì)應(yīng)的偽隨機(jī)數(shù)生成電路302輸出的偽隨機(jī)數(shù)信號(hào)與 由鄰近的并與數(shù)據(jù)輸入信號(hào)IN2相對(duì)應(yīng)的偽隨機(jī)數(shù)生成電路302輸出的偽 隨機(jī)數(shù)信號(hào)進(jìn)行比較。此外，第二比較電路502對(duì)由與數(shù)據(jù)輸入信號(hào)IN2 相對(duì)應(yīng)的偽隨機(jī)數(shù)生成電路302輸出的偽隨機(jī)數(shù)信號(hào)與由鄰近的并與數(shù)據(jù) 輸入信號(hào)IN3相對(duì)應(yīng)的偽隨機(jī)數(shù)生成電路302輸出的偽隨機(jī)數(shù)信號(hào)進(jìn)行比 較。類似地，第(n-l)個(gè)比較電路501對(duì)由與數(shù)據(jù)輸入信號(hào)INn-l相對(duì)應(yīng) 的偽隨機(jī)數(shù)生成電路302輸出的偽隨機(jī)數(shù)信號(hào)與由鄰近的并與數(shù)據(jù)輸入信 號(hào)INn相對(duì)應(yīng)的偽隨機(jī)數(shù)生成電路302輸出的偽隨機(jī)數(shù)信號(hào)進(jìn)行比較。如 同在匹配電路113中一樣，比較電路501可以使用互斥或電路來實(shí)現(xiàn)。
如上所述，當(dāng)所有的n個(gè)數(shù)據(jù)輸入電路111為正常時(shí)，所有的n個(gè) 偽隨機(jī)數(shù)生成電路302生成相同的偽隨機(jī)數(shù)信號(hào)。在這種情況下，所有的 n個(gè)比較電路將匹配信號(hào)分別輸出到相應(yīng)的n個(gè)比較結(jié)果寄存器502。
當(dāng)在數(shù)據(jù)輸入電路111中存在一個(gè)異常的數(shù)據(jù)輸入電路111時(shí)，那 么從異常數(shù)據(jù)輸入電路111輸入信號(hào)的偽隨機(jī)數(shù)生成電路302所輸出的偽 隨機(jī)數(shù)信號(hào)不同于從正常數(shù)據(jù)輸入電路111輸入信號(hào)的偽隨機(jī)數(shù)生成電路 302所輸出的偽隨機(jī)數(shù)信號(hào)。在這種情況下，輸入異常的那個(gè)的偽隨機(jī)數(shù) 的比較電路501將非匹配信號(hào)輸出到比較結(jié)果寄存器502。
n個(gè)比較結(jié)果寄存器502如圖3中的匹配結(jié)果寄存器115那樣串聯(lián)連 接，并且將比較結(jié)果作為比較結(jié)果信號(hào)S3串行輸出到測(cè)試設(shè)備102。測(cè)試 設(shè)備102基于比較結(jié)果信號(hào)S3來執(zhí)行操作核對(duì)測(cè)試，并且當(dāng)發(fā)現(xiàn)測(cè)試結(jié) 果的任何異常時(shí)，異常數(shù)據(jù)輸入電路111能夠被識(shí)別。
如上所述，在本實(shí)施例中，與第二實(shí)施例相比，能夠去掉期望值寄 存器116。比較電路501對(duì)由彼此相鄰的兩個(gè)偽隨機(jī)數(shù)生成電路302生成 的偽隨機(jī)數(shù)信號(hào)進(jìn)行比較。
注意，對(duì)于第一實(shí)施例中的計(jì)數(shù)器112以及第二和第三實(shí)施例中的 偽隨機(jī)數(shù)生成電路302，保持根據(jù)數(shù)據(jù)輸入電路111或者時(shí)鐘輸入電路 121的輸出信號(hào)的跳變次數(shù)而定的值的保持電路是可以接受的。具體而 言，可以使用偽隨機(jī)數(shù)生成電路302來代替第一實(shí)施例中的計(jì)數(shù)器112， 并且可以使用計(jì)數(shù)器112來代替第二和第三實(shí)施例中的偽隨機(jī)數(shù)生成電路 302。
根據(jù)第一到第三實(shí)施例的半導(dǎo)體集成電路101包括分別從外部輸
入數(shù)據(jù)輸入信號(hào)IN1到INn并將其輸出的數(shù)據(jù)輸入電路111、以及各自對(duì) 根據(jù)數(shù)據(jù)輸入電路111的輸出信號(hào)的跳變次數(shù)而定的值與期望值(比較 值)進(jìn)行比較的比較電路(匹配電路)113或501。
此外，根據(jù)第一和第二實(shí)施例所述的半導(dǎo)體集成電路101包括各 自保持根據(jù)數(shù)據(jù)輸入電路111的輸出信號(hào)的跳變次數(shù)而定的值的保持電路 112或302、各自保存比較值(期望值)的比較值寄存器116、以及各自保 存比較電路(匹配電路)113的比較結(jié)果的匹配結(jié)果寄存器115。比較電
路113對(duì)保持電路112或302所保持的值與比較值寄存器116所保存的比 較值進(jìn)行比較。
在第一實(shí)施例中，保持電路是對(duì)數(shù)據(jù)輸入電路111的輸出信號(hào)的跳 變次數(shù)進(jìn)行計(jì)數(shù)的計(jì)數(shù)器112，并且比較電路113對(duì)計(jì)數(shù)器112計(jì)得的值 與比較值進(jìn)行比較。
在第二實(shí)施例中，保持電路是根據(jù)數(shù)據(jù)輸入電路111的輸出信號(hào)的 跳變次數(shù)來生成偽隨機(jī)數(shù)的偽隨機(jī)數(shù)生成電路302，并且比較電路113對(duì) 該偽隨機(jī)數(shù)和比較值進(jìn)行比較。
在第三實(shí)施例中，提供了從外部輸入數(shù)據(jù)輸入信號(hào)IN1到INn并將 其輸出的數(shù)據(jù)輸入電路111以及各自保持根據(jù)數(shù)據(jù)輸入電路111的輸出信 號(hào)的跳變次數(shù)而定的值的保持電路(偽隨機(jī)數(shù)生成電路302或計(jì)數(shù)器 112)，并且第一和第二組中的各個(gè)組分別包括數(shù)據(jù)輸入電路111和保持 電路302或112。比較電路501對(duì)第一組的保持電路302或112所保持的 值與第二組的保持電路302或112所保持的值進(jìn)行比較。
在第一實(shí)施例到第三實(shí)施例中，能夠通過向數(shù)據(jù)輸入電路111輸入歸 零信號(hào)或者窄脈沖信號(hào)來執(zhí)行高速測(cè)試。根據(jù)以上描述的實(shí)施例，可以通 過使用普通測(cè)試設(shè)備102來對(duì)數(shù)據(jù)輸入電路111執(zhí)行高速測(cè)試。
應(yīng)該注意到，任意上述的實(shí)施例都僅僅是實(shí)現(xiàn)本發(fā)明的具體示例，并 且應(yīng)當(dāng)了解，本發(fā)明的技術(shù)范圍不能被理解為受到這些實(shí)施例的限制。也 就是說，本發(fā)明能夠在不脫離本發(fā)明的技術(shù)精神和主要特征的情況下以不 同的形式實(shí)現(xiàn)。
可以將具有窄脈沖寬度的數(shù)據(jù)輸入信號(hào)輸入到數(shù)據(jù)輸入電路，因此當(dāng) 輸入具有窄脈沖寬度的數(shù)據(jù)輸入信號(hào)時(shí)，可以對(duì)數(shù)據(jù)輸入電路執(zhí)行適當(dāng)?shù)?測(cè)試。
本發(fā)明的實(shí)施例在各方面都將被認(rèn)為是說明性的、而不是限制性的， 因此，在權(quán)利要求的等同物的內(nèi)涵和范圍內(nèi)的所有變化都應(yīng)當(dāng)包含在這 里。在不脫離本發(fā)明的精神和基本特性的情況下，本發(fā)明可以以其它的具 體形式來實(shí)施。
相關(guān)申請(qǐng)的交叉引用
本申請(qǐng)基于2006年11月20日提交的現(xiàn)有日本專利申請(qǐng)No. 2006-313457，并要求其優(yōu)先權(quán)的權(quán)益，該專利申請(qǐng)的全部?jī)?nèi)容以引用的方式并 入本文中。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括數(shù)據(jù)輸入電路，該數(shù)據(jù)輸入電路從外部輸入數(shù)據(jù)輸入信號(hào)并輸出該信號(hào)；比較值寄存器，該比較值寄存器存儲(chǔ)根據(jù)所述數(shù)據(jù)輸入電路的輸入而變化的輸出信號(hào)的期望值；以及比較電路，該比較電路對(duì)根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)而定的值和所述期望值進(jìn)行比較。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括保持電路，該保持 電路保持根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)而定的值，其中，所述比較電路對(duì)由所述保持電路保持的值和所述期望值進(jìn)行比較。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括比較結(jié)果寄存器， 該比較結(jié)果寄存器存儲(chǔ)所述比較電路的比較結(jié)果；其中，所述比較電路對(duì)根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變 次數(shù)而定的值和由所述比較結(jié)果寄存器存儲(chǔ)的所述期望值進(jìn)行比較。
4. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，還包括 時(shí)鐘輸入電路，該時(shí)鐘輸入電路從外部輸入時(shí)鐘信號(hào)以輸出該時(shí)鐘信號(hào)；第一選擇器，該第一選擇器選擇輸出所述數(shù)據(jù)輸入電路的輸出信號(hào)或 者所述時(shí)鐘輸入電路的輸出信號(hào)；第二選擇器，該第二選擇器選擇輸出所述數(shù)據(jù)輸入電路的輸出信號(hào)或 者所述保持電路的輸出信號(hào)；以及邏輯電路，該邏輯電路輸入所述第二選擇器的輸出信號(hào)，其中，所述保持電路保持根據(jù)所述第一選擇器的輸出信號(hào)的跳變次數(shù) 而定的值。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括計(jì)數(shù)器，該計(jì)數(shù)器對(duì)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)進(jìn)其中，所述比較電路對(duì)由所述計(jì)數(shù)器計(jì)得的數(shù)和所述期望值進(jìn)行比較。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括偽隨機(jī)數(shù)生成電 路，該偽隨機(jī)數(shù)生成電路根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次 數(shù)來生成偽隨機(jī)數(shù)，其中，所述比較電路對(duì)所述偽隨機(jī)數(shù)和所述期望值進(jìn)行比較。
7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括保持電路，該保持電路保持根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)而定的值；以及比較結(jié)果寄存器，該比較結(jié)果寄存器存儲(chǔ)所述比較電路的比較結(jié)果， 其中，所述比較電路對(duì)由所述保持電路保持的值和由所述比較值寄存器存儲(chǔ)的所述期望值進(jìn)行比較。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述保持電路是對(duì)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次 數(shù)進(jìn)行計(jì)數(shù)的計(jì)數(shù)器，并且其中，所述比較電路對(duì)由所述計(jì)數(shù)器計(jì)得的數(shù)和所述期望值進(jìn)行比較。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述計(jì)數(shù)器對(duì)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的上升次數(shù)、 其下降次數(shù)、或者其上升次數(shù)和下降次數(shù)進(jìn)行計(jì)數(shù)。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，還包括 模式設(shè)置寄存器，該模式設(shè)置寄存器對(duì)模式進(jìn)行設(shè)置，其中，所述計(jì)數(shù)器基于所述模式來對(duì)所述數(shù)據(jù)輸入電路的所述輸出信 號(hào)的上升次數(shù)、其下降次數(shù)、或者其上升次數(shù)和下降次數(shù)進(jìn)行計(jì)數(shù)。
11. 根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述保持電路是偽隨機(jī)數(shù)生成電路，該偽隨機(jī)數(shù)生成電路根據(jù) 所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)來生成偽隨機(jī)數(shù)，并且 其中，所述比較電路對(duì)所述偽隨機(jī)數(shù)和所述期望值進(jìn)行比較。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其中，所述偽隨機(jī)數(shù)生成電路對(duì)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的 上升次數(shù)、其下降次數(shù)、或者其上升次數(shù)和下降次數(shù)進(jìn)行計(jì)數(shù)。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，還包括用來設(shè)置模式的模式設(shè)置寄存器，其中，所述偽隨機(jī)數(shù)生成電路根據(jù)基于所述模式的所述數(shù)據(jù)輸入電路 的所述輸出信號(hào)的上升次數(shù)、其下降次數(shù)、或者其上升次數(shù)和下降次數(shù)來 生成所述述偽隨機(jī)數(shù)。
14. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括保持電路，該保 持電路保持根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)而定的值，其中，第一組和第二組分別都包括所述數(shù)據(jù)輸入電路和所述保持電 路，并且其中，所述比較電路對(duì)由所述第一組的所述保持電路保持的值和由所 述第二組的所述保持電路保持的值進(jìn)行比較。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，還包括比較結(jié)果寄存 器，該比較結(jié)果寄存器存儲(chǔ)所述比較電路的比較結(jié)果。
16. 根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路， 其中，所述保持電路是第一比較電路，并且 其中，所述半導(dǎo)體集成電路還包括第三組，該第三組包括所述數(shù)據(jù)輸入電路和所述保持電路；第二比較電路，該第二比較電路對(duì)由所述第二組的所述保持電路保持 的值和由所述第三組的所述保持電路保持的值進(jìn)行比較；第一比較結(jié)果寄存器，該第一比較結(jié)果寄存器存儲(chǔ)所述第一比較電路 的比較結(jié)果；以及第二比較結(jié)果寄存器，該第二比較結(jié)果寄存器存儲(chǔ)所述第二比較電路 的比較結(jié)果，并且其中，所述第一比較結(jié)果寄存器和所述第二比較結(jié)果寄存器串聯(lián)連 接，以串行地輸出所述比較結(jié)果。
17. 根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路， 其中，提供了多個(gè)組，每一個(gè)所述組都包括所述數(shù)據(jù)輸入電路、所述 保持電路、所述比較電路、所述比較值寄存器和所述比較結(jié)果寄存器，其中，所述多個(gè)比較值寄存器串聯(lián)連接，并且從外部電路串行地輸入 所述期望值，并且其中，所述多個(gè)比較結(jié)果寄存器串聯(lián)連接，并且，所述多個(gè)比較結(jié)果 寄存器中的比較結(jié)果被串行地輸出到所述外部電路。
18.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，提供了多個(gè)組，每一個(gè)所述組都包括所述數(shù)據(jù)輸入電路、所述 保持電路、所述比較電路、所述比較值寄存器和所述比較結(jié)果寄存器，并 且其中，在串行數(shù)據(jù)輸入電路的多個(gè)輸入部分上分別提供所述多個(gè)組的 所述數(shù)據(jù)輸入電路、所述保持電路、所述比較電路、所述比較值寄存器和 所述比較結(jié)果寄存器。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括數(shù)據(jù)輸入電路，其從外部輸入數(shù)據(jù)輸入信號(hào)并輸出該信號(hào)；比較值寄存器，其存儲(chǔ)根據(jù)所述數(shù)據(jù)輸入電路的輸入而變化的所述輸出信號(hào)的期望值；以及比較電路，其對(duì)根據(jù)所述數(shù)據(jù)輸入電路的所述輸出信號(hào)的跳變次數(shù)而定的值和所述期望值進(jìn)行比較。
文檔編號(hào)G01R31/28GK101187692SQ200710163629
公開日2008年5月28日 申請(qǐng)日期2007年10月15日 優(yōu)先權(quán)日2006年11月20日
發(fā)明者仲直明, 西尾茂 申請(qǐng)人:富士通株式會(huì)社