專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有靜態(tài)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器。特別是，本發(fā)明涉及具有分級(jí)結(jié)構(gòu)的位線的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
隨著晶體管結(jié)構(gòu)變得越來(lái)越精細(xì)，半導(dǎo)體存儲(chǔ)器的存儲(chǔ)容量也日漸增加。同時(shí)，隨著晶體管結(jié)構(gòu)變得更精細(xì)，邏輯LSI(如微型計(jì)算機(jī))的工作頻率不斷提高。為了提高工作頻率，就要求半導(dǎo)體存儲(chǔ)器的存取時(shí)間更短。鑒于減少的存取時(shí)間，DRAM和這種半導(dǎo)體存儲(chǔ)器具有分級(jí)結(jié)構(gòu)的位線。為了滿足進(jìn)一步加速的需要，近來(lái)已經(jīng)考慮了甚至在具有靜態(tài)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器(以下稱(chēng)為SRAM)中的位線的布線結(jié)構(gòu)中采用等級(jí)化。
日本未審專(zhuān)利申請(qǐng)公報(bào)No.平9-246482公開(kāi)了一種用于DRAM的分級(jí)位線結(jié)構(gòu)的電路技術(shù)和布圖技術(shù)。
日本未審專(zhuān)利申請(qǐng)公報(bào)No.平5-128859公開(kāi)了一種DRAM的分級(jí)位線結(jié)構(gòu)，其中用于讀的位線和用于寫(xiě)的位線互相獨(dú)立形成。用于讀的全局位線(global bit line)連接到晶體管的漏極。這些晶體管的柵極連接到局部位線。全局位線被預(yù)先充電到電路內(nèi)部降低電壓，該電壓是由負(fù)載電路降低的電源電壓VCC。將與存儲(chǔ)單元相連的局部位線連接到晶體管的柵極的系統(tǒng)通常稱(chēng)作直接讀出系統(tǒng)。
日本未審專(zhuān)利申請(qǐng)公報(bào)No.2001-67876公開(kāi)了一種DRAM的分級(jí)位線結(jié)構(gòu)，其中局部位線和全局位線通過(guò)CMOS傳輸柵極互相連接。全局位線被預(yù)先充電到內(nèi)部降低電壓VDL。
借此，DRAM通過(guò)保持對(duì)應(yīng)數(shù)據(jù)的電荷，將數(shù)據(jù)儲(chǔ)存在它們的存儲(chǔ)單元中。當(dāng)存儲(chǔ)單元被存取時(shí)，存儲(chǔ)單元的儲(chǔ)存電荷在位線之間共享。讀出放大器將位線上的小電壓變化放大。由于由讀出放大器可以檢測(cè)到位線上的微小電壓變化，因此在存取存儲(chǔ)單元時(shí)DRAM易于受到噪聲的影響。例如通過(guò)采用比電源電壓低的內(nèi)部降低電壓作為全局位線的預(yù)充電電壓，可以減少電源噪聲等對(duì)位線的影響。
SRAM存儲(chǔ)單元由觸發(fā)器構(gòu)成。觸發(fā)器例如以電源電壓或接地電壓的形式將寫(xiě)到存儲(chǔ)單元中的數(shù)據(jù)(邏輯“1”或邏輯“0”)儲(chǔ)存起來(lái)。當(dāng)存取存儲(chǔ)單元時(shí)，觸發(fā)器直接向位線輸出被儲(chǔ)存的電源電壓或接地電壓。因而，SRAM比DRAM更不容易受到電源噪聲的影響，并且即使將電源電壓用作預(yù)充電電壓，SRAM也不會(huì)出現(xiàn)故障。
在日本未審專(zhuān)利申請(qǐng)公報(bào)No.平5-128859中公開(kāi)的分級(jí)位線結(jié)構(gòu)(直接讀出系統(tǒng))中，全局位線中有僅以一個(gè)方向流過(guò)，或從負(fù)載電路(預(yù)充電電路)流向存儲(chǔ)單元的電流。電流以一個(gè)方向流過(guò)它的布線的電遷移標(biāo)準(zhǔn)比電流以?xún)蓚€(gè)方向流過(guò)布線的電遷移標(biāo)準(zhǔn)更嚴(yán)格。換言之，由于電遷移使電流以一個(gè)方向流過(guò)的布線比電流以?xún)蓚€(gè)方向流過(guò)的布線更易于斷開(kāi)。
然而，在DRAM中，全局位線被提供以?xún)?nèi)部降低電壓。因此，在普通的布線寬度上，電遷移不會(huì)出現(xiàn)問(wèn)題。另一方面，在全局位線被預(yù)充電到電源電壓的SRAM中，流過(guò)全局位線的電流比在DRAM中的電流更高。因而，當(dāng)SRAM采用直接讀出系統(tǒng)的分級(jí)位線結(jié)構(gòu)時(shí)，即當(dāng)SRAM設(shè)有電流以一個(gè)方向流過(guò)的全局位線時(shí)，全局位線必須被提供比至今更大的布線寬度，以避免由于電遷移造成的斷開(kāi)。
一般情況下，SRAM具有8位或位寬度更寬的如16、32、64、72、144、和288位的數(shù)據(jù)端。芯片中的全局位線的數(shù)量根據(jù)數(shù)據(jù)端的位數(shù)而增加。因而，存在的問(wèn)題是增寬全局位線的布線寬度可能導(dǎo)致芯片尺寸以及芯片成本增加。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是避免由于連接到靜態(tài)存儲(chǔ)單元的位線的電遷移而產(chǎn)生的缺陷。
本發(fā)明的另一目的是減小具有靜態(tài)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器的芯片尺寸。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的一個(gè)方面，存儲(chǔ)區(qū)均具有多個(gè)靜態(tài)存儲(chǔ)單元、第一局部位線、和第一放大器。第一局部位線連接到靜態(tài)存儲(chǔ)單元。第一放大器放大第一局部位線的電壓。第一全局位線連接到每個(gè)存儲(chǔ)區(qū)的第一放大器的輸出端并傳送由第一放大器放大的讀取數(shù)據(jù)。用于將第一全局位線預(yù)充電到第一電源電壓的預(yù)充電電路分別連接到第一全局位線的兩端。
預(yù)充電電流分別通過(guò)在兩端的預(yù)充電電路提供給第一全局位線。預(yù)充電電流以?xún)蓚€(gè)方向流過(guò)第一全局位線。因此可以根據(jù)電流以?xún)蓚€(gè)方向流過(guò)的情況下的電遷移標(biāo)準(zhǔn)來(lái)設(shè)計(jì)第一全局位線。換言之，由于可以根據(jù)比電流以一個(gè)方向流過(guò)的情況(預(yù)充電電路連接到第一全局位線的一端)下的電遷移標(biāo)準(zhǔn)寬松的標(biāo)準(zhǔn)來(lái)設(shè)計(jì)第一全局位線，因此可以避免由于第一全局位線的電遷移而產(chǎn)生的缺陷。而且，由于可以在如上所述寬松的標(biāo)準(zhǔn)下進(jìn)行設(shè)計(jì)，因此可以減小第一全局位線的布線寬度和使布圖面積最小化。因此，可以減小該半導(dǎo)體存儲(chǔ)器的芯片尺寸并降低芯片成本。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的另一方面，預(yù)充電電路將第一全局位線預(yù)充電到從半導(dǎo)體存儲(chǔ)器外部提供的外部電源電壓。由于用于產(chǎn)生第一電源電壓(預(yù)充電電壓)的電路不必形成在該半導(dǎo)體存儲(chǔ)器中，因此可以減小該半導(dǎo)體存儲(chǔ)器的芯片尺寸。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的再一方面，預(yù)充電電路均具有第一晶體管。第一晶體管的柵極接收一個(gè)在預(yù)充電操作中被激活的控制信號(hào)。第一晶體管的漏極連接到第一全局位線，并且其源極連接到用于提供第一電源電壓的第一電源線。預(yù)充電電路根據(jù)在預(yù)充電操作中被激活的控制信號(hào)，將第一全局位線連接到第一電源線。由晶體管構(gòu)成的預(yù)充電電路允許預(yù)充電電路的布圖面積最小化，并且減小了半導(dǎo)體存儲(chǔ)器的芯片尺寸。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的又一方面，第一放大器具有第二晶體管。第二晶體管的柵極接收第一局部位線的電壓。第二晶體管的漏極連接到第一全局位線，其源極連接到用于提供第二電源電壓的第二電源線。第一放大器放大第一局部位線的電壓并將放大的電壓連接到第一全局位線。即，第一放大器形成直接讀出系統(tǒng)的讀電路。
因而，在具有靜態(tài)存儲(chǔ)單元并采用直接讀出系統(tǒng)的分級(jí)位線結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器中，可以避免由于第一全局位線的電遷移而產(chǎn)生的缺陷。此外，第一全局位線的布圖面積可以最小化。因此，該半導(dǎo)體存儲(chǔ)器的芯片尺寸可以減小并降低了芯片成本。
例如，第一全局位線被充電(預(yù)充電)，并且其電壓通過(guò)第一晶體管改變到第一電源電壓。然后，根據(jù)儲(chǔ)存在靜態(tài)存儲(chǔ)單元中的數(shù)值，第一全局位線放電并且其電壓通過(guò)第二晶體管改變到第二電源電壓。第一晶體管和第二晶體管的極性可以相反，以便第一全局位線的電壓可以穩(wěn)定地改變到第一電源電壓和第二電源電壓，從而允許高速讀取被儲(chǔ)存在靜態(tài)存儲(chǔ)單元中的數(shù)據(jù)。而且，通過(guò)增加預(yù)充電電壓和讀取電壓之間的電壓差，可以防止不準(zhǔn)確的數(shù)據(jù)讀取。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的另一方面，連接到靜態(tài)存儲(chǔ)單元的第二局部位線傳送與第一局部位線傳送的數(shù)據(jù)互補(bǔ)的數(shù)據(jù)。就是說(shuō)，第一和第二局部位線構(gòu)成互補(bǔ)位線。靜態(tài)存儲(chǔ)單元連接到第一和第二局部位線。因此可以通過(guò)將第一全局位線連接到互補(bǔ)局部位線的任一個(gè)上來(lái)讀取數(shù)據(jù)。由于第一全局位線不必以一對(duì)形成，因此可以防止該半導(dǎo)體存儲(chǔ)器的芯片尺寸增加。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的再一方面，第一全局位線沿著設(shè)置存儲(chǔ)區(qū)的方向布置。這就可以使第一全局位線的布線長(zhǎng)度最小化并降低布線負(fù)載。因此，在預(yù)充電操作和讀取操作中，可以在更短的時(shí)間內(nèi)改變第一全局位線的電壓并減少該半導(dǎo)體存儲(chǔ)器的存取時(shí)間。此外也便于布圖設(shè)計(jì)。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的又一方面，第二全局位線將寫(xiě)數(shù)據(jù)傳送給靜態(tài)存儲(chǔ)單元。第二放大器放大第二全局位線的電壓并將放大的數(shù)據(jù)輸出到第一局部位線。因而，甚至在分開(kāi)形成用于讀操作的全局位線和用于寫(xiě)操作的全局位線的半導(dǎo)體存儲(chǔ)器中，也可以避免由于第一全局位線的遷移而產(chǎn)生的缺陷。此外，第一全局位線的布圖面積可以最小化。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的另一方面，第一全局位線與第一局部位線平行布置。這就可以使第一全局位線的布線寬度最小化并減小布線負(fù)載。因此，在預(yù)充電操作和讀取操作中，可以在更短的時(shí)間內(nèi)改變第一全局位線的電壓并減少該半導(dǎo)體存儲(chǔ)器的存取時(shí)間。此外也便于布圖設(shè)計(jì)。


從下面結(jié)合附圖的詳細(xì)說(shuō)明使本發(fā)明的特性、原理和利用更明顯，附圖中相同的部件采用相同的標(biāo)號(hào)表示，其中圖1是表示本發(fā)明半導(dǎo)體存儲(chǔ)器的第一實(shí)施例的方框圖；圖2是表示圖1中所示的存儲(chǔ)單元陣列的細(xì)節(jié)的方框圖；圖3是表示圖2中所示的存儲(chǔ)單元的細(xì)節(jié)的電路圖；圖4是示出與第一實(shí)施例的發(fā)明相對(duì)比的對(duì)比例的方框圖；和圖5是根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的第二實(shí)施例的存儲(chǔ)單元陣列的方框圖。
具體實(shí)施例方式
下面參照附圖介紹本發(fā)明的實(shí)施例。在附圖中，每個(gè)粗線表示由多個(gè)線構(gòu)成的信號(hào)線。前面帶有“/”的信號(hào)是負(fù)邏輯的。圖中的雙圓圈表示外部端子。在下列說(shuō)明中，信號(hào)名可以是縮寫(xiě)的，如“/CS信號(hào)”表示“芯片選擇信號(hào)”。
圖1示出了本發(fā)明半導(dǎo)體存儲(chǔ)器的第一實(shí)施例。這個(gè)半導(dǎo)體存儲(chǔ)器通過(guò)采用CMOS工藝在硅襯底上形成為SRAM。
該SRAM具有指令緩沖器10、地址緩沖器12、數(shù)據(jù)輸入/輸出緩沖器14、操作控制電路16、地址解碼器18和20以及存儲(chǔ)磁芯22。
指令緩沖器10從外部接收指令信號(hào)(芯片選擇信號(hào)/CS、寫(xiě)啟動(dòng)信號(hào)/WE和輸出啟動(dòng)信號(hào)/OE)。地址緩沖器12通過(guò)地址端子接收地址信號(hào)AD，并輸出所接收的信號(hào)作為行地址信號(hào)RAD(上部地址)和列地址信號(hào)CAD(下部地址)輸出所接收的信號(hào)。
數(shù)據(jù)輸入/輸出緩沖器14在讀操作中，通過(guò)數(shù)據(jù)總線DB接收讀數(shù)據(jù)并將接收的數(shù)據(jù)輸出給數(shù)據(jù)端子DQ。在寫(xiě)操作期間，數(shù)據(jù)輸入/輸出緩沖器14通過(guò)數(shù)據(jù)端子DQ接收寫(xiě)數(shù)據(jù)并將接收的數(shù)據(jù)輸出給數(shù)據(jù)總線DB。在本例中形成8個(gè)數(shù)據(jù)端子DQ(DQ0-7)。
操作控制電路16對(duì)從指令緩沖器10提供的指令信號(hào)進(jìn)行解碼，并輸出控制信號(hào)，用于使存儲(chǔ)磁芯22工作。地址解碼器18對(duì)行地址信號(hào)RAD進(jìn)行解碼，并輸出結(jié)果作為解碼信號(hào)RAD2。地址解碼器20對(duì)列地址信號(hào)CAD進(jìn)行解碼，并輸出結(jié)果作為解碼信號(hào)CAD2。
存儲(chǔ)磁芯22具有存儲(chǔ)單元陣列ARY、字解碼器WDEC、列解碼器CDEC、以及輸入/輸出控制電路I/O。字解碼器WDEC根據(jù)來(lái)自地址解碼器18的解碼信號(hào)RAD2，驅(qū)動(dòng)(選擇)如下所述的任一字線WL。列解碼器CDEC根據(jù)來(lái)自地址解碼器20的解碼信號(hào)CAD2，將下述任何存儲(chǔ)單元MC連接到數(shù)據(jù)總線DB。輸入/輸出控制電路I/O根據(jù)指令信號(hào)進(jìn)行操作，將數(shù)據(jù)信號(hào)輸出給存儲(chǔ)單元陣列ARY(寫(xiě)操作)或?qū)?shù)據(jù)信號(hào)輸出給數(shù)據(jù)輸入/輸出緩沖器14(讀操作)。
圖2示出了圖1中所示的存儲(chǔ)單元陣列ARY的細(xì)節(jié)。
存儲(chǔ)單元陣列ARY具有以矩陣排列的多個(gè)存儲(chǔ)區(qū)BLK(BLK0-7)。存儲(chǔ)區(qū)BLK0-7分別對(duì)應(yīng)數(shù)據(jù)端子DQ0-7。每個(gè)存儲(chǔ)區(qū)BLK具有多個(gè)靜態(tài)型存儲(chǔ)單元MC(靜態(tài)存儲(chǔ)單元)。存儲(chǔ)區(qū)BLK0-7和將要連接到這些存儲(chǔ)區(qū)BLK0-7的控制電路的結(jié)構(gòu)是相同的。這樣，下列的說(shuō)明涉及對(duì)應(yīng)數(shù)據(jù)端子DQ0的存儲(chǔ)區(qū)BLK0。
存儲(chǔ)區(qū)BLK0沿著圖的垂直方向設(shè)置成行。存儲(chǔ)區(qū)BLK1-7也沿著圖的垂直方向設(shè)置成各自的行。在每個(gè)存儲(chǔ)區(qū)BLK0中，存儲(chǔ)單元MC連接到互補(bǔ)局部位線/LBL0和LBL0(/LBL0第一局部位線，LBL0第二局部位線)。局部位線/LBL0和LBL0由鋁、銅等材料制成。存儲(chǔ)單元MC分別連接到字線WL(WL0-511)。
局部位線/LBL0通過(guò)CMOS反相器連接到nMOS晶體管24(第二晶體管)的柵極。nMOS晶體管24的源極連接到提供接地電壓(第二電源電壓)的接地線VSS(第二電源線)。漏極連接到全局位線RGBL0，通過(guò)該全局位線RGBL0傳送讀數(shù)據(jù)。局部位線/LBL0、全局位線RGBL0以及其柵極連接到局部位線/LBL0和其漏極連接到全局位線RGBL0的nMOS晶體管24構(gòu)成直接讀出放大器系統(tǒng)的分級(jí)位線結(jié)構(gòu)。nMOS晶體管24用作讀出放大器(第一放大器)，用于放大局部位線/LBL0的電壓。
局部位線LBL0和/LBL0分別連接到nMOS晶體管26和28的漏極。nMOS晶體管26和28的柵極分別連接到全局位線/WGBL0和WGBL0，通過(guò)該全局位線傳送數(shù)據(jù)。nMOS晶體管26和28的源極連接到接地線VSS。
全局位線RGBL0(第一全局位線)沿著存儲(chǔ)區(qū)BLK0的設(shè)置方向布置。全局位線RGBL0還平行于局部位線/LBL0和LBL0布置。全局位線RGBL0由鋁、銅等材料構(gòu)成。存儲(chǔ)單元MC分別連接到字線WL(WL0-511)。在圖中的頂部和底部的全局位線RGBL0的兩端分別與預(yù)充電電路30和32連接。預(yù)充電電路30和32分別具有pMOS晶體管30a和32a(第一晶體管)。pMOS晶體管30a和32a的柵極接收一個(gè)預(yù)充電信號(hào)/PRE(控制信號(hào))。pMOS晶體管30a和32a的源極連接到提供外部電源電壓(第一電源電壓，外部電源電壓)的外部電源線VDD(第一電源線)。漏極連接到全局位線RGBL0。全局位線RGBL0通過(guò)列開(kāi)關(guān)CSW和反相器連接到讀數(shù)據(jù)總線DOUT0，其中列開(kāi)關(guān)受到圖1中所示的列解碼器CDEC的控制。讀數(shù)據(jù)總線DOUT0通過(guò)圖1中所示的輸入/輸出控制電路I/O連接到數(shù)據(jù)總線DB。
全局位線WGBL0和/WGBL0(第二全局位線)沿著存儲(chǔ)區(qū)BLK0的設(shè)置方向布置。全局位線WGBL0和/WGBL0由鋁、銅等材料構(gòu)成。全局位線WGBL0和/WGBL0通過(guò)列開(kāi)關(guān)CSW和反相器分別連接到寫(xiě)數(shù)據(jù)總線/DIN0和DIN0。寫(xiě)數(shù)據(jù)總線/DIN0和DIN0通過(guò)圖1中所示的輸入/輸出控制電路I/O連接到數(shù)據(jù)總線DB。
局部位線/LBL0、全局位線WGBL0以及其柵極連接到全局位線WGBL0和其漏極連接到局部位線/LBL0的nMOS晶體管26構(gòu)成直接讀出放大器系統(tǒng)的分級(jí)位線結(jié)構(gòu)。同樣，局部位線LBL0、全局位線/WGBL0以及其柵極連接到全局位線/WGBL0和其漏極連接到局部位線LBL0的nMOS晶體管28構(gòu)成直接讀出放大器系統(tǒng)的分級(jí)位線結(jié)構(gòu)。nMOS晶體管26和28用作讀出放大器(第二放大器)，用于放大全局位線WGBL0和/WGBL0的電壓。
圖3示出了圖2中所示的存儲(chǔ)單元MC的細(xì)節(jié)。存儲(chǔ)單元MC均具有兩個(gè)傳送晶體管(transfer transistor)TT、兩個(gè)驅(qū)動(dòng)器晶體管DT和兩個(gè)負(fù)載晶體管LT。傳送晶體管TT和驅(qū)動(dòng)器晶體管DT由nMOS晶體管構(gòu)成。負(fù)載晶體管LT由pMOS晶體管構(gòu)成。
負(fù)載晶體管LT和驅(qū)動(dòng)器晶體管DT形成具有互相連接的輸入端和輸出端的兩個(gè)CMOS反相器。負(fù)載晶體管LT的源極連接到外部電源線VDD。驅(qū)動(dòng)器晶體管DT的源極連接接地線VSS。傳送晶體管TT將CMOS反相器的輸入端分別連接到局部位線LBL和/LBL(/LBL0，1，…，LBL0，1，…)上。傳送晶體管TT的柵極連接到字線WL(WL0，1，…)。即，存儲(chǔ)單元MC是6-晶體管型的典型SRAM存儲(chǔ)單元。
如圖2所示，在上述SRAM中，預(yù)充電電路30和32分別連接到全局位線RGBL的兩端以進(jìn)行讀操作。因而，在從存儲(chǔ)單元MC讀取數(shù)據(jù)的讀操作和給全局位線RGBL提供電源電壓VDD的預(yù)充電操作中，全局位線RGBL中有電流以由圖中的粗箭頭所示的兩個(gè)方向流過(guò)。全局位線RGBL的電遷移標(biāo)準(zhǔn)是用于電流以?xún)蓚€(gè)方向流過(guò)的情況的。由于該電遷移標(biāo)準(zhǔn)比電流僅以一個(gè)方向流過(guò)時(shí)的標(biāo)準(zhǔn)寬松，因此流過(guò)全局位線RGBL的電流量可以相對(duì)大一些。具體而言，最大電流可以是電流只以一個(gè)方向流過(guò)的情況的幾倍。更高的電流可以縮短預(yù)充電操作的周期，由此減少循環(huán)時(shí)間。當(dāng)不必增加電流量時(shí)，全局位線RGBL的布線寬度可以減小。因此，存儲(chǔ)單元陣列ARY的布圖面積可以更小。
圖4示出了第一實(shí)施例的發(fā)明的對(duì)比例。
在圖4中，全局位線RGBL均只在靠近列開(kāi)關(guān)CSW的一端連接到預(yù)充電電路32。在這種情況下，在讀操作和預(yù)充電操作期間，全局位線RGBL中有總是以粗箭頭的方向流過(guò)的電流。因此全局位線RGBL的電遷移標(biāo)準(zhǔn)比第一實(shí)施例(圖2)的嚴(yán)格。因此，在圖4中，全局位線RGBL的布線寬度必須增寬，這增加了存儲(chǔ)單元陣列ARY的布置尺寸。在例如SRAM的這種半導(dǎo)體存儲(chǔ)器中，存儲(chǔ)單元陣列ARY占據(jù)了大部分芯片面積。因而，存儲(chǔ)單元陣列ARY的面積增加可能會(huì)增加芯片尺寸并提高芯片成本。換言之，根據(jù)第一實(shí)施例，即使采用直接讀出系統(tǒng)的分級(jí)位線結(jié)構(gòu)，也可以避免芯片尺寸的增加。
如上所述，在本實(shí)施例中，預(yù)充電電路30和32分別形成在全局位線RGBL的兩端上。因此預(yù)充電電流可以以?xún)蓚€(gè)方向流過(guò)全局位線RGBL，這使電遷移標(biāo)準(zhǔn)寬松了。特別是，在采用直接讀出系統(tǒng)的分級(jí)位線結(jié)構(gòu)的SRAM中，可以避免由于全局位線RGBL的電遷移而產(chǎn)生的缺陷。
在更寬松的標(biāo)準(zhǔn)下，全局位線RGBL的布線寬度可以減小以使布圖面積最小化。因此，可以減小SRAM的芯片尺寸，并降低芯片成本。
由于采用外部電源電壓VDD作為對(duì)全局位線RGBL預(yù)充電的電壓，因此用于產(chǎn)生預(yù)充電電壓的電路不必形成在SRAM中。因此可以減小SRAM的芯片尺寸。由于預(yù)充電電路30和32由pMOS晶體管30a和32a構(gòu)成，因此可以使預(yù)充電電路30和32的布圖尺寸最小化，并減小了SRAM的芯片尺寸。
全局位線RGBL在預(yù)充電操作期間通過(guò)pMOS晶體管30a和32a給充電，并在讀操作期間通過(guò)nMOS晶體管24放電。因而，全局位線RGBL可以穩(wěn)定地改變到電源電壓VDD和接地電壓VSS，以便可以高速讀取儲(chǔ)存在存儲(chǔ)單元MC中的數(shù)據(jù)。
即使在形成互補(bǔ)局部位線/LBL和LBL時(shí)，也可以通過(guò)單獨(dú)地將全局位線RGBL連接到局部位線/LBL而讀取存儲(chǔ)單元MC的數(shù)據(jù)。由于全局位線RGBL不必成對(duì)形成，因此可防止SRAM的芯片尺寸增加。
全局位線RGBL沿著存儲(chǔ)區(qū)BLK的設(shè)置方向布置。全局位線RGBL還平行于局部位線LBL和/LBL布置。這就可以使全局位線RGBL的布線長(zhǎng)度最小化，并減小布線負(fù)載。因此，在預(yù)充電操作和讀操作中，可以在更短時(shí)間內(nèi)改變?nèi)治痪€RGBL的電壓，并減少SRAM的存取時(shí)間。此外，還便于布圖設(shè)計(jì)。
甚至在分開(kāi)形成用于讀的全局位線RGBL和用于寫(xiě)的全局位線WGBL、/WGBL的SRAM中，也可以避免由于全局位線RGBL的電遷移而產(chǎn)生的缺陷。
圖5示出了根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器的第二實(shí)施例的存儲(chǔ)單元陣列。與第一實(shí)施例的所述元件相同的元件將用相同的標(biāo)號(hào)或符號(hào)表示。并且在這省略了其說(shuō)明。
在本實(shí)施例中，對(duì)應(yīng)局部位線LBL0的全局位線/RGBL0(第一全局位線)沿著存儲(chǔ)區(qū)BLK0的設(shè)置方向布置。全局位線/RGBL0還平行于局部位線LBL0和/LBL0布置。在圖中頂部和底部的全局位線/RGBL0的兩端分別連接到預(yù)充電電路30和32。全局位線/RGBL0由鋁、銅等材料構(gòu)成。關(guān)于未示出的其它存儲(chǔ)區(qū)BLK1-7，全局位線/RGBL1-7(未示出)作同樣布置。
局部位線LBL0通過(guò)CMOS反相器連接到nMOS晶體管34(第二晶體管)的柵極。nMOS晶體管34的源極連接到接地線VSS(第二電源線)，其漏極連接到全局位線/RGBL0，其中通過(guò)該全局位線/RGBL0傳送讀取數(shù)據(jù)。局部位線LBL0、全局位線/RGBL0以及其柵極連接到局部位線LBL0和其漏極連接到全局位線/RGBL0的nMOS34構(gòu)成直接讀出放大器系統(tǒng)的分級(jí)位線結(jié)構(gòu)。nMOS晶體管34用作讀出放大器(第一放大器)，用于放大局部位線LBL0的電壓。
圖5的結(jié)構(gòu)其他方面與第一實(shí)施例(圖2)的相同。此外，SRAM的總體結(jié)構(gòu)與第一實(shí)施例(圖1)的相同。
本實(shí)施例可提供與上述第一實(shí)施例相同的效果。
本發(fā)明不限于上述實(shí)施例，在不脫離本發(fā)明的精神和范圍的情況下可以進(jìn)行各種修改。可以對(duì)部分或全部部件進(jìn)行任何改進(jìn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括多個(gè)存儲(chǔ)區(qū)，每個(gè)存儲(chǔ)區(qū)具有多個(gè)靜態(tài)存儲(chǔ)單元、連接到所述靜態(tài)存儲(chǔ)單元的第一局部位線以及用于放大所述第一局部位線的電壓的第一放大器；第一全局位線，連接到所述第一放大器的輸出端，以便傳送被每個(gè)所述存儲(chǔ)區(qū)的所述第一放大器放大的讀取數(shù)據(jù)；和多個(gè)預(yù)充電電路，分別連接到所述第一全局位線的兩端，以便將所述第一全局位線預(yù)充電到第一電源電壓。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述第一電源電壓是從半導(dǎo)體存儲(chǔ)器的外部提供的外部電源電壓。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述預(yù)充電電路均具有第一晶體管，第一晶體管的柵極接收在預(yù)充電操作中被激活的控制信號(hào)，其漏極連接到所述第一全局位線，其源極連接到用于提供所述第一電源電壓的第一電源線。
4.根據(jù)權(quán)利要求3的半導(dǎo)體存儲(chǔ)器，其中所述第一放大器具有第二晶體管，第二晶體管的柵極接收所述第一局部位線的電壓，其漏極連接到所述第一全局位線，其源極連接到用于提供第二電源電壓的第二電源線；并且每個(gè)所述預(yù)充電電路的所述第一晶體管和所述第一放大器的所述第二晶體管的極性相反。
5.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述第一放大器具有第二晶體管，第二晶體管的柵極接收所述第一局部位線的電壓，其漏極連接到所述第一全局位線，其源極連接到用于提供第二電源電壓的第二電源線。
6.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述存儲(chǔ)區(qū)均具有連接到所述靜態(tài)存儲(chǔ)單元的第二局部位線，以便傳送與傳送到所述第一局部位線的數(shù)據(jù)互補(bǔ)的數(shù)據(jù)。
7.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述第一全局位線沿著設(shè)置所述存儲(chǔ)區(qū)的方向布置。
8.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，還包括用于向所述靜態(tài)存儲(chǔ)單元傳送寫(xiě)數(shù)據(jù)的第二全局位線，并且其中所述存儲(chǔ)區(qū)均具有第二放大器，該第二放大器用于放大所述第二全局位線的電壓并將放大的數(shù)據(jù)輸出到所述第一局部位線。
9.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述第一全局位線與所述第一局部位線平行布置。
全文摘要
提供一種半導(dǎo)體存儲(chǔ)器。第一放大器放大連接到靜態(tài)存儲(chǔ)單元的第一局部位線的電壓。用于對(duì)連接第一放大器的一輸出端的第一全局位線預(yù)充電的預(yù)充電電路分別通過(guò)第一全局位線的兩端提供預(yù)充電電流。由于預(yù)充電電流以?xún)蓚€(gè)方向流過(guò)第一全局位線，所以電遷移評(píng)價(jià)標(biāo)準(zhǔn)可以比電流以一個(gè)方向流過(guò)的情況寬松。這就避免了由于第一全局位線的電遷移而產(chǎn)生的缺陷。由于第一全局位線的布線寬度可以減小，因此可以使布圖面積最小化。因此，可以減小半導(dǎo)體存儲(chǔ)器的芯片尺寸并降低芯片成本。
文檔編號(hào)G11C7/12GK1485852SQ0315377
公開(kāi)日2004年3月31日 申請(qǐng)日期2003年8月20日 優(yōu)先權(quán)日2002年8月20日
發(fā)明者清水宏 申請(qǐng)人:富士通株式會(huì)社