專利名稱：半導體存儲器的制作方法
技術(shù)領域：
本發(fā)明涉及一種半導體存儲器，包括其柵電極隔著鐵電層形成在半導體襯底上的場效應晶體管。
現(xiàn)已開發(fā)出來的FeRAM存儲單元結(jié)構(gòu)，主要為2晶體管2電容器結(jié)構(gòu)(2T2C結(jié)構(gòu))或1晶體管1電容器結(jié)構(gòu)(1T1C結(jié)構(gòu))。因此，當實現(xiàn)FeRAM微細化時，就需要使電容器結(jié)構(gòu)為3維等的高度加工技術(shù)。很難使存儲器微細化的這一問題不僅在制造FeRAM時存在，制造DRAM也會存在。它便是將來實現(xiàn)存儲器的高密度化或大容量化時的一大障礙。
另一方面，作為FeRAM的其他電路方式，又開始研究一種使用了柵極絕緣層的一部分由鐵電層構(gòu)成的場效應型晶體管的半導體存儲器(Ferroelectric FET型存儲器以下，稱其為FeFET型存儲器)。因FeFET型存儲器僅由晶體管構(gòu)成，故能避免上述微細加工上的問題。也就是說，F(xiàn)eFET型存儲器既實現(xiàn)了已往的FeRAM所備有的非易失性以及高速動作性，又實現(xiàn)了高密度化，故可以說它具有作為一個半導體存儲器所應具有的最理想的特性。
以下，參考圖5，對已往的半導體存儲器，更具體而言，F(xiàn)eFET型存儲器的單元結(jié)構(gòu)進行說明。
如圖5所示，絕緣層104、浮置柵極105、鐵電存儲器106及柵電極107依次重疊在形成有源極區(qū)域102和漏極區(qū)域103的半導體襯底101上。因此時，一般浮置柵極105及柵電極107由金屬構(gòu)成，故簡稱具有圖5所示的那樣的結(jié)構(gòu)的FeFET型存儲器結(jié)構(gòu)，取每層的第一個英語字母，為MFMIS結(jié)構(gòu)(Metal(柵電極107)-Ferroelectric(鐵電層106)-Metal(浮置柵極105)-Insulator(絕緣層104)-Substrate(半導體襯底101))。
另外，在具有圖5所示的那樣的結(jié)構(gòu)的存儲單元中，在柵電極107被施加電壓(以下，稱它為柵電壓)后，鐵電層106的兩端就被施加了電壓，而在鐵電層106上發(fā)生極化。在源極區(qū)域102和漏極區(qū)域103之間的導電率，會因該極化的方向往上(柵電極107方向)還是往下(半導體襯底101方向)而不一樣，故即使施加同樣大小的柵極電壓，在源極區(qū)域102和漏極區(qū)域103之間流的電流的大小也不相等，存儲功能由此而生。
再說，該鐵電層106的極化，停止施加柵極電壓后也保持同一方向，故上述存儲器功能還具有非易失性這一特征。
然而，在上述已往的FeFET型存儲單元結(jié)構(gòu)中，即使停止施加柵極電壓，由于鐵電層106的極化也會在浮置柵極105產(chǎn)生電位，這樣，漏電流就會從浮置柵極105通過絕緣層104及鐵電層106流向半導體襯底101及柵極電極107，結(jié)果是實際上存儲在浮置柵極105內(nèi)的電荷減少。
此時，使用氧化硅作絕緣層104的材料時，流過絕緣層104的漏電流和流過鐵電層106的漏電流相比，其值實際上在能夠忽視的范圍內(nèi)，鐵電層106，在現(xiàn)在的情況下，還很難具有良好的漏泄特性。因此，在現(xiàn)有的FeFET型存儲單元上，主要由于通過鐵電層106流向柵電極107的漏電流，存儲保持特性(以下，稱其為保持特性)最長也只有十幾天左右，根本沒達到實用時所需的10年的保持特性。
為了達成上述目的，本發(fā)明所涉及的第1半導體存儲器，是隔著鐵電層形成在半導體襯底上的場效應型晶體管構(gòu)成為前提，在鐵電層和柵電極之間形成有比鐵電層對漏電流的絕緣性高的第1絕緣層。
依據(jù)第1半導體存儲器，由于在鐵電層和柵電極之間形成有比鐵電層對漏電流的絕緣性高的第1絕緣層，而能大幅度地減少從鐵電層流向柵電極的漏電流，故大幅度地能改善FeFET型存儲器的保持特性。
在第1半導體存儲器中，最好又備有形成在鐵電層和半導體襯底之間、并比鐵電層對漏電流的絕緣性高的第2絕緣層。
這樣做，也能減少從鐵電層流向半導體襯底的漏電流，故能進一步改善FeFET型存儲器的保持特性。
在第1半導體存儲器中，最好第1絕緣層至少包括含有鍶及鉭的氧化物層。
這樣做，含有鍶及鉭的氧化物就具有很高的介電常數(shù)，也具有很高的絕緣性，故在同一個裝置結(jié)構(gòu)下施加一樣大的柵電壓時，這種情況和使用其他的絕緣性很高的絕緣體(如氧化硅等)作第1絕緣層相比，能使施加給鐵電層的電壓更大。
在第1半導體存儲器中，最好鐵電層由鉍層狀化合物形成，第1絕緣層至少包括含有鍶及鉭的氧化物層。
這樣做，即使鐵電層中包含的鉍在鐵電層和第1絕緣層的界面上擴散，形成在該界面上的物質(zhì)也會成為典型的鐵電鉍層狀化合物，即鉭酸鍶鉍(SrBi2Ta2O9以下稱其為SBT)，故鐵電特性不惡化。特別是，若以SBT或由它派生出來的化合物(以下，稱其為派生化合物)作鐵電層用，就能夠抑制由于構(gòu)成元素在鐵電層和第1絕緣層之間擴散所導致的鐵電層特性的惡化。
在第1半導體存儲器中，最好鐵電層由鋯鈦酸鉛形成，第1絕緣層至少包括含有鋯鈦酸鉛的氧化物層。
這樣做，即使鐵電層中所包含的鉛在鐵電層和第1絕緣層的界面上擴散，形成在該界面上的物質(zhì)成為鋯鈦酸鉛的派生化合物，因此能夠抑制由于構(gòu)成元素在鐵電層和第1絕緣層之間的擴散所導致的鐵電層特性的惡化。
另外，為了達成上述目的，本發(fā)明所涉及的第2半導體存儲器，是隔著鐵電層形成在半導體襯底上的場效應型晶體管為前提，鐵電層被它比鐵電層對漏電流的絕緣性還高的絕緣層覆蓋。
依據(jù)第2半導體存儲器，鐵電層由比鐵電層對漏電流的絕緣性還高的絕緣層覆蓋，因此，不僅能減小從鐵電層流向柵電極的漏電流，也大大地能減小從鐵電層漏向所有部位的漏電流，結(jié)果，可大幅度地改善FeFET型存儲器的保持特性。
在第2半導體存儲器中，最好絕緣層至少包括含有鍶及鉭的氧化物層。
這樣做，含有鍶及鉭的氧化物就具有很高的介電常數(shù)，也具有很高的絕緣性，故在同一個器件結(jié)構(gòu)下施加一樣大的柵電壓時，這樣情況和使用其他的絕緣性很高的絕緣體(如氧化硅等)作第1絕緣層相比，更能使施加給鐵電層的電壓。
在第2半導體存儲器中，鐵電層由鉍層狀化合物形成，絕緣層至少包括含有鍶及鉭的氧化物層。
這樣做，即使鐵電層中所包含的鉍在鐵電層和絕緣層的界面上擴散，形成在該界面的物質(zhì)也會成為典型的鐵電鉍層狀化合物的SBT，故鐵電特性不惡化。特別是，若以SBT或由它派生化合物作鐵電層用，就能夠抑制由于構(gòu)成元素在鐵電層和絕緣層之間擴散所導致的鐵電層特性的惡化。
在第2半導體存儲器中，最好鐵電層是鋯鈦酸鉛，絕緣層至少包括含有鋯鈦酸鉛的氧化物層。
這樣做，即使鐵電層中所包含的鉛在鐵電層和絕緣層的界面上擴散，形成在該界面上的物質(zhì)成為鋯鈦酸鉛的派生化合物，因此能夠抑制由于構(gòu)成元素在鐵電層和絕緣層之間擴散所導致的鐵電層特性的惡化。
圖2是用來說明本發(fā)明第1實施例的第1變形例所涉及的半導體存儲器的單元結(jié)構(gòu)的剖面圖。
圖3是用來說明本發(fā)明第1實施例的第2變形例所涉及的半導體存儲器的單元結(jié)構(gòu)的剖面圖。
圖4是用來說明本發(fā)明第2實施例所涉及的半導體存儲器的單元結(jié)構(gòu)的剖面圖。
圖5是用來說明已往的半導體存儲器的單元結(jié)構(gòu)的剖面圖。
下面，簡要說明符號。
11-半導體襯底；12-源極區(qū)域；13-漏極區(qū)域；14-下部絕緣層；15-浮置柵極；16-鐵電層；17-上部絕緣層；18-柵電極；19-上部浮置柵極；21-半導體襯底；22-源極區(qū)域；2 3-漏極區(qū)域；24-下部浮置柵極；25-鐵電層；26-上部浮置柵極；27-絕緣層；28-柵電極。


圖1為剖面圖，示出了第1實施例所涉及的半導體存儲器的單元結(jié)構(gòu)，具體而言，為FeFET型存儲器的單元結(jié)構(gòu)。
如圖1所示，在形成有源極區(qū)域12及漏極區(qū)域13的半導體襯底11上，依次重疊有下部絕緣層14、浮置柵極15、鐵電層16、上部絕緣層17以及柵電極18。在此，下部絕緣層14及上部絕緣層17比鐵電層16對漏電流的絕緣性高。
在圖1所示的本實施例的存儲單元中，這樣施加電壓，即讓柵電極18為高電位，半導體襯底11為低電位，或者柵電極18為低電位，半導體襯底11為高電位，就能使鐵電層16內(nèi)的極化方向指向柵電極18或半導體襯底11方向。
此時，給鐵電層16施加的電壓，由下部絕緣層14、鐵電層16及上部絕緣層17的每個容量串接在一起的結(jié)構(gòu)來決定。具體來說，施加在柵電極18和半導體襯底11之間的電壓，按下部絕緣層14、鐵電層16、上部絕緣層17的容量的倒數(shù)給它們分配。因此，在存儲保持之期間內(nèi)，浮置柵極15一般不為0電位，另一方面，切斷存儲器電源后柵電極18為0電位，所以鐵電層16的下面和上部絕緣層17的上面之間產(chǎn)生電位差。
然而，依據(jù)本實施例，在浮置柵極15和柵電極18之間，有比鐵電層16對漏電流的絕緣性高的上部絕緣層17，所以能抑制從浮置柵極15流向柵電極18的漏電流。因此，能長時間保持產(chǎn)生在浮置柵極15的電荷，故能實現(xiàn)具有很優(yōu)良保持特性的FeFET型存儲器。
再說，依據(jù)本實施例，浮置柵極15和半導體襯底11之間，有比鐵電層16對漏電流的絕緣性還高的下部絕緣層14，所以能減小從浮置柵極15流向半導體襯底11的漏電流，因此，就更能改善FeFET型存儲器的保持特性。
也就是說，本實施例的半導體存儲器實現(xiàn)了未曾實現(xiàn)的優(yōu)良特征。其存儲單元結(jié)構(gòu)，從柵電極往下看去，依次為柵電極18(金屬Metal)/上部絕緣層17(絕緣體Insulator)/鐵電層16(鐵電體Ferroelectric)/浮置柵極15(金屬Metal)/下部絕緣層14(絕緣體Insulator)/半導體襯底11(基板Substrate)。按照已往的FeFET型存儲器領域的起名方法，我們稱本實施例的存儲單元結(jié)構(gòu)為MIFMIS結(jié)構(gòu)。
一般來說，為將數(shù)據(jù)寫入存儲器最好給鐵電層16施加較大的電壓。對此相比，在本發(fā)明的MIFMIS結(jié)構(gòu)中，能使分別印加在下部絕緣層14及上部絕緣層17的電壓比印加在已往的FeFET型存儲器的單元結(jié)構(gòu)(即柵電極和鐵電層之間沒有絕緣體的普通MFMIS結(jié)構(gòu))中的絕緣層(例如圖5所示的絕緣層104)的電壓小一些。因此，能使下部絕緣層14及上部絕緣層17的厚度分別比已往的MFMIS結(jié)構(gòu)中的絕緣層的厚度薄一些。因此，可設下部絕緣層14及上部絕緣層17的電容串接時的總電容(每電容的倒數(shù)的和的倒數(shù))與普通MFMIS結(jié)構(gòu)中的絕緣層的容量相等，由此能使施加給鐵電層16的電壓與施加普通MFMIS結(jié)構(gòu)中的鐵電層的電壓相等。
補充一下，在本實施例中，最好使用氧化硅作下部絕緣層14的材料，使用包含鍶和鉭的氧化物作上部絕緣層17的材料。其理由如下一般來說，鍶和鉭的氧化物的相對介電常數(shù)在100以上，很高且很接近鐵電層16的相對介電常數(shù)。另一方面，氧化硅的相對介電常數(shù)在5左右，很小。因此，在將數(shù)據(jù)寫入存儲器時給柵電極18施加電壓的時候，鐵電層16和上部絕緣層17之間的界面電位接近柵極電位，結(jié)果，實際上能給鐵電層16施加高電壓。另外，因使用氧化硅作下部絕緣層14的材料，故至形成下部絕緣層14及浮置柵極15為止，需要的不是形成鐵電體的工藝，而是和形成普通閃爍存儲器相同的工藝(如一般的硅制造工藝)，故能形成絕緣特性優(yōu)良的下部絕緣層14及浮置柵極15，且質(zhì)量很好。再說，鐵電層16及上部絕緣層17形成在上述那樣形成的高質(zhì)量浮置柵極15上，故能實現(xiàn)形成結(jié)晶性及電氣絕緣特性很優(yōu)秀的鐵電層16及上部絕緣層17。
另外，在本實施例中，還最好使用鉍層狀化合物作鐵電層16的材料，且使用包括鍶和鉭的氧化物作上部絕緣層17的材料。其理由如下即使鐵電層16中所包含的鉍在鐵電層16和上部絕緣層17的界面上擴散，形成在該界面的物質(zhì)也會成為具有鐵電性的鉭酸鍶鉍(SBT)，故不惡化鐵電體特性。特別是，在使用SBT或自它的派生化合物作鐵電層16時，即使鐵電層16和上部絕緣層17的結(jié)構(gòu)元素在彼此間互相擴散，也因上部絕緣層17的構(gòu)成元素(鍶或鉭)包括在鐵電層16的構(gòu)成元素內(nèi)，故能夠抑制由于互相擴散而導致的鐵電層16的鐵電特性或上部絕緣層17的絕緣性的惡化。
在本實施例中，還最好使用鋯鈦酸鉛作鐵電層16的材料，使用包括鋯鈦酸鉛的氧化物作上部絕緣層17的材料。其理由如下即使鐵電層16中所包含的鉛擴散在鐵電層16和上部絕緣層17之間的界面上擴散，形成在該界面上的物質(zhì)也會成為鋯鈦酸鉛的派生化合物，因此可抑制由于鐵電層16和上部絕緣層17的構(gòu)成元素在彼此間擴散而導致的鐵電特性的惡化。
在本實施例中，既可以由一種物質(zhì)構(gòu)成上部絕緣層17，亦可以由兩種以上絕緣性不同的物質(zhì)組合起來構(gòu)成上部絕緣層17。例如，既可以使用包括鍶和鉭的氧化物形成單層結(jié)構(gòu)作上部絕緣層17；也可以使用由該氧化物層和其他絕緣性物質(zhì)層形成的疊層結(jié)構(gòu)；還可以使用包括鋯鈦酸鉛形成單層結(jié)構(gòu)作上部絕緣層17；又可以使用由該氧化物層和其他絕緣性物質(zhì)層形成的疊層結(jié)構(gòu)。
(第1實施例的第1變形例)以下，參照附圖對本發(fā)明第1實施例的第1變形例所涉及的半導體存儲器進行說明。
圖2為剖面圖，示出了第1實施例的第1變形例所涉及的半導體存儲器的單元結(jié)構(gòu)，具體而言，為FeFET型存儲器件的單元結(jié)構(gòu)。補充一下，在圖2中，對和圖1所示的第1實施例中的部件相同的部件，使用相同的表示符號，省略其說明。
在第1實施例中，以具有浮置柵極15的FeFET型存儲器為對象(參看圖1)，而在第1實施例的第1變形例中，以沒有浮置柵極15的FeFET型存儲器為對象。具體來說，如圖2所示，第1實施例的第1變形例沒有浮置柵極15，這是它唯一不同于第1實施例的地方。
在第1實施例的第1變形例，也和第1實施例一樣，給鐵電層16施加的電壓，以下部絕緣層14、鐵電層16以及上部絕緣層17的每個容量串接的結(jié)構(gòu)來決定。具體來說，施加在柵電極18和半導體襯底11之間的電壓按下部絕緣層14、鐵電層16、上部絕緣層17的容量的倒數(shù)給它們分配。因此，在存儲保持之期間內(nèi)，下部絕緣層14和鐵電層16的界面一般不為0電位，另一方面，切斷存儲器電源后柵電極18為0電位，所以鐵電層16的下面和上部絕緣層17的上面之間發(fā)生電位差。
然而，依據(jù)本實施例，在鐵電層16和柵電極18之間，有比鐵電層16對漏電流的絕緣性高的上部絕緣層17，所以能抑制從鐵電層16到柵電極18的漏電流，故能實現(xiàn)具有很優(yōu)良保持特性的FeFET型存儲器。
再說，依據(jù)本發(fā)明，鐵電層16和半導體襯底11之間，有比鐵電層16對漏電流的絕緣性還高的下部絕緣層14，所以能減小從鐵電層16流向半導體襯底11的漏電流，因此，就更能改善FeFET型存儲器的保持特性。
(第1實施例的第2變形例)以下，參照附圖對本發(fā)明第1實施例的第2變形例所涉及的半導體存儲器進行說明。
圖3為剖面圖，示出了第1實施例的第2變形例所涉及的半導體存儲器的單元結(jié)構(gòu)，具體而言，為FeFET型存儲器件的單元結(jié)構(gòu)。補充一下，在圖3中，對和圖1所示的第1實施例的部件相同的部件，使用相同的表示符號，省略其說明。
在第1實施例中，以具有一個浮置柵極15的FeFET型存儲器為對象(參看圖1)，而在第1實施例的第2變形例中，以具有兩個浮置柵極15的FeFET型存儲器為對象。具體來說，如圖3所示，第1實施例的第2變形例除了設有浮置柵極15以外，又在鐵電層16和上部絕緣層17之間設有上部浮置柵極19，這是它唯一不同于第1實施例的地方。
依據(jù)本變形例，除了能得到第1實施例的效果，還能得到以下效果。由于在鐵電層16和上部絕緣層17之間設上了上部浮置柵極19，故能防止鐵電層16和上部絕緣層17之間所產(chǎn)生的構(gòu)成元素擴散且能抑制鐵電層特性的惡化，也能給鐵電層16施加均勻電場。
(第2實施例)以下，參照附圖對本發(fā)明第2實施例所涉及的半導體存儲器進行說明。
圖4為剖面圖，示出了第2實施例所涉及的半導體存儲器的單元結(jié)構(gòu)，具體而言，為FeFET型存儲器件的單元結(jié)構(gòu)。
如圖4所示，在形成有源極區(qū)域22及漏極區(qū)域23的半導體襯底21上，依次重疊有下部浮置柵極24、鐵電層25及上部浮置柵極26，同時，該重疊結(jié)構(gòu)部被絕緣層27覆蓋。也就是說，該重疊結(jié)構(gòu)部的上邊，下邊以及兩側(cè)都被絕緣層27覆蓋。而且，該重疊結(jié)構(gòu)部的上邊，即上部浮置柵極26的上邊，隔著絕緣層27形成有柵電極28。在此，絕緣層27比鐵電層25對漏電流的絕緣性高。
依據(jù)本實施例，鐵電層25被半導體襯底21一側(cè)的下部浮置柵極24和柵電極28一側(cè)的上部浮置柵極26夾起來，同時以下部浮置柵極24、鐵電層25及上部浮置柵極26構(gòu)成的重疊結(jié)構(gòu)部，被比鐵電層25對漏電流的絕緣性高的絕緣層27覆蓋。因此，能抑制從上部浮置柵極26流向柵電極28的漏電流，同時也能減小通過鐵電層25從下部浮置柵極24流向柵電極28的漏電流。而且，能抑制從下部浮置柵極24流向半導體襯底21的漏電流，同時也能減小通過鐵電層25從上部浮置柵極26流向半導體襯底21的漏電流。再說，還能抑制從鐵電層25的兩個側(cè)面漏出來的漏電流。換句話說，大大地能抑制從鐵電層25流向所有部位的漏電流，故能大幅度地改善FeFET型存儲器的保持特性。
補充一下，在本實施例中設置了上部浮置柵極26及下部浮置柵極24這兩個浮置柵極，還可以僅設置一個浮置柵極，或者可以不設置浮置柵極來代替上述做法。
在本實施例中，最好使用包括鍶和鈦的氧化物作絕緣層27的材料。這樣做，包括鍶和鈦的氧化物具有高介電常數(shù)，也具有高絕緣性，故在同一個器件結(jié)構(gòu)下，施加一樣大的電壓時，這樣情況和使用的其他的絕緣性很高的絕緣體(如氧化硅等)作絕緣層27相比，能使施加給鐵電層的電壓。
在本實施例中，最好使用鉍層狀化合物作鐵電層25的材料，使用含有鍶及鉭的氧化物作絕緣層27的材料。這樣做，在不設置上部浮置柵極26或下部浮置柵極24的時候，即使鐵電層25中包含的鉍在鐵電層25和絕緣層27的界面上擴散，形成在該界面的物質(zhì)成為典型的鐵電鉍層狀化合物的SBT，故鐵電特性不惡化。特別是，若以SBT或由它派生化合物作鐵電層25用，就能夠抑制由于構(gòu)成元素在鐵電層25和絕緣層27之間所導致的鐵電層特性的惡化。
在本實施例中，最好使用鋯鈦酸鉛作鐵電層25的材料，同時使用包括含有鋯鈦酸鉛的氧化物層作絕緣層27的材料。這樣做，在不設置上部浮置柵極26或下部浮置柵極24的時候，即使鐵電層25所包含的鉛在鐵電層25和絕緣層27的界面上擴散，形成在該界面上的物質(zhì)成為鋯鈦酸鉛的派生化合物，因此能夠抑制由于構(gòu)成元素在鐵電層25和絕緣層27之間擴散所導致的鐵電層特性的惡化。
另外，在本實施例中，可以由單一物質(zhì)構(gòu)成絕緣層27，也可以由兩種以上絕緣性不同的物質(zhì)組合起來構(gòu)成絕緣層27。例如，既可以使用包括鍶和鉭的氧化物形成單層結(jié)構(gòu)作上部絕緣層17；也可以使用由該氧化物層和其他絕緣性物質(zhì)層形成的疊層結(jié)構(gòu)；還可以使用包括鋯鈦酸鉛形成單層結(jié)構(gòu)作上部絕緣層17；又可以使用由該氧化物層和其他絕緣性物質(zhì)層形成的疊層結(jié)構(gòu)。
依據(jù)本實施例，由于至少在鐵電層和其上面的柵電極之間形成有對漏電流的絕緣型比鐵電層絕緣性高的絕緣層，大大地能夠減小通過鐵電層從鐵電層流向柵電極的漏電流，故大幅度地能改善FeFET型存儲器的保持特性。
權(quán)利要求
1.一種半導體存儲器，包括柵電極隔著鐵電層形成在半導體襯底上的場效應型晶體管，其中在上述鐵電層和上述柵電極之間形成有比上述鐵電層對漏電流的絕緣性高的第1絕緣層。
2.根據(jù)權(quán)利要求第1項所述的半導體存儲器，其中又備有形成在上述鐵電層和上述半導體襯底之間、并比上述鐵電層對漏電流的絕緣性高的第2絕緣層。
3.根據(jù)權(quán)利要求第1項所述的半導體存儲器，其中上述第1絕緣層至少包括含有鍶及鉭的氧化物層。
4.根據(jù)權(quán)利要求第1項所述的半導體存儲器，其中上述鐵電層由鉍層狀化合物形成，上述第1絕緣層至少包括含有鍶及鉭的氧化物層。
5.根據(jù)權(quán)利要求第1項所述的半導體存儲器，其中上述鐵電層由鋯鈦酸鉛形成，上述第1絕緣層至少包括含有鋯鈦酸鉛的氧化物層。
6.一種半導體存儲器，包括柵電極隔著鐵電層形成在半導體襯底上的場效應型晶體管，其中上述鐵電層被它比上述鐵電層對漏電流的絕緣性還高的絕緣層覆蓋。
7.根據(jù)權(quán)利要求第6項所述的半導體存儲器，其中上述絕緣層至少包括含有鍶及鉭的氧化物層。
8.根據(jù)權(quán)利要求第6項所述的半導體存儲器，其中上述鐵電層由鉍層狀化合物形成，上述絕緣層至少包括含有鍶及鉭的氧化物層。
9.根據(jù)權(quán)利要求第6項所述的半導體存儲器，其中上述鐵電層由鋯鈦酸鉛形成，上述絕緣層至少包括含有鋯鈦酸鉛的氧化物層。
全文摘要
一種半導體存儲器,半導體襯底11上依次重疊有下部絕緣層14、浮置柵極15、鐵電層16、上部絕緣層17以及柵電極18。上部絕緣層17比鐵電層16對漏電流的絕緣性高。在FeFET型存儲器中,能夠抑制從鐵電層流向柵電極的漏電流,而大幅度地改善保持特性。
文檔編號H01L29/66GK1347156SQ0112369
公開日2002年5月1日 申請日期2001年9月11日 優(yōu)先權(quán)日2000年9月22日
發(fā)明者內(nèi)山潔, 嶋田恭博, 有田浩二, 大槻達男 申請人:松下電器產(chǎn)業(yè)株式會社