專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，更特定地說，涉及無負(fù)載型CMOS靜態(tài)存儲(chǔ)器(以下，稱為「SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)」及無負(fù)載型聯(lián)想存儲(chǔ)器(CAM可內(nèi)容尋址的存儲(chǔ)器)等的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元的結(jié)構(gòu))。
背景技術(shù)：
圖31是示出了用4個(gè)晶體管形成的無負(fù)載型SRAM存儲(chǔ)單元的現(xiàn)有的布局結(jié)構(gòu)的圖。在圖19中示出其等效電路圖。
關(guān)于該類型的SRAM，例如已在國際學(xué)會(huì)雜志IEDM′98 pp643-646“用0.18μm邏輯工藝制成的1.9μm2無負(fù)載型CMOS 4晶體管SRAM單元”及國際論文雜志IEEE JSSC Vol.36 No.3，March 2001“帶有雙絞位線結(jié)構(gòu)和三阱屏蔽的超高密度高速無負(fù)載4晶體管SRAM宏觀體”中作了敘述。
如圖3中所示，存儲(chǔ)單元1具有4個(gè)MOS(金屬-氧化物-半導(dǎo)體)晶體管。具體地說，存儲(chǔ)單元1具有在P阱上形成的NMOS晶體管N1、N2和在N阱上形成的PMOS晶體管P1、P2。
在N型擴(kuò)散區(qū)2a與多晶硅布線3c的交叉部上形成NMOS晶體管N1，在N型擴(kuò)散區(qū)2b與多晶硅布線3b的交叉部上形成NMOS晶體管N2。在P型擴(kuò)散區(qū)2c與多晶硅布線3a的交叉部上形成PMOS晶體管P1，在P型擴(kuò)散區(qū)2d與多晶硅布線3a的交叉部上形成PMOS晶體管P2。
PMOS晶體管P1、P2是存取晶體管，NMOS晶體管N1、N2是驅(qū)動(dòng)晶體管。各擴(kuò)散區(qū)2a～d經(jīng)接觸孔4a～4h與上層布線連接。
在圖31中示出的布局結(jié)構(gòu)中，在橫方向上對(duì)字線WL進(jìn)行布線。與此不同，在縱方向上對(duì)位線對(duì)BL1、BL2進(jìn)行布線。如圖31中所示，在1位的布局結(jié)構(gòu)中，在縱方向上較長，在這樣的布局結(jié)構(gòu)中，位線較長。
如上所述，由于現(xiàn)有的4晶體管結(jié)構(gòu)的SRAM存儲(chǔ)單元在位線方向上較長，故位線的布線電容較大。此外，由于位線BL1、BL2的間隔也變窄，故位線間電容也變大。因此，存在存取時(shí)間變慢的問題。
再者，由于存取晶體管P1、P2的柵及擴(kuò)散區(qū)的朝向與驅(qū)動(dòng)晶體管N1、N2的柵及擴(kuò)散區(qū)的朝向不同，故在光刻后柵等的形成用的圖形的寬度及圖形形成位置的離散性變大。因此，柵等的寬度及圖形形成位置的離散性變大了。
如果柵寬度等的離散性變大，則上述的各晶體管的特性發(fā)生變動(dòng)。此外，例如如果圖31中的多晶硅布線3c的形成位置在左右方向上偏移，則多晶硅布線3c與接觸孔4a或4b短路，如果圖31中的多晶硅布線3c的形成位置在上下方向上偏移，則多晶硅布線3a與接觸孔4e～4g短路。這樣，即使柵圖形在上下左右任一方向上發(fā)生偏移，都存在與應(yīng)被隔離的接觸孔短路的可能性，存在難以確保對(duì)于因掩模偏移等引起的制造上的離散性的容限的問題。
不僅可在無負(fù)載4晶體管型的SRAM的存儲(chǔ)單元中產(chǎn)生這樣的問題，而且也可在無負(fù)載4晶體管型的CAM的存儲(chǔ)單元中產(chǎn)生這樣的問題。

發(fā)明內(nèi)容本發(fā)明是為了解決上述的課題而進(jìn)行的，本發(fā)明的目的在于，在SRAM或CAM等的半導(dǎo)體存儲(chǔ)器中在減小位線的布線電容和位線間電容的同時(shí)確保對(duì)于制造上的離散性的容限。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器的第1方面中，具備第2導(dǎo)電型的第2和第3阱，在第1導(dǎo)電型的第1阱的兩側(cè)形成；第1導(dǎo)電型的第1和第2存取MOS晶體管，在第2或第3阱上形成；第2導(dǎo)電型的第1和第2驅(qū)動(dòng)MOS晶體管，在第1阱上形成；字線，與第1和第2存取MOS晶體管的柵連接，在第1、第2和第3阱并排的方向上延伸；以及第1和第2位線，分別與第1和第2存取MOS晶體管的源連接，在與第1、第2和第3阱并排的方向垂直的方向上延伸。而且，使形成第1和第2存取MOS晶體管的源/漏用的第1導(dǎo)電型的第1和第2擴(kuò)散區(qū)以及形成第1和第2驅(qū)動(dòng)MOS晶體管的源/漏用的第2導(dǎo)電型的第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
如上所述，通過使第1和第2位線在與第1～第3阱并排的方向垂直的方向上延伸，可縮短第1和第2位線，此外，也可確保位線間的間隔較寬。再者，通過使上述的第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使存取MOS晶體管的柵和驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸，在光刻后可減小柵等的形成用圖形的寬度及圖形形成位置的離散性。此外，即使柵在其延伸方向(長度方向)上發(fā)生偏移的情況下，也可避免柵與在其寬度方向的兩側(cè)設(shè)置的接觸孔的短路。即，可容許柵在其長度方向上有某種程度的偏移。
最好在上述的第2和第3阱上配置第1和第2存取MOS晶體管。由此，可確保第1和第2位線間的間隔較寬。
最好還具備直接連接第1存取MOS晶體管的漏與第1驅(qū)動(dòng)MOS晶體管的漏的導(dǎo)體部。作為該導(dǎo)體部，例如可舉出直接連接在上述漏上形成的接點(diǎn)部間的金屬布線或在使該接點(diǎn)部一體化(共同接點(diǎn))的同時(shí)在其內(nèi)部埋入導(dǎo)體部的結(jié)構(gòu)。
通過設(shè)置這樣的導(dǎo)體部，可不經(jīng)驅(qū)動(dòng)MOS晶體管的柵來連接漏之間，可減少漏間的連接電阻。
上述第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵最好在與第1、第2和第3阱的延伸方向垂直的方向上以直線狀延伸。由此，可減小柵寬度及柵形成位置的離散性。此外，即使柵在其延伸方向上發(fā)生偏移的情況下，也可避免柵與在其寬度方向兩側(cè)設(shè)置的接觸孔的短路。
上述半導(dǎo)體存儲(chǔ)器也可具備第1導(dǎo)電型的第3和第4存取MOS晶體管P3、P4，分別在第2和第3阱上形成；另一字線2，與第3和第4存取MOS晶體管的柵連接；以及第3和第4位線，分別與第3和第4存取MOS晶體管的源連接。此時(shí)，使形成第3和第4存取MOS晶體管的源/漏用的第1導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第3和第4存取MOS晶體管的柵、第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
這樣，在具備第3和第4存取MOS晶體管、另一字線及第3和第4位線的所謂的2端口存儲(chǔ)單元中也可應(yīng)用本發(fā)明，可得到與上述的情況同樣的效果。
最好在第2阱上形成上述第1、第2位線，在第3阱上形成第3、第4位線。這樣，通過分別在不同的阱上配置各端口的位線對(duì)，可難以受到端口間的干擾。
上述半導(dǎo)體存儲(chǔ)器也可具備第1導(dǎo)電型的第1和第2 MOS晶體管，在第2或第3阱上形成；讀出用字線，與第2 MOS晶體管的柵連接；以及讀出用位線，與第2 MOS晶體管的源連接。此時(shí)，將第1 MOS晶體管的柵與第2驅(qū)動(dòng)MOS晶體管的柵連接，對(duì)第1 MOS晶體管的源供給電源電位，使形成第1和第2 MOS晶體管的源/漏用的第1導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第1和第2 MOS晶體管的柵、第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
此外，上述半導(dǎo)體存儲(chǔ)器也可具備第2導(dǎo)電型的第1和第2 MOS晶體管，在第1阱上形成；讀出用字線，與第2 MOS晶體管的柵連接；以及讀出用位線，與第2 MOS晶體管的源連接。此時(shí)，將第1 MOS晶體管的柵與第2驅(qū)動(dòng)MOS晶體管的柵連接，使第1 MOS晶體管的漏的電位為接地電位，使形成第1和第2 MOS晶體管的源/漏用的第1導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第1和第2 MOS晶體管的柵、第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
這樣，也可將本發(fā)明應(yīng)用于具備讀出用端口的2端口存儲(chǔ)單元。此時(shí)，可得到與上述的情況同樣的效果。
本發(fā)明的半導(dǎo)體存儲(chǔ)器在另一方面中具備第1導(dǎo)電型的第1阱；第2導(dǎo)電型的第2阱；第1導(dǎo)電型的第1和第2存取MOS晶體管，在第2阱上形成；第2導(dǎo)電型的第1和第2驅(qū)動(dòng)MOS晶體管，在第1阱上形成；字線，在第1和第2阱并排的方向上延伸，與第1和第2存取MOS晶體管的柵連接；以及第1和第2位線，分別與第1和第2存取MOS晶體管的源連接，在與字線的延伸方向垂直的方向上延伸。而且，使形成第1和第2存取MOS晶體管的源/漏用的第1導(dǎo)電型的第1和第2擴(kuò)散區(qū)以及形成第1和第2驅(qū)動(dòng)MOS晶體管的源/漏用的第2導(dǎo)電型的第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
在本方面的情況下，由于使第1和第2位線在與第1和第2阱并排的方向垂直的方向上延伸，故可縮短第1和第2位線，可確保位線間的間隔較寬。此外，與1個(gè)方面同樣，由于使第1～第4擴(kuò)散區(qū)在相同的方向上延伸，使存取MOS晶體管的柵和驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸，故可減小柵等的寬度及形成位置的離散性，可容許柵在其長度方向上有某種程度的偏移。
上述SRAM也可具備第2導(dǎo)電型的第1和第2 MOS晶體管，在上述第1阱上形成；讀出用字線，與第2 MOS晶體管的柵連接；以及讀出用位線，與第2 MOS晶體管的源連接。此時(shí)，將第1 MOS晶體管的柵與第2驅(qū)動(dòng)MOS晶體管的柵連接，使第1 MOS晶體管的漏的電位為接地電位，使形成第1和第2 MOS晶體管的源/漏用的第2導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第1和第2 MOS晶體管的柵、第1和第2存取MOS晶體管的柵以及第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
這樣，本發(fā)明的另一方面的思想也可應(yīng)用于具備讀出用端口的2端口存儲(chǔ)單元。此時(shí)，也可得到與另一方面的情況同樣的效果。
本發(fā)明的半導(dǎo)體存儲(chǔ)器在其又一方面中具備第2導(dǎo)電型的第2阱，與第1導(dǎo)電型的第1阱鄰接地形成；第1導(dǎo)電型的第1和第2 MOS晶體管1、2，在第2阱上形成；第2導(dǎo)電型的第3和第4 MOS晶體管1、2，在第1阱上形成；字線，與第1和第2 MOS晶體管的柵連接，在第1和第2阱并排的方向上延伸；以及第1和第2位線，分別與第1和第2 MOS晶體管的源連接，在與第1和第2阱并排的方向垂直的方向上延伸。而且，使形成第1和第2 MOS晶體管的源/漏用的第1導(dǎo)電型的第1和第2擴(kuò)散區(qū)以及形成第3和第4 MOS晶體管的源/漏用的第2導(dǎo)電型的第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使第1和第2 MOS晶體管的柵以及第3和第4 MOS晶體管的柵在相同的方向上延伸，在本方面的情況下，也可縮短第1和第2位線，可確保位線間的間隔較寬。此外，由于使第1至第4擴(kuò)散區(qū)和第1至第4 MOS晶體管的柵在相同的方向上延伸，在光刻后可減小柵等的形成用圖形的寬度及圖形形成位置的離散性。
本發(fā)明的半導(dǎo)體存儲(chǔ)器最好具備第2導(dǎo)電型的第3阱，相對(duì)于第1阱在與第2阱相反一側(cè)形成；第1導(dǎo)電型的第5、第6和第7 MOS晶體管，在第3阱內(nèi)形成；第1和第2搜索線SL1、SL2，與第5和第6 MOS晶體管的源連接，在與第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配線ML，與第7 MOS晶體管的漏連接，在第1、第2和第3阱并排的方向上延伸。此時(shí)，使上述第7 MOS晶體管的源與電源線連接，在電源線上連接使該電源線的電位可變的電位可變單元。
此外，上述半導(dǎo)體存儲(chǔ)器也可具備第2導(dǎo)電型的第5、第6和第7 MOS晶體管，在第1阱內(nèi)形成；第1和第2搜索線，與第5和第6 MOS晶體管的源連接，在與第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配線，與第7 MOS晶體管的漏連接，在第1、第2和第3阱并排的方向上延伸。
上述半導(dǎo)體存儲(chǔ)器也可具備與第7 MOS晶體管共有漏的第8 MOS晶體管。此時(shí)，導(dǎo)電性地連接第7 MOS晶體管的柵與第8 MOS晶體管的柵。
此外，最好使形成上述第5、第6和第7 MOS晶體管的源/漏用的第5、第6和第7擴(kuò)散區(qū)在與第1至第4擴(kuò)散區(qū)相同的方向上延伸，使第5、第6和第7 MOS晶體管的柵在與第1至第4 MOS晶體管的柵相同的方向上延伸，上述半導(dǎo)體存儲(chǔ)器具備在匹配線的延伸方向上鄰接的第1和第2存儲(chǔ)單元。此時(shí)，在與匹配線的延伸方向垂直的方向上并排地配置第1存儲(chǔ)單元的第7 MOS晶體管和第2存儲(chǔ)單元的第7 MOS晶體管。
本發(fā)明不僅可應(yīng)用于在本體(bulk)的半導(dǎo)體襯底上形成的器件，也可應(yīng)用于SOI(絕緣體上的硅)襯底上形成的器件。


圖1是示出本發(fā)明的實(shí)施例1中的無負(fù)載型SRAM存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖2是示出圖1中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖3是示出本發(fā)明的實(shí)施例2中的無負(fù)載型SRAM存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖4是示出圖3中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖5是示出本發(fā)明的實(shí)施例3中的無負(fù)載型SRAM雙端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖6是示出圖5中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖7是示出本發(fā)明的實(shí)施例4中的無負(fù)載型SRAM雙端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖8是示出圖7中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖9是示出本發(fā)明的實(shí)施例5中的無負(fù)載型SRAM多端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖10是示出圖9中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖11是示出本發(fā)明的實(shí)施例6中的無負(fù)載型SRAM多端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖12是示出圖11中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖13是示出本發(fā)明的實(shí)施例7中的無負(fù)載型SRAM多端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖14是示出圖13中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖15是示出本發(fā)明的實(shí)施例8中的無負(fù)載型SRAM多端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖16是示出圖15中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖17是示出本發(fā)明的實(shí)施例9中的無負(fù)載型SRAM多端口存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖18是示出圖17中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖19是示出本發(fā)明的實(shí)施例1、2中的無負(fù)載型SRAM存儲(chǔ)單元的等效電路圖。
圖20是示出本發(fā)明的實(shí)施例3、4中的無負(fù)載型SRAM雙端口存儲(chǔ)單元的等效電路圖。
圖21是示出本發(fā)明的實(shí)施例5、6、9中的無負(fù)載型SRAM多端口存儲(chǔ)單元的等效電路圖。
圖22是示出本發(fā)明的實(shí)施例7、8中的無負(fù)載型SRAM多端口存儲(chǔ)單元的等效電路圖。
圖23是示出本發(fā)明的實(shí)施例10中的無負(fù)載型CAM的存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖24是示出圖23中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖25是示出本發(fā)明的實(shí)施例11中的無負(fù)載型CAM的存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖26是示出圖25中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖27是示出本發(fā)明的實(shí)施例12中的無負(fù)載型CAM的存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
圖28是示出圖27中示出的存儲(chǔ)單元的上層金屬布線的布局結(jié)構(gòu)的圖。
圖29是示出本發(fā)明的實(shí)施例10、12中的無負(fù)載型CAM的存儲(chǔ)單元的等效電路圖。
圖30是示出本發(fā)明的實(shí)施例11中的無負(fù)載型CAM的存儲(chǔ)單元的等效電路圖。
圖31是示出現(xiàn)有的無負(fù)載型SRAM存儲(chǔ)單元的布局結(jié)構(gòu)的圖。
具體實(shí)施例方式
以下，使用圖1～圖30，說明本發(fā)明的實(shí)施例。
(實(shí)施例1)圖1和圖2是本發(fā)明的實(shí)施例1中的無負(fù)載型SRAM(靜態(tài)半導(dǎo)體存儲(chǔ)器)的存儲(chǔ)單元1的平面圖。在圖19中示出該存儲(chǔ)單元1的等效電路圖。再有，在圖1中示出到第1金屬布線為止的布局，在圖2中示出第2和第3金屬布線的布局。
如圖1中所示，在P阱區(qū)的兩側(cè)設(shè)置N阱區(qū)。在P阱區(qū)內(nèi)有選擇地注入磷等的N型雜質(zhì)，形成N型擴(kuò)散區(qū)2b、2c，在N阱區(qū)內(nèi)有選擇地注入硼等的P型雜質(zhì)，形成P型擴(kuò)散區(qū)2a、2d。
N型擴(kuò)散區(qū)2b、2c和P型擴(kuò)散區(qū)2a、2d都有直線狀的形狀，在相同的方向(P阱區(qū)和N阱區(qū)的延伸方向)上延伸。由此，可減小P阱區(qū)或N阱區(qū)的寬度或形成位置的離散性。
本實(shí)施例中的存儲(chǔ)單元1由4個(gè)MOS晶體管構(gòu)成，具體地說，存儲(chǔ)單元1由第1和第2存取PMOS晶體管P1、P2以及第1和第2驅(qū)動(dòng)NMOS晶體管N1、N2構(gòu)成。
第1和第2存取PMOS晶體管P1、P2分別在位于P阱區(qū)的兩側(cè)的N阱區(qū)上形成，第1和第2驅(qū)動(dòng)NMOS晶體管N1、N2分別在位于中央的P阱區(qū)上形成。
第1存取PMOS晶體管P1在包含成為源/漏的區(qū)域的P型擴(kuò)散區(qū)2a與多晶硅布線3a的交叉部中形成，第2存取PMOS晶體管P2在包含成為源/漏的區(qū)域的P型擴(kuò)散區(qū)2d與多晶硅布線3d的交叉部中形成。
第1驅(qū)動(dòng)NMOS晶體管N1在包含成為源/漏的區(qū)域的N型擴(kuò)散區(qū)2c與多晶硅布線3c的交叉部中形成，第2驅(qū)動(dòng)NMOS晶體管N2在包含成為源/漏的區(qū)域的N型擴(kuò)散區(qū)2b與多晶硅布線3b的交叉部中形成。
如圖1中所示，多晶硅布線3a～3d在相同的方向上延伸，即，多晶硅布線3a～3d在與P阱區(qū)和N阱區(qū)延伸的方向(圖中的縱方向)與垂直的方向(圖1中的橫方向)、且在P阱區(qū)和N阱區(qū)并排的方向上延伸。
由此，可減小多晶硅布線3a～3d的寬度或形成位置的離散性。此外，伴隨于此，即使多晶硅布線3a～3d在圖1中的橫方向上發(fā)生偏移而被形成，也可避免多晶硅布線3a～3d與接觸孔(接點(diǎn)部)4b～4i的短路。
以覆蓋P型擴(kuò)散區(qū)2a、2d、N型擴(kuò)散區(qū)2b、2c和多晶硅布線3a～3d的方式形成未圖示的第1層間絕緣膜，在該第1層間絕緣膜中形成到達(dá)P型擴(kuò)散區(qū)2a、2d、N型擴(kuò)散區(qū)2b、2c和多晶硅布線3a～3d的接觸孔4a～4j。在該接觸孔4a～4j內(nèi)埋入與上層布線連接用的導(dǎo)電層。再有，接觸孔4a、4j是到達(dá)柵的柵接點(diǎn)，接觸孔4b、4e、4f、4h是到達(dá)擴(kuò)散區(qū)和多晶硅布線的共同接點(diǎn)(Shared Contact)。
在圖1中，經(jīng)接觸孔(共同接點(diǎn))4f、多晶硅布線3b和接觸孔(共同接點(diǎn))4b以低阻抗導(dǎo)電性地連接作為第1驅(qū)動(dòng)NMOS晶體管N1的漏的N型擴(kuò)散區(qū)和作為第1存取PMOS晶體管P1的漏的P型擴(kuò)散區(qū)。該端于成為圖19中示出的等效電路圖的存儲(chǔ)節(jié)點(diǎn)Na。
同樣，經(jīng)接觸孔(共同接點(diǎn))4e、多晶硅布線3c和接觸孔(共同接點(diǎn))4h以低阻抗導(dǎo)電性地連接作為第2驅(qū)動(dòng)NMOS晶體管N2的漏的N型擴(kuò)散區(qū)和作為第2存取PMOS晶體管P2的漏的P型擴(kuò)散區(qū)。該端子成為圖19中示出的等效電路圖的存儲(chǔ)節(jié)點(diǎn)Nb。
在第1層間絕緣膜上形成第1金屬布線5a～5f。在接觸孔4a上形成第1金屬布線5a，在接觸孔4c上形成第1金屬布線5b，在接觸孔4d上形成第1金屬布線5c，在接觸孔4g上形成第1金屬布線5d，在接觸孔4i上形成第1金屬布線5e，在接觸孔4j上形成第1金屬布線5f。
其次，參照?qǐng)D2，在第1金屬布線5a～5f上經(jīng)未圖示的第2層間絕緣膜形成第2金屬布線7a～7e。第2金屬布線7a、7e經(jīng)設(shè)置在第2層間絕緣膜中的第1通孔6a、6f分別與第1金屬布線5a、5f連接。第2金屬布線7b、7d經(jīng)第1通孔6b、6e分別與第1金屬布線5b、5e連接，成為位線BL1、BL2。第2金屬布線7c經(jīng)第1通孔6c、6d與第1金屬面線5c、5d連接，成為接地線(GND線)。
在P阱區(qū)內(nèi)的N型擴(kuò)散區(qū)2c、2b的一部分區(qū)域分別成為驅(qū)動(dòng)NMOS晶體管N1、N2的源端子，經(jīng)接觸孔(擴(kuò)散接點(diǎn))4g、4d、第1金屬布線5d、5c和第1通孔6c、6d被供給GND電位。
在N阱區(qū)內(nèi)的P型擴(kuò)散區(qū)2a、2d的一部分區(qū)域分別成為各存取PMOS晶體管P1、P2的源端子，經(jīng)接觸孔(擴(kuò)散接點(diǎn))4c、4i、第1金屬布線5b、5e和第1通孔6b、6e分別與位線BL1、BL2連接。
如圖1中所示，在P阱區(qū)的兩側(cè)設(shè)置N阱區(qū)，通過分別在N阱區(qū)中設(shè)置第1和第2存取PMOS晶體管P1、P2，如圖2中所示，可使位線BL1、BL2在存儲(chǔ)單元1的縱方向(短邊方向)上延伸，可縮短位線BL1、BL2的長度。由此，可減小位線BL1、BL2的布線電容。
此外，如圖2中所示，由于可增加位線BL1、BL2間的間隔，故也可減少位線間電容。
在第2金屬布線7a～7e經(jīng)未圖示的第3層間絕緣膜形成第3金屬布線8。該第3金屬布線8成為字線(WL)。第3金屬布線8在P阱區(qū)和N阱區(qū)并排的方向、且在與各阱區(qū)延伸的方向垂直的方向(圖2中的橫方向)上延伸，經(jīng)第2通孔9a、9b與第2金屬布線7a、7e連接，第2金屬布線7a、7e經(jīng)第1通孔6a、6f、第1金屬布線5a、5f和接觸孔4a、4j連接到多晶硅布線(柵端子)3a、3d上。因而，多晶硅布線3a、3d就與第3金屬布線(WL)8連接。
通過以上述方式構(gòu)成布局，與以往的單元相比，由于可縮短位線的布線長度，故可謀求存取時(shí)間的高速化。此外，由于多晶硅布線的朝向?yàn)橥环较?，故柵尺寸的控制變得容易。再者，通過將擴(kuò)散區(qū)作成直線狀，即使在多晶硅布線在圖1的上下方向上發(fā)生了偏移的情況下，也可將柵寬度保持為恒定，可避免晶體管特性發(fā)生變化。
再有，由于上述的存儲(chǔ)單元內(nèi)部的保持?jǐn)?shù)據(jù)的讀出和寫入工作與現(xiàn)有例是同樣的，故省略其說明。
(實(shí)施例2)其次，使用圖3和圖4說明本發(fā)明的實(shí)施例2。圖3和圖4是示出本實(shí)施例2的SRAM存儲(chǔ)單元的布局的平面圖。圖3中示出到第1金屬布線為止的布局，圖4中示出第2和第3金屬布線的布局。再有，該存儲(chǔ)單元的等效電路圖與實(shí)施例1的情況相同。
與實(shí)施例1主要的不同點(diǎn)在于，不介入多晶硅布線用金屬布線直接連接存取PMOS晶體管P1、P2的漏與驅(qū)動(dòng)NMOS晶體管N1、N2的漏。具體地說，用第1金屬布線5g連接接觸孔4b、4e之間，用第1金屬布線5h連接接觸孔4f、4h之間。
伴隨于此，使NMOS晶體管N1、N2的位置與實(shí)施例1的情況相反，使P型擴(kuò)散區(qū)2a、2d離開多晶硅布線3b、3c。除此以外的結(jié)構(gòu)與實(shí)施例1大致相同。于是，可得到與實(shí)施例1同樣的效果。
共同接點(diǎn)是用1個(gè)接觸孔共同地連接擴(kuò)散區(qū)與多晶硅布線的接點(diǎn)。但是，由于制造時(shí)的掩模偏移等的緣故，存在該接點(diǎn)電阻的離散性較大的制造上的問題。于是，由于有降低讀出工作或?qū)懭牍ぷ鲿r(shí)的抽取的電流的作用，故該電阻越小越好。
因此，如上所述，通過用第1金屬布線直接連接規(guī)定的接觸孔之間，如圖3中所示，與實(shí)施例1相比可減少共同接點(diǎn)的數(shù)目。即，由于在抽取的電流的路徑上有1個(gè)共同接點(diǎn)即可，故可降低電阻值。此外，也可減少制造時(shí)的離散性的影響。因此，由于可增加抽取的電流，故可使工作變得穩(wěn)定，可實(shí)現(xiàn)存取時(shí)間的高速化。
再有，只要能不介入多晶硅布線用金屬布線直接連接存取PMOS晶體管P1、P2的漏與驅(qū)動(dòng)NMOS晶體管N1、N2的漏，則也可用上述以外的方法來連接各漏之間。
例如，在實(shí)施例1中，也可調(diào)換NMOS晶體管N1、N2的位置，在使接觸孔4b、4f一體化的同時(shí)，使接觸孔4e、4h一體化。此時(shí)，有1個(gè)共同接點(diǎn)即可，也可得到與上述的例子同樣的效果。除此以外，由于可增加接觸孔與擴(kuò)散區(qū)和多晶硅布線的接觸面積，故可減少接觸電阻。
此外，也可使用局部布線來連接存取PMOS晶體管P1、P2的漏與驅(qū)動(dòng)NMOS晶體管N1、N2的漏之間。此時(shí)，也可預(yù)期同樣的效果。
(實(shí)施例3)其次，使用圖5和圖6說明本發(fā)明的實(shí)施例3。本實(shí)施例3是上述的例子的應(yīng)用例。圖5和圖6是示出無負(fù)載型SRAM單元的2端口存儲(chǔ)單元的布局的圖。圖5中示出到第1金屬布線為止的布局，圖6中示出第2和第3金屬布線的布局。在圖20中示出本實(shí)施例3的存儲(chǔ)單元1的等效電路圖。
在本實(shí)施例3中，以在實(shí)施例2的存儲(chǔ)單元中添加了第3和第4存取PMOS晶體管P3、P4為重要的特征。具體地說，如圖5中所示，使P型擴(kuò)散區(qū)2a在圖5的上下方向上延長，在該延長部上形成多晶硅布線3b，使P型擴(kuò)散區(qū)2d在圖5的上下方向上延長，在該延長部上形成多晶硅布線3f。
在本實(shí)施例中，包含第3和第4存取PMOS晶體管P3、P4的源/漏的P型擴(kuò)散區(qū)2a、2d和N型擴(kuò)散區(qū)2b、2c在相同的方向上延伸。此外，多晶硅布線3a～3f也在相同的方向上延伸，如圖6中所示，設(shè)置成為1組字線(WL1、WL2)的第3金屬布線8a、8b。第3金屬布線8a經(jīng)第2通孔9a、第2金屬布線7a、第1通孔6g和接觸孔4a與多晶硅布線3a連接，經(jīng)第2通孔9b、第2金屬布線7h、第1通孔6i和接觸孔4m與多晶硅布線3e連接。
第3金屬布線8b經(jīng)第2通孔9c、第2金屬布線7b、第1通孔6h和接觸孔4b與多晶硅布線3b連接，經(jīng)第2通孔9d、第2金屬布線7i、第1通孔6j和接觸孔4n與多晶硅布線3f連接。
此外，與第1端口的第1和第2位線BL1、BL2一起形成第2端口的第3和第4位線BL3、BL4。
關(guān)于除此以外的結(jié)構(gòu)，與實(shí)施例2大致相同。因而，與以往的單元相比，可縮短位線的布線長度，可實(shí)現(xiàn)存取時(shí)間的高速化。此外，柵尺寸的控制變得容易。
(實(shí)施例4)其次，使用圖7和圖8說明本發(fā)明的實(shí)施例4。本實(shí)施例4是實(shí)施例3的變例。圖7和圖8是示出無負(fù)載型SRAM單元的2端口存儲(chǔ)單元的布局的圖。圖7中示出到第1金屬布線為止的布局，圖8中示出第2和第3金屬布線的布局。在圖20中示出本實(shí)施例4的存儲(chǔ)單元的等效電路圖。
在本實(shí)施例4中，使第1～第4存取PMOS晶體管P1～P4的位置與實(shí)施例3不同。具體地說，如圖7中所示，在左側(cè)的N阱區(qū)上配置第1和第2存取PMOS晶體管P1、P2的同時(shí)在圖7的橫方向上并排，在右側(cè)的N阱區(qū)上配置第3和第4存取PMOS晶體管P3、P4的同時(shí)在橫方向上并排。伴隨于此，在每個(gè)PMOS晶體管P1～P4中使P型擴(kuò)散區(qū)隔開，設(shè)置P型擴(kuò)散區(qū)2a、2b、2e、2f，在圖7的橫方向上并排這些擴(kuò)散區(qū)。
此外，如圖8中所示，在接地線(GND)的左側(cè)配置第1端口的第1和第2位線BL1、BL2，在接地線的右側(cè)配置第2端口的第3和第4位線BL3、BL4。即，使第1端口的第1和第2位線BL1、BL2與第2端口的第3和第4位線BL3、BL4分離開。
關(guān)于除此以外的結(jié)構(gòu)，與實(shí)施例3大致相同。因而，與實(shí)施例3的情況相同，可謀求存取時(shí)間的高速化，柵尺寸的控制變得容易。
除此以外，由于可分別在不同的N阱區(qū)上對(duì)第1端口的位線BL1、BL2與第2端口的位線BL3、BL4進(jìn)行布線并使其分離，故具有難以受到端口間的干擾的優(yōu)點(diǎn)。
如果鄰接地對(duì)第1端口的位線BL1、BL2與第2端口的位線BL3、BL4進(jìn)行布線，則容易受到因耦合電容引起的噪聲的影響。這是因?yàn)?，如果一方的位線在寫入工作中從VDD電位變動(dòng)為GND電位，則就對(duì)鄰接的另一方的位線施加因耦合電容引起的交擾(crosstalk)噪聲。
讀出工作是用讀出放大器對(duì)位線對(duì)的微小的電位差進(jìn)行放大而讀出的工作，但如果假定第1端口的位線BL1、BL2在寫入工作中而鄰接的第2端口的位線BL3、BL4在讀出工作中，則對(duì)位線BL3、BL4施加交擾噪聲，存在進(jìn)行了錯(cuò)誤讀出的危險(xiǎn)性。
但是，在本實(shí)施例4中，由于如圖8中所示第1和第2端口的位線不鄰接，故可避免端口間干擾的問題。
(實(shí)施例5)其次，使用圖9和圖10說明本發(fā)明的實(shí)施例5。本實(shí)施例5是將本發(fā)明應(yīng)用于多端口存儲(chǔ)器的實(shí)施例。即，本實(shí)施例中的存儲(chǔ)單元1在實(shí)施例1中已示出的無負(fù)載型4晶體管SRAM的存儲(chǔ)單元1的內(nèi)部設(shè)置讀出專用的緩沖電路，構(gòu)成了2端口的存儲(chǔ)單元。
圖9和圖10是示出了具備讀出專用端口的本實(shí)施例的2端口存儲(chǔ)單元的布局的圖。圖9中示出到第1金屬布線為止的布局，圖10中示出第2和第3金屬布線的布局。在圖21中示出本實(shí)施例5的存儲(chǔ)單元的等效電路圖，如圖9中所示，在本實(shí)施例5中，在左側(cè)的N阱上設(shè)置了讀出用的PMOS晶體管P5、P6。在P型擴(kuò)散區(qū)2a與多晶硅布線3b的交叉部上設(shè)置PMOS晶體管P5，在P型擴(kuò)散區(qū)2a與多晶硅布線3a的交叉部上設(shè)置PMOS晶體管P6。
在本實(shí)施例中，包含PMOS晶體管P5、P6的源/漏的P型擴(kuò)散區(qū)2a、P型擴(kuò)散區(qū)2b、2f、N型擴(kuò)散區(qū)2c、2d也在相同的方向上延伸。此外，多晶硅布線3a～3e也在相同的方向上延伸。
如圖10和圖21中所示，設(shè)置了讀出用位線RBL(第2金屬布線7b)、讀出用字線RWL(第3金屬布線8b)、寫入用位線WBL、/WBL(第2金屬布線7d、7f)和寫入用字線WWL(第3金屬布線8a)。
如圖21中所示，讀出用位線RBL與PMOS晶體管P6的源連接，PMOS晶體管P6的柵與讀出用字線RWL連接。PMOS晶體管P5的源與電源VDD連接，PMOS晶體管P5的漏與PMOS晶體管P6的漏連接。
PMOS晶體管P5的柵與存儲(chǔ)節(jié)點(diǎn)Na連接。因而，PMOS晶體管P5的柵與第2驅(qū)動(dòng)NMOS晶體管N2的柵和第1驅(qū)動(dòng)NMOS晶體管N1的源以及第1存取PMOS晶體管P1的漏連接。
除此以外的基本的結(jié)構(gòu)與圖5中示出的實(shí)施例3的結(jié)構(gòu)相同，因而，與以往的單元相比，可謀求存取時(shí)間的高速化。此外，柵尺寸的控制變得容易。
本實(shí)施例5的存儲(chǔ)單元中的第1端口用第1和第2存取PMOS晶體管P1、P2構(gòu)成，第2端口用PMOS晶體管P5、P6、讀出用字線RWL和讀出用位線RBL構(gòu)成。
在非讀出的狀態(tài)的情況下，位線RBL預(yù)先被預(yù)充電到低(L)電平。此外，字線RWL成為高(H)電平，即PMOS晶體管P6成為關(guān)斷狀態(tài)。如果假定圖21中的存儲(chǔ)節(jié)點(diǎn)Na為低電平，則PMOS晶體管P5成為導(dǎo)通狀態(tài)。
如果讀出工作開始，字線RWL從高電平變化為低電平，則PMOS晶體管P6從關(guān)斷狀態(tài)變化為導(dǎo)通狀態(tài)。由此，位線RBL和電源VDD經(jīng)PMOS晶體管P5、P6成為導(dǎo)電性地導(dǎo)通狀態(tài)。因此，位線RBL從作為預(yù)充電電平的低電平變化為高電平，讀出作為存儲(chǔ)節(jié)點(diǎn)Na的反轉(zhuǎn)數(shù)據(jù)的高電平。
其后，如果字線從低電平返回到高電平，則PMOS晶體管P6成為關(guān)斷狀態(tài)，位線RBL與電源VDD被導(dǎo)電性地隔斷。而且，為了進(jìn)行下一次的讀出，使位線RBL再次預(yù)充電到低電平，結(jié)束讀出工作。
另一方面，如果假定存儲(chǔ)節(jié)點(diǎn)Na為高電平，則PMOS晶體管P5成為關(guān)斷狀態(tài)。如果讀出工作開始，字線RWL從高電平變化為低電平，則PMOS晶體管P6從關(guān)斷狀態(tài)變化為導(dǎo)通狀態(tài)，但由于PMOS晶體管P5為關(guān)斷狀態(tài)，故位線RBL在作為預(yù)充電電平的低電平的原有狀態(tài)，不變化。這樣，讀出作為存儲(chǔ)節(jié)點(diǎn)Na的反轉(zhuǎn)數(shù)據(jù)的低電平。其后，字線從低電平返回到高電平，結(jié)束讀出工作。
如上所述，在第2端口中不進(jìn)行寫入工作，只進(jìn)行讀出工作。如圖21中所示，通過在存儲(chǔ)單元內(nèi)部設(shè)置讀出用緩沖電路，位線RBL與存儲(chǔ)節(jié)點(diǎn)Na、Nb不會(huì)導(dǎo)電性地連接。
在第1端口中也能進(jìn)行讀出工作，但在讀出工作時(shí)存儲(chǔ)節(jié)點(diǎn)Na、Nb經(jīng)存取PMOS晶體管P1、P2與位線對(duì)WBL、/WBL導(dǎo)電性地連接，存在錯(cuò)誤地改寫保持?jǐn)?shù)據(jù)的可能性。
但是，在第2端口中可防止讀出工作時(shí)的保持?jǐn)?shù)據(jù)遭到破壞，可進(jìn)行穩(wěn)定的讀出工作。
再有，在圖9、圖10和圖21中只示出了2端口的情況，但如果將與PMOS晶體管P5、P6同樣的電路連接到存儲(chǔ)節(jié)點(diǎn)Na或Nb上，則可得到3端口以上的多端口存儲(chǔ)單元。
(實(shí)施例6)其次，使用圖11和圖12說明本發(fā)明的實(shí)施例6。本實(shí)施例6是實(shí)施例5的變例。
圖11和圖12是示出了本實(shí)施例的2端口存儲(chǔ)單元的布局的圖。圖11中示出到第1金屬布線為止的布局，圖12中示出第2和第3金屬布線的布局。本實(shí)施例6的存儲(chǔ)單元的等效電路圖與圖21中示出的等效電路圖相同。
如圖11中所示，在本實(shí)施例6中，調(diào)換了圖9中示出的實(shí)施例5的布局中的存取PMOS晶體管P1、P2的位置，將PMOS晶體管P5、P6配置在靠近P阱區(qū)。
伴隨于此，如圖12中所示，變更了位線對(duì)WBL、/WBL和讀出用位線RBL的位置。關(guān)于除此以外的結(jié)構(gòu)與實(shí)施例5相同。因而，可得到與實(shí)施例5同樣的效果。
(實(shí)施例7)其次，使用圖13和圖14說明本發(fā)明的實(shí)施例7。在本實(shí)施例7中，設(shè)置NMOS晶體管N3、N4來代替實(shí)施例5、6中的PMOS晶體管P5、P6，用NMOS晶體管N3、N4來構(gòu)成讀出用緩沖電路。
于是，第2端口用NMOS晶體管N3、N4、讀出用字線RWL和讀出用位線RBL構(gòu)成。由于除此以外的基本的結(jié)構(gòu)與實(shí)施例5、6的結(jié)構(gòu)大致相同，故可預(yù)期與實(shí)施例5、6同樣的效果。
圖13和圖14是示出了本實(shí)施例的2端口存儲(chǔ)單元的布局的圖。圖13中示出到第1金屬布線為止的布局，圖14中示出第2和第3金屬布線的布局。在圖22中示出實(shí)施例7的存儲(chǔ)單元的等效電路圖。
如圖13中所示，在P阱區(qū)上設(shè)置N型擴(kuò)散區(qū)2b，在該N型擴(kuò)散區(qū)2b上形成多晶硅布線3b、3c。在多晶硅布線3b與N型擴(kuò)散區(qū)2b的交叉部上設(shè)置NMOS晶體管N3，在多晶硅布線3c與N型擴(kuò)散區(qū)2b的交叉部上設(shè)置NMOS晶體管N4。
在本實(shí)施例中，包含NMOS晶體管N3、N4的源/漏的N型擴(kuò)散區(qū)2b、P型擴(kuò)散區(qū)2a、2e、N型擴(kuò)散區(qū)2c、2d也在相同的方向上延伸。此外，多晶硅布線3a～3e也在相同的方向上延伸。
如圖14中所示，讀出用位線RBL、讀出用字線RWL、寫入用位線WBL、/WBL、寫入用字線WWL和和接地線(GND線)的布局與圖12的情況大致相同。
如圖22中所示，讀出用位線RBL與NMOS晶體管N4的源連接，NMOS晶體管N4的柵與讀出用字線RWL連接。NMOS晶體管N3的源與NMOS晶體管N4的漏連接，NMOS晶體管N3的漏接地(GND)。
NMOS晶體管N3的柵與存儲(chǔ)節(jié)點(diǎn)Na連接。因而，NMOS晶體管N3的柵與第2驅(qū)動(dòng)NMOS晶體管N2的柵和第1驅(qū)動(dòng)NMOS晶體管N1的源以及第1存取PMOS晶體管P1的漏連接。
其次，說明本實(shí)施例的存儲(chǔ)單元的工作。
參照?qǐng)D22，在非讀出狀態(tài)的情況下，預(yù)先將位線RBL預(yù)充電到高電平。此外，使字線RWL成為低電平、即NMOS晶體管N4成為關(guān)斷狀態(tài)。如果假定圖21中的存儲(chǔ)節(jié)點(diǎn)Na為高電平，則NMOS晶體管N3成為導(dǎo)通狀態(tài)。
如果讀出工作開始，字線RWL從低電平變化為高電平，則NMOS晶體管N4從關(guān)斷狀態(tài)變化為導(dǎo)通狀態(tài)。由此，位線RBL和接地線GND經(jīng)NMOS晶體管N3、N4成為導(dǎo)電性地導(dǎo)通狀態(tài)。因此，位線RBL從作為預(yù)充電電平的高電平變化為低電平，讀出作為存儲(chǔ)節(jié)點(diǎn)Na的反轉(zhuǎn)數(shù)據(jù)的低電平。
其后，如果字線從高電平返回到低電平，則NMOS晶體管N4成為關(guān)斷狀態(tài)，位線RBL與接地線GND被導(dǎo)電性地隔斷。而且，為了進(jìn)行下一次的讀出，使位線RBL再次預(yù)充電到高電平，結(jié)束讀出工作，另一方面，如果假定存儲(chǔ)節(jié)點(diǎn)Na為低電平，則NMOS晶體管N3成為關(guān)斷狀態(tài)，如果讀出工作開始，字線RWL從低電平變化為高電平，則NMOS晶體管N4從關(guān)斷狀態(tài)變化為導(dǎo)通狀態(tài)，但由于NMOS晶體管N3為關(guān)斷狀態(tài)，故位線RBL在作為預(yù)充電電平的高電平的原有狀態(tài)，不變化。這樣，讀出作為存儲(chǔ)節(jié)點(diǎn)Na的反轉(zhuǎn)數(shù)據(jù)的高電平。其后，字線從高電平返回到低電平，結(jié)束讀出工作。
這樣，由于在第2端口中不進(jìn)行寫入工作，只進(jìn)行讀出工作，故與實(shí)施例5、6的情況相同，在第2端口中可防止讀出工作時(shí)的保持?jǐn)?shù)據(jù)遭到破壞，可進(jìn)行穩(wěn)定的讀出工作。此外，在本實(shí)施例中，與實(shí)施例5、6的情況相比，可減少接觸孔的數(shù)目、通孔的數(shù)目。由此，可提高制造上的成品率。
(實(shí)施例8)其次，使用圖15和圖16說明本發(fā)明的實(shí)施例8。本實(shí)施例8是實(shí)施例7的變例。
圖15和圖16是示出了本實(shí)施例的2端口存儲(chǔ)單元的布局的圖。圖15中示出到第1金屬布線為止的布局，圖16中示出第2和第3金屬布線的布局。本實(shí)施例8的存儲(chǔ)單元的等效電路圖與圖22中示出的等效電路圖相同。
如圖15中所示，在本實(shí)施例8中，設(shè)置了P阱區(qū)和N阱區(qū)這2個(gè)阱區(qū)，在同一N阱區(qū)上設(shè)置了存取PMOS晶體管P1、P2。
除此以外的基本的結(jié)構(gòu)與圖13中示出的實(shí)施例7的情況相同。于是，可預(yù)期與實(shí)施例7同樣的效果。此外，在本實(shí)施例的情況下，與實(shí)施例7的情況相比，可進(jìn)一步減少接觸孔的數(shù)目、通孔的數(shù)目，從而可提高制造上的成品率。
(實(shí)施例9)其次，使用圖17和圖18說明本發(fā)明的實(shí)施例9。本實(shí)施例9是實(shí)施例5的變例。
圖17和圖18是示出了本實(shí)施例的2端口存儲(chǔ)單元的布局的圖。圖17中示出到第1金屬布線為止的布局，圖18中示出第2和第3金屬布線的布局。本實(shí)施例9的存儲(chǔ)單元的等效電路圖與圖21中示出的等效電路圖相同。
如圖17中所示，在本實(shí)施例中，在同一N阱區(qū)上設(shè)置了存取PMOS晶體管P1、P2，在相反一側(cè)的N阱區(qū)上配置了PMOS晶體管P5、P6。除此以外的結(jié)構(gòu)與圖9中示出的實(shí)施例5的結(jié)構(gòu)大致相同。因而，可得到與實(shí)施例5同樣的效果。
在本實(shí)施例9中，如上所述，在同一N阱區(qū)上設(shè)置了存取PMOS晶體管P1、P2，用同一多晶硅布線3d形成了這些晶體管的柵。由此，可經(jīng)1個(gè)接觸孔41、第1通孔6h和第2通孔9b連接成為字線WWL的第3金屬布線8a與多晶硅布線3d。因而，與實(shí)施例5、6相比，可減少構(gòu)成1位的存儲(chǔ)單元方面所必要的接點(diǎn)的數(shù)目、通孔的數(shù)目，可提高制造上的成品率。
(實(shí)施例10)其次，使用圖23、圖24和圖29說明本發(fā)明的實(shí)施例10。圖23是示出本實(shí)施例10的CAM單元的一例的布局圖。在圖29中示出該CAM單元的等效電路圖。
近年來，為了實(shí)現(xiàn)計(jì)算機(jī)的高速化，要求在芯片內(nèi)安裝高速緩沖存儲(chǔ)器。這是因?yàn)?，?duì)芯片外部的大容量的存儲(chǔ)器進(jìn)行存取是很費(fèi)時(shí)間的，故將在外部存儲(chǔ)器的某個(gè)地址空間中已被存儲(chǔ)的數(shù)據(jù)傳送給芯片內(nèi)的高速緩沖存儲(chǔ)器，以謀求CPU的高速化。此時(shí)，必須瞬時(shí)地檢索是否已對(duì)高速緩沖存儲(chǔ)器傳送了數(shù)據(jù)，具有該比較一致檢索功能的存儲(chǔ)單元是CAM單元。
其次，說明圖29中示出的無負(fù)載型CAM中的存儲(chǔ)單元的電路結(jié)構(gòu)。存儲(chǔ)電路部分與上述實(shí)施例相同。即，如圖29中所示，存儲(chǔ)電路包含第1和第2 PMOS晶體管P11、P12；第1和第2 NMOS晶體管N11、N12；字線WL；以及位線BL1、BL2。在該存儲(chǔ)電路中添加了第3、第4和第5 PMOS晶體管P13、P14、P15。
分別將第3和第4 PMOS晶體管P13、P14的柵與存儲(chǔ)節(jié)點(diǎn)Na、Nb連接，將這些晶體管的漏連接到共同的節(jié)點(diǎn)Nc上，將節(jié)點(diǎn)Nc連接到第5 PMOS晶體管P15的柵上。第3和第4 PMOS晶體管P13、P14的源分別連接到搜索線SL1、SL2上。將第5 PMOS晶體管P15的源連接到電源線VDD上，將其漏連接到匹配線ML上。以上構(gòu)成本實(shí)施例的CAM單元電路。
其次，說明CAM的比較工作。通常的讀出工作、寫入工作與上述的實(shí)施例是同樣的。首先，在初始狀態(tài)下，假定搜索線SL1、SL2都為高電平。如果第3和第4 PMOS晶體管P13、P14的一方為導(dǎo)通狀態(tài)，則另一方成為關(guān)斷狀態(tài)。由于搜索線SL1或SL2為導(dǎo)通狀態(tài)，故節(jié)點(diǎn)Nc成為高電平。
如果假定存儲(chǔ)節(jié)點(diǎn)Na、Nb分別為高電平、低電平，則第3 PMOS晶體管P13為關(guān)斷狀態(tài)，第4 PMOS晶體管P14為導(dǎo)通狀態(tài)。因而，第5 PMOS晶體管P15為關(guān)斷狀態(tài)。由于第5 PMOS晶體管P15為關(guān)斷狀態(tài)，故匹配線ML與VDD成為導(dǎo)電性地隔斷狀態(tài)。預(yù)先將匹配線ML預(yù)充電到低電平。
如果比較工作開始，則根據(jù)打算比較的數(shù)據(jù)，將搜索線SL1、SL2的某一方從高電平驅(qū)動(dòng)為低電平。此時(shí)，為了比較在存儲(chǔ)節(jié)點(diǎn)Na中已保持的數(shù)據(jù)為高電平還是低電平，假定作為檢索數(shù)據(jù)，將搜索線SL1驅(qū)動(dòng)為低電平，使搜索線SL2為高電平的原有狀態(tài)。
由于存儲(chǔ)節(jié)點(diǎn)Na為高電平，存儲(chǔ)節(jié)點(diǎn)Nb為低電平，故第3 PMOS晶體管P13為關(guān)斷狀態(tài)，第4 PMOS晶體管P14為導(dǎo)通狀態(tài)，于是，節(jié)點(diǎn)Nc為高電平的原有狀態(tài)。此時(shí)，由于第5 PMOS晶體管P15為關(guān)斷狀態(tài)，故匹配線ML與VDD被導(dǎo)電性地隔斷，匹配線ML保持作為初始預(yù)充電狀態(tài)的低電平。其結(jié)果是，可得到比較結(jié)果是一致的這樣的信息。
另一方面，在存儲(chǔ)節(jié)點(diǎn)Na為低電平，存儲(chǔ)節(jié)點(diǎn)Nb為高電平的情況下，第3 PMOS晶體管P13為導(dǎo)通狀態(tài)，第4 PMOS晶體管P14為關(guān)斷狀態(tài)。于是，節(jié)點(diǎn)Nc從高電平變化為低電平。因此，第5 PMOS晶體管P15為導(dǎo)通狀態(tài)，匹配線ML經(jīng)第5 PMOS晶體管P15與電源線VDD導(dǎo)電性地連接。因而，匹配線ML從作為初始狀態(tài)的低電平變化為高電平，可得到比較結(jié)果是不一致的這樣的信息。其后，使搜索線SL1、SL2都返回到高電平，通過再次對(duì)匹配線ML進(jìn)行預(yù)充電而成為低電平，結(jié)束比較工作。
其次，說明圖23中示出的布局結(jié)構(gòu)。在圖23中示出了從阱到接點(diǎn)的層。再有，對(duì)于與上述的實(shí)施例為同一的結(jié)構(gòu)部分，標(biāo)以同一符號(hào)。
如圖23中所示，在P阱區(qū)的兩側(cè)形成了N阱區(qū)。在左側(cè)的N阱區(qū)上配置第1和第2 PMOS晶體管P11、P12的同時(shí)，在圖23的橫方向上并排，在右側(cè)的N阱區(qū)上配置第3、第4和第5 PMOS晶體管P13、P14、P15。在中央的P阱區(qū)上形成第1和第2 NMOS晶體管N11、N12。
經(jīng)接觸孔(接點(diǎn)部)4h、多晶硅布線3b和接觸孔(接點(diǎn)部)4b以低阻抗導(dǎo)電性地連接第1 NMOS晶體管N11的漏和第1 PMOS晶體管P11的漏。該端子成為圖29中示出的存儲(chǔ)節(jié)點(diǎn)Na。
同樣，經(jīng)接觸孔(接點(diǎn)部)4g、第1金屬布線5d和接觸孔(接點(diǎn)部)4g以低阻抗導(dǎo)電性地連接第2 NMOS晶體管N12的漏和第2 PMOS晶體管P12的漏。該端子成為圖29中示出的存儲(chǔ)節(jié)點(diǎn)Nb。
用多晶硅布線3b的一部分構(gòu)成第3 PMOS晶體管P13的柵，用多晶硅布線3c的一部分構(gòu)成第4 PMOS晶體管P14的柵。第3和第4 PMOS晶體管P13、P14的漏經(jīng)接觸孔(接點(diǎn)部)4k、第1金屬布線5g和接觸孔(接點(diǎn)部)4m與用多晶硅布線3d的一部分構(gòu)成的第5 PMOS晶體管P15的柵連接。該端子成為圖29中示出的存儲(chǔ)節(jié)點(diǎn)Nc。
第1和第2 NMOS晶體管N11、N12的源經(jīng)接觸孔(接點(diǎn)部)4i、4f與第1金屬布線5f、5e連接，分別對(duì)該源供給接地電位(GND)。第5 PMOS晶體管P15的源經(jīng)接觸孔(接點(diǎn)部)41與第1金屬布線5i連接，對(duì)該源供給電源電位(VDD電位)。
第1和第2 PMOS晶體管P11、P12的源經(jīng)接觸孔(接點(diǎn)部)4c、4e與第1金屬布線5b、5c連接，分別與位線BL1、BL2連接，第3和第4 PMOS晶體管P13、P14的源經(jīng)接觸孔(接點(diǎn)部)4j、4n與第1金屬布線5h、5j連接，分別與搜索線SL1、SL2連接。第5 PMOS晶體管P15的漏經(jīng)接觸孔4o(接點(diǎn)部)與第1金屬布線5k連接，連接到匹配線ML上。多晶硅布線3a具有第1和第2 PMOS晶體管P11、P12的柵的功能，經(jīng)接觸孔(接點(diǎn)部)4a與第1金屬布線5a連接，與字線WL連接。
在圖24中示出從第1通孔到第3金屬布線的布局結(jié)構(gòu)，如該圖中所示，在縱方向上形成成為位線BL1、BL2的第2金屬布線7b、7c、成為接地線(GND)的第2金屬布線7d、成為搜索線SL1、SL2的第2金屬布線7e、7f、成為電源線VDD的第2金屬布線7g，第2金屬布線7a～7h經(jīng)第1通孔6a～6i與第1金屬布線5a～5k連接。用第3金屬布線8b、8a形成字線WL和匹配線ML，如圖24中所示，在第2金屬布線7a～7h上在橫方向上延伸。該字線WL和匹配線ML經(jīng)第1通孔6g、6h、第2金屬布線7a、7h、第2通孔9a、9b分別與第1金屬布線5a、5k連接。再有，在圖24的例子中，將電位可變單元10與第2金屬布線7g連接，但可將其省略。
通過采用上述的布局，與以往的單元相比，由于可縮短位線或搜索線的長度，故可謀求讀出時(shí)間或?qū)懭霑r(shí)間的高速化和比較工作的高速化。此外，由于多晶硅布線的朝向是相同的，即多晶硅柵在同一方向上延伸，故柵尺寸的控制變得容易。此外，由于與全CMOS型聯(lián)想存儲(chǔ)器相比可用少的晶體管數(shù)目來構(gòu)成電路，故也可謀求存儲(chǔ)單元面積的縮小。
(實(shí)施例11)其次，使用圖25、圖26和圖30說明本發(fā)明的實(shí)施例11。圖25是示出本實(shí)施例11的CAM單元的布局圖。在圖30中示出該CAM單元的等效電路圖。
在本實(shí)施例11中，用N型晶體管構(gòu)成比較工作用的晶體管，在P阱區(qū)內(nèi)配置了5個(gè)NMOS晶體管，更詳細(xì)地說，如圖25中所示，在P阱區(qū)內(nèi)設(shè)置N型擴(kuò)散區(qū)2e、2f，在N型擴(kuò)散區(qū)2e、2f上形成了第3、第4和第5 NMOS晶體管N13、14、15。此外，如圖26中所示，使第2金屬布線7g具有GND線的功能。
如圖30中所示，將第3和第4 NMOS晶體管N13、N14的柵分別連接到存儲(chǔ)節(jié)點(diǎn)Na、Nb上，將這些晶體管的漏連接到共同的節(jié)點(diǎn)Nc上，將節(jié)點(diǎn)Nc連接到第5 NMOS晶體管N15的柵上。將第3和第4 NMOS晶體管N13、N14的源分別連接到搜索線SL1、SL2上。將第5 NMOS晶體管N15的源連接到接地線(GND線)上，將其漏連接到匹配線ML上。除此以外的結(jié)構(gòu)與實(shí)施例10大致相同。于是，本實(shí)施例的情況也可得到與實(shí)施例10同樣的效果。
其次，說明本實(shí)施例的CAM的比較工作。通常的讀出工作、寫入工作與上述的實(shí)施例是同樣的。首先，在初始狀態(tài)下，假定搜索線SL1、SL2都為低電平。如果第3和第4 NMOS晶體管N13、N14的一方為導(dǎo)通狀態(tài)，則另一方成為關(guān)斷狀態(tài)。由于搜索線SL1或SL2為導(dǎo)通狀態(tài)，故節(jié)點(diǎn)Nc成為低電平。
如果假定存儲(chǔ)節(jié)點(diǎn)Na、Nb分別為高電平、低電平，則第3 NMOS晶體管N13為導(dǎo)通狀態(tài)，第4 NMOS晶體管N14為關(guān)斷狀態(tài)。因而，第5 NMOS晶體管N15為關(guān)斷狀態(tài)。由于第5 NMOS晶體管N15為關(guān)斷狀態(tài)，故匹配線ML與GND線成為導(dǎo)電性地隔斷狀態(tài)。預(yù)先將匹配線ML預(yù)充電到高電平。
如果比較工作開始，則根據(jù)打算比較的數(shù)據(jù)，將搜索線SL1、SL2的某一方從低電平驅(qū)動(dòng)為高電平。此時(shí)，為了比較在存儲(chǔ)節(jié)點(diǎn)Na中已保持的數(shù)據(jù)為高電平還是低電平，假定作為檢索數(shù)據(jù)，將搜索線SL1驅(qū)動(dòng)為高電平，使搜索線SL2為低電平的原有狀態(tài)。
由于存儲(chǔ)節(jié)點(diǎn)Na為高電平，存儲(chǔ)節(jié)點(diǎn)Nb為低電平，故第3NMOS晶體管N13為導(dǎo)通狀態(tài)，第4NMOS晶體管N14為關(guān)斷狀態(tài)。于是，節(jié)點(diǎn)Nc為低電平的原有狀態(tài)。此時(shí)，由于第5 NMOS晶體管N15為關(guān)斷狀態(tài)，故匹配線ML與GND線被導(dǎo)電性地隔斷，匹配線ML保持作為初始預(yù)充電狀態(tài)的高電平。其結(jié)果是，可得到比較結(jié)果是一致的這樣的信息。
另一方面，在存儲(chǔ)節(jié)點(diǎn)Na為低電平，存儲(chǔ)節(jié)點(diǎn)Nb為高電平的情況下，第3 NMOS晶體管N13為關(guān)斷狀態(tài)，第4 NMOS晶體管N14為導(dǎo)通狀態(tài)。于是，節(jié)點(diǎn)Nc從低電平變化為高電平。因此，第5 NMOS晶體管N15為導(dǎo)通狀態(tài)，匹配線ML經(jīng)第5 NMOS晶體管N15與GND線導(dǎo)電性地連接，因而，匹配線ML從作為初始狀態(tài)的高電平變化為低電平，可得到比較結(jié)果是不一致的這樣的信息。其后，使搜索線SL1、SL2都返回到低電平，通過再次對(duì)匹配線ML進(jìn)行預(yù)充電而成為高電平，結(jié)束比較工作。
(實(shí)施例12)其次，使用圖27和圖28說明本發(fā)明的實(shí)施例12。圖27和圖28是示出本實(shí)施例12的CAM單元的布局圖。等效電路與圖29相同。
在本實(shí)施例12中，與第5 PMOS晶體管P15并列地配置與第5 PMOS晶體管P15等效的第6 PMOS晶體管P16。如圖27和圖28中所示，第6 PMOS晶體管P16的源經(jīng)接觸孔(接點(diǎn)部)4p、第1金屬布線51和第1通孔6j與第2金屬布線7i(VDD線)連接，第6 PMOS晶體管P16的漏經(jīng)接觸孔4m、第1金屬布線5k、第1通孔6h、、第2金屬布線7h和第2通孔9b與匹配線ML連接。除此以外的結(jié)構(gòu)與實(shí)施例10大致相同。
這樣，通過設(shè)置第6 PMOS晶體管P16，與實(shí)施例10比較，可實(shí)質(zhì)上增大(例如2倍)第5 PMOS晶體管P15的柵寬度。因而，可更快地使匹配線ML從低電平變化為高電平，可謀求CAM單元的工作的高速化。
再有，在圖27和圖28中示出的例子中，說明了將本實(shí)施例12的思想應(yīng)用于實(shí)施例10的單元的例子，但也可將本實(shí)施例12的思想應(yīng)用于實(shí)施例11的單元。此時(shí)，也可得到同樣的效果。
(實(shí)施例13)其次，說明本發(fā)明的實(shí)施例13。在上述的實(shí)施例10、11中，說明了1位的CAM單元的布局。但是，可在上下左右方向上排列多個(gè)這些單元。因此，例如作為使圖23的單元旋轉(zhuǎn)180度的狀態(tài)，在圖23的單元的右側(cè)配置例如在圖23的單元的右鄰配置的單元。由此，如在圖23中用虛線所示，可在第5PMOS晶體管P15之下配置右側(cè)的單元的第5 PMOS晶體管P15。
即，如在圖23中所示，可在縱方向上并排在橫方向上相鄰的存儲(chǔ)單元的第5 PMOS晶體管P15。由此，就在上下并排地配置成為第5 PMOS晶體管P15的柵的多晶硅布線3d和成為另一存儲(chǔ)單元的第5 PMOS晶體管P15的柵的多晶硅布線3d′。
此外，通過使圖23中的擴(kuò)散區(qū)2f向下方延長，在該擴(kuò)散區(qū)2f上使上述的多晶硅布線3d′延伸，在相鄰的存儲(chǔ)單元間可共有作為匹配線ML的輸出部分的雜質(zhì)擴(kuò)散區(qū)。
通過以這種方式在相鄰的單元間共有作為匹配線ML的輸出部分的雜質(zhì)擴(kuò)散區(qū)，可減少成為匹配線ML的輸出部的附加電容的雜質(zhì)擴(kuò)散區(qū)的結(jié)電容。由此，可實(shí)現(xiàn)單元工作的高速化和低功耗化。
此外，由于在鄰接的2位的單元中可在上下配置多晶硅布線，故與在橫方向上并排了多晶硅布線的情況相比，可縮短CAM單元整體的橫方向的長度。因而，可進(jìn)一步減少CAM單元的面積。
(實(shí)施例14)其次，說明本發(fā)明的實(shí)施例14。在上述的實(shí)施例10、12中，將VDD線連接到第5 PMOS晶體管P15的源上。在CAM單元的備用狀態(tài)時(shí)，由于將節(jié)點(diǎn)Nc預(yù)充電到高電平，將匹配線ML預(yù)充電到低電平，第5PMOS晶體管P15為關(guān)斷狀態(tài)，故匹配線ML與VDD線為導(dǎo)電性地隔斷的狀態(tài)。
但是，近年來，由于越來越要求CAM單元的高速化，故通過降低晶體管的閾值、增加飽和電流來謀求進(jìn)一步的高速化。但是，如果降低晶體管的閾值，則在晶體管的關(guān)斷狀態(tài)中的源、漏間流過的子閾值漏泄電流增大。因此，消耗了無用的功率。
例如，在實(shí)施例10、12的單元中，在備用時(shí)第5 PMOS晶體管P15的子閾值漏泄電流增大，可認(rèn)為在匹配線ML與VDD線間流過大的漏泄電流。
因此，不是從VDD線對(duì)第5 PMOS晶體管P15的源供給固定電位，而是在備用時(shí)與比較工作時(shí)相對(duì)應(yīng)地可使對(duì)第5 PMOS晶體管P15的源供給的電位變化。例如，如圖24中所示，將電位可變單元10連接到成為VDD線的第2金屬布線7g上。具體地說，將VDD線作為信號(hào)布線，利用未圖示的外部驅(qū)動(dòng)電路使VDD線的電位可變。
而且，在比較工作時(shí)，對(duì)第5 PMOS晶體管P15的源供給VDD電位，在備用時(shí)，為了抑制漏泄電流，對(duì)第5 PMOS晶體管P15的源供給比VDD電位低的低電平的電位。
由此，即使在第5 PMOS晶體管P15的子閾值漏泄電流大的情況下，在備用時(shí)可使第5 PMOS晶體管P15的源的電位和與第5 PMOS晶體管P15的漏連接的匹配線ML的電位都為低電平。因而，在備用時(shí)，可抑制貫通電流流過第5 PMOS晶體管P15，可減少CAM單元的備用時(shí)的功耗。
如上所述，對(duì)本發(fā)明的實(shí)施例進(jìn)行了說明，但從起初就預(yù)先確定了可適當(dāng)?shù)亟M合各實(shí)施例的特征。此外，可在本體(bulk)的半導(dǎo)體襯底上形成以上的實(shí)施例的器件，也可在具有SOI(絕緣體上的硅)結(jié)構(gòu)的襯底上形成以上的實(shí)施例的器件。
按照本發(fā)明，由于可縮短第1和第2位線，故可減小位線的布線電容。此外，由于也可確保較寬的位線間的間隔，故也可減小位線間電容。再者，由于在光刻后可減小柵等的形成用的圖形的寬度及圖形形成位置的離散性，而且可容許柵在其長度方向上有某種程度的偏移，故容易確保對(duì)于柵或擴(kuò)散區(qū)的形成時(shí)的離散性的容限。
本發(fā)明對(duì)于具有無負(fù)載4晶體管型存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器是有用的，特別是對(duì)于靜態(tài)型存儲(chǔ)器或具有搜索線和匹配線的聯(lián)想存儲(chǔ)器是有用的。在聯(lián)想存儲(chǔ)器的情況下，由于可縮短搜索線的布線長度，故可謀求存取時(shí)間的高速化。此外，在將與匹配線連接的MOS晶體管的源與電源線連接、在該電源線上連接了電位可變單元的情況下，可減少備用時(shí)的漏泄電流，可減少備用時(shí)的功耗。
在上述半導(dǎo)體存儲(chǔ)器具備與連接匹配線的MOS晶體管共有漏的MOS晶體管的情況下，可更快地使匹配線的電位電平變化，可謀求高速化。
此外，通過使形成各MOS晶體管的源/漏用的擴(kuò)散區(qū)在相同的方向上延伸、使各MOS晶體管的柵在相同的方向上延伸，在光刻后可減小柵等的形成用的圖形的寬度及圖形形成位置的離散性。
在上述半導(dǎo)體存儲(chǔ)器具有在匹配線的延伸方向上鄰接的第1和第2存儲(chǔ)單元、在與匹配線的延伸方向垂直的方向上并排地配置了第1存儲(chǔ)單元的MOS晶體管和第2存儲(chǔ)單元的MOS晶體管的情況下，可在匹配線的延伸方向上縮小存儲(chǔ)單元面積。此外，該2個(gè)MOS晶體管共有與匹配線連接的雜質(zhì)擴(kuò)散區(qū)的情況下，可減少匹配線的輸出負(fù)載電容，可實(shí)現(xiàn)工作的高速化和低功耗化。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，其特征在于具備第2導(dǎo)電型的第2和第3阱，在第1導(dǎo)電型的第1阱的兩側(cè)形成；第1導(dǎo)電型的第1和第2存取MOS(金屬-氧化物-半導(dǎo)體)晶體管P1、P2，在上述第2或第3阱上形成；第2導(dǎo)電型的第1和第2驅(qū)動(dòng)MOS晶體管N1、N2，在上述第1阱上形成；字線WL，與上述第1和第2存取MOS晶體管的柵連接，在上述第1、第2和第3阱并排的方向上延伸；以及第1和第2位線BL1、BL2，分別與上述第1和第2存取MOS晶體管的源連接，在與上述第1、第2和第3阱并排的方向垂直的方向上延伸，使形成上述第1和第2存取MOS晶體管的源/漏用的第1導(dǎo)電型的第1和第2擴(kuò)散區(qū)以及形成上述第1和第2驅(qū)動(dòng)MOS晶體管的源/漏用的第2導(dǎo)電型的第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于在上述第2阱上配置了上述第1存取MOS晶體管P1，在上述第3阱上配置了上述第2存取MOS晶體管P2。
3.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于還具備直接連接上述第1存取MOS晶體管P1的漏與上述第1驅(qū)動(dòng)MOS晶體管N1的漏的導(dǎo)體部5g。
4.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在與上述第1、第2和第3阱的延伸方向垂直的方向上以直線狀延伸。
5.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于具備第1導(dǎo)電型的第3和第4存取MOS晶體管P3、P4，分別在上述第2和第3阱上形成；另一字線WL2，與上述第3和第4存取MOS晶體管的柵連接；以及第3和第4位線BL3、BL4，分別與上述第3和第4存取MOS晶體管的源連接，使形成上述第3和第4存取MOS晶體管的源/漏用的第1導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及上述第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第3和第4存取MOS晶體管的柵、上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
6.如權(quán)利要求5中所述的半導(dǎo)體存儲(chǔ)器，其特征在于在上述第2阱上形成上述第1和第2位線，在上述第3阱上形成第3和第4位線。
7.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于具備第1導(dǎo)電型的第1和第2 MOS晶體管P5、P6，在上述第2或第3阱上形成；讀出用字線RWL，與上述第2 MOS晶體管的柵連接；以及讀出用位線RBL，與上述第2 MOS晶體管的源連接，將上述第1 MOS晶體管的柵與上述第2驅(qū)動(dòng)MOS晶體管的柵連接，對(duì)上述第1 MOS晶體管的源供給電源電位，使形成上述第1和第2 MOS晶體管的源/漏用的第1導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及上述第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第1和第2 MOS晶體管的柵、上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
8.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于具備第2導(dǎo)電型的第1和第2 MOS晶體管N3、N4，在上述第1阱上形成；讀出用字線RWL，與上述第2 MOS晶體管的柵連接；以及讀出用位線RBL，與上述第2 MOS晶體管的源連接，將上述第1 MOS晶體管的柵與上述第2驅(qū)動(dòng)MOS晶體管的柵連接，使上述第1 MOS晶體管的漏的電位為接地電位，使形成上述第1和第2 MOS晶體管的源/漏用的第2導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及上述第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第1和第2 MOS晶體管的柵、上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
9.一種半導(dǎo)體存儲(chǔ)器，其特征在于具備第1導(dǎo)電型的第1阱；第2導(dǎo)電型的第2阱；第1導(dǎo)電型的第1和第2存取MOS(金屬-氧化物-半導(dǎo)體)晶體管P1、P2，在上述第2阱上形成；第2導(dǎo)電型的第1和第2驅(qū)動(dòng)MOS晶體管N1、N2，在上述第1阱上形成；字線WL，在上述第1和第2阱并排的方向上延伸，與上述第1和第2存取MOS晶體管的柵連接；以及第1和第2位線BL，分別與上述第1和第2存取MOS晶體管的源連接，在與上述字線的延伸方向垂直的方向上延伸，使形成上述第1和第2存取MOS晶體管的源/漏用的第1導(dǎo)電型的第1和第2擴(kuò)散區(qū)以及形成上述第1和第2驅(qū)動(dòng)MOS晶體管的源/漏用的第2導(dǎo)電型的第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
10.如權(quán)利要求9中所述的半導(dǎo)體存儲(chǔ)器，其特征在于具備第2導(dǎo)電型的第1和第2 MOS晶體管N3、N4，在上述第1阱上形成；讀出用字線RWL，與上述第2 MOS晶體管的柵連接；以及讀出用位線RBL，與上述第2 MOS晶體管的源連接，將上述第1 MOS晶體管的柵與上述第2驅(qū)動(dòng)MOS晶體管的柵連接，使上述第1 MOS晶體管的漏的電位為接地電位，使形成上述第1和第2 MOS晶體管的源/漏用的第2導(dǎo)電型的第5和第6擴(kuò)散區(qū)以及上述第1、第2、第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第1和第2 MOS晶體管的柵、上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅(qū)動(dòng)MOS晶體管的柵在相同的方向上延伸。
11.一種半導(dǎo)體存儲(chǔ)器，其特征在于具備第2導(dǎo)電型的第2阱，與第1導(dǎo)電型的第1阱鄰接地形成；第1導(dǎo)電型的第1和第2 MOS(金屬-氧化物-半導(dǎo)體)晶體管P11、P12，在上述第2阱上形成；第2導(dǎo)電型的第3和第4 MOS晶體管N11、N12，在上述第1阱上形成；字線WL，與上述第1和第2 MOS晶體管的柵連接，在上述第1和第2阱并排的方向上延伸；以及第1和第2位線BL1、BL2，分別與上述第1和第2 MOS晶體管的源連接，在與上述第1和第2阱并排的方向垂直的方向上延伸，使形成上述第1和第2 MOS晶體管的源/漏用的第1導(dǎo)電型的第1和第2擴(kuò)散區(qū)以及形成上述第3和第4 MOS晶體管的源/漏用的第2導(dǎo)電型的第3和第4擴(kuò)散區(qū)在相同的方向上延伸，使上述第1和第2 MOS晶體管的柵以及上述第3和第4 MOS晶體管的柵在相同的方向上延伸。
12.如權(quán)利要求11中所述的半導(dǎo)體存儲(chǔ)器，其特征在于，具備第2導(dǎo)電型的第3阱，相對(duì)于上述第1阱在與上述第2阱相反一側(cè)形成；第1導(dǎo)電型的第5、第6和第7 MOS晶體管P13～P15，在上述第3阱內(nèi)形成；第1和第2搜索線SL1、SL2，與上述第5和第6 MOS晶體管的源連接，在與上述第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配線ML，與上述第7 MOS晶體管的漏連接，在上述第1、第2和第3阱并排的方向上延伸。
13.如權(quán)利要求12中所述的半導(dǎo)體存儲(chǔ)器，其特征在于使上述第7 MOS晶體管的源與電源線VDD連接，在上述電源線上連接了使該電源線的電位可變的電位可變單元10。
14.如權(quán)利要求11中所述的半導(dǎo)體存儲(chǔ)器，其特征在于，具備第2導(dǎo)電型的第5、第6和第7 MOS晶體管N13～N15，在上述第1阱內(nèi)形成；第1和第2搜索線，與上述第5和第6 MOS晶體管的源連接，在與上述第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配線，與上述第7 MOS晶體管的漏連接，在上述第1、第2和第3阱并排的方向上延伸。
15.如權(quán)利要求12中所述的半導(dǎo)體存儲(chǔ)器，其特征在于具備與上述第7 MOS晶體管共有漏的第8 MOS晶體管P16，導(dǎo)電性地連接了上述第7 MOS晶體管的柵與上述第8 MOS晶體管的柵。
全文摘要
本發(fā)明的課題是在半導(dǎo)體存儲(chǔ)器中在減小位線的布線電容和位線間電容的同時(shí)確保對(duì)于制造上的離散性的容限。本發(fā)明的半導(dǎo)體存儲(chǔ)器具備在N阱區(qū)上形成的第1和第2存取PMOS晶體管P1、P2；在P阱區(qū)上形成的第1和第2驅(qū)動(dòng)NMOS晶體管N1、N2；與第1和第2存取PMOS晶體管P1、P2的柵連接的字線；以及分別與第1和第2存取PMOS晶體管P1、P2的源連接的第1和第2位線。而且，使N型擴(kuò)散區(qū)2b、2c和P型擴(kuò)散區(qū)2a、2d在相同的方向上延伸，使多晶硅布線3a～3d在相同的方向上延伸。
文檔編號(hào)H01L21/8244GK1419292SQ0215046
公開日2003年5月21日 申請(qǐng)日期2002年11月14日 優(yōu)先權(quán)日2001年11月14日
發(fā)明者新居浩二 申請(qǐng)人:三菱電機(jī)株式會(huì)社