專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器的制作方法
專(zhuān)利說(shuō)明半導(dǎo)體存儲(chǔ)器 [發(fā)明所屬的技術(shù)]本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，尤其涉及謀求提高M(jìn)OS靜態(tài)RAM抗軟差錯(cuò)的存儲(chǔ)單元結(jié)構(gòu)。伴隨著存儲(chǔ)單元的微細(xì)化，從封裝材料中發(fā)出的α射線(xiàn)和來(lái)自宇宙的中子束等所產(chǎn)生的電子使得保持在存儲(chǔ)節(jié)點(diǎn)上的數(shù)據(jù)發(fā)生反轉(zhuǎn)，這類(lèi)軟差錯(cuò)的問(wèn)題正日益顯著。尤其是，當(dāng)電源電壓下降時(shí)，這類(lèi)誤動(dòng)作顯著出現(xiàn)。為了減少這類(lèi)軟差錯(cuò)，人們一直在進(jìn)行各種嘗試。
例如，專(zhuān)利公報(bào)2589949號(hào)公布過(guò)一種SRAM存儲(chǔ)單元結(jié)構(gòu)，圖37即是其結(jié)構(gòu)的等效電路圖。如該圖所示，存儲(chǔ)單元100由PMOS晶體管PT1和PT2，以及NMOS晶體管NT5～NT8、NT11、NT12、NT21和NT22構(gòu)成。
PMOS晶體管PT1和PT2的源極全都連接到電源電壓Vcc，PMOS晶體管PT1的漏極經(jīng)過(guò)節(jié)點(diǎn)101連接到PMOS晶體管PT2的柵極以及NMOS晶體管NT21和NT22的柵極，PMOS晶體管PT2的漏極經(jīng)過(guò)節(jié)點(diǎn)111連接到PMOS晶體管PT1的柵極以及NMOS晶體管NT11和NT12的柵極。
NMOS晶體管NT11和NT12的源極都接地，NMOS晶體管NT11的漏極經(jīng)過(guò)節(jié)點(diǎn)101連接到PMOS晶體管PT1的漏極，NMOS晶體管NT12的漏極經(jīng)過(guò)節(jié)點(diǎn)102和101連接到PMOS晶體管PT1的漏極。
NMOS晶體管NT21和NT22的源極都接地，NMOS晶體管NT21的漏極經(jīng)過(guò)節(jié)點(diǎn)111連接到PMOS晶體管PT2的漏極，NMOS晶體管NT22的漏極經(jīng)過(guò)節(jié)點(diǎn)112和111連接到PMOS晶體管的漏極。
NMOS晶體管NT5插在位線(xiàn)BL50和節(jié)點(diǎn)101之間，其柵極連接到字線(xiàn)WL50。NMOS晶體管NT6插在位線(xiàn)BL60和節(jié)點(diǎn)101之間，其柵極連接到字線(xiàn)WL60。NMOS晶體管NT7插在位線(xiàn)BL51和節(jié)點(diǎn)111之間，其柵極連接到字線(xiàn)WL50。NMOS晶體管NT8插在位線(xiàn)BL61和節(jié)點(diǎn)111之間，其柵極連接到字線(xiàn)WL60。
在這樣一種結(jié)構(gòu)中，按照是從位線(xiàn)對(duì)BL50、BL51還是從位線(xiàn)對(duì)BL60、BL61得到數(shù)據(jù)，字線(xiàn)WL50或者字線(xiàn)WL60處于激活狀態(tài)，通過(guò)使NMOS晶體管NT5和NT7或者NMOS晶體管NT6和NT8處于開(kāi)態(tài)，可實(shí)現(xiàn)對(duì)作為存儲(chǔ)節(jié)點(diǎn)的節(jié)點(diǎn)101和111的存取。
在上述結(jié)構(gòu)中，把通常只由一個(gè)NMOS晶體管構(gòu)成的NMOS驅(qū)動(dòng)晶體管用了兩個(gè)NMOS晶體管(一個(gè)驅(qū)動(dòng)晶體管分為NT11和NT12，另一個(gè)分為NT21和NT22)。
因此，應(yīng)把作為PMOS晶體管PT1(PT2)的漏極的存儲(chǔ)節(jié)點(diǎn)分開(kāi)為節(jié)點(diǎn)101(111)和節(jié)點(diǎn)102(112)，把NMOS晶體管NT11(NT21)和NMOS晶體管NT12(NT22)分別形成在PMOS晶體管PT1(PT2)所形成的N阱區(qū)的兩側(cè)。
這樣一來(lái)，上述N阱區(qū)可以防止能量粒子撞擊其一側(cè)所產(chǎn)生的電子或空穴影響到與上述N阱區(qū)相反一側(cè)的耗盡區(qū)，從而能夠降低軟差錯(cuò)的發(fā)生率。但是，上述SRAM存儲(chǔ)單元對(duì)于減少軟差錯(cuò)仍然不夠徹底，而且，問(wèn)題是本來(lái)只用一個(gè)晶體管來(lái)構(gòu)成驅(qū)動(dòng)晶體管就可以了，現(xiàn)在卻要用到兩個(gè)晶體管，從而電路結(jié)構(gòu)變得復(fù)雜化。
本發(fā)明就是為了解決上述問(wèn)題提出來(lái)的，目的在于得到一種其存儲(chǔ)單元結(jié)構(gòu)的電路并不復(fù)雜，卻能夠減少軟差錯(cuò)的半導(dǎo)體存儲(chǔ)器。本發(fā)明第一方面所述的半導(dǎo)體存儲(chǔ)器具有包括相互交叉連接的第一和第二倒相器的存儲(chǔ)單元，第一導(dǎo)電類(lèi)型被定義為第一類(lèi)，第二導(dǎo)電類(lèi)型被定義為第二類(lèi)，上述第一倒相器由屬于第一類(lèi)的第一場(chǎng)效應(yīng)晶體管和屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管構(gòu)成；上述第二倒相器由屬于第一類(lèi)的第二場(chǎng)效應(yīng)晶體管和屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管構(gòu)成。上述同屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管，分別在相互獨(dú)立的同屬于第二類(lèi)的第一和第二阱區(qū)形成。
另外，本發(fā)明第二方面的發(fā)明是本發(fā)明第一方面所述的半導(dǎo)體存儲(chǔ)器，上述第一倒相器的輸出部分包括把上述屬于第一類(lèi)的第一場(chǎng)效應(yīng)晶體管的一個(gè)電極與上述屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管的一個(gè)電極連接起來(lái)的連接部分，輸入部分包括把上述屬于第一類(lèi)的第一場(chǎng)效應(yīng)晶體管的控制電極與上述屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管的控制電極連接起來(lái)的連接部分，上述第二倒相器的輸出部分包括把屬于第一類(lèi)的第二場(chǎng)效應(yīng)晶體管的一個(gè)電極與上述屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管的一個(gè)電極連接起來(lái)的連接部分，輸入部分包括把上述屬于第一類(lèi)的第二場(chǎng)效應(yīng)晶體管的控制電極與上述屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管的控制電極連接起來(lái)的連接部分，上述存儲(chǔ)單元還進(jìn)一步包括屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管和屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管，其中屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管的一個(gè)電極連接到把上述第一倒相器的輸出部分與上述第二倒相器的輸入部分進(jìn)行電連接的第一存儲(chǔ)端子，另一個(gè)電極連接到第一位線(xiàn)，字線(xiàn)連接到控制電極；屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管的一個(gè)電極連接到把上述第二倒相器的輸出部分與上述第一倒相器的輸入部分進(jìn)行電連接的第二存儲(chǔ)端子，另一個(gè)電極連接到第二位線(xiàn)，字線(xiàn)連接到控制電極，上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管分別在同屬于第二類(lèi)的第二和第一阱區(qū)形成。
另外，本發(fā)明第三方面的發(fā)明是本發(fā)明第二方面所述的半導(dǎo)體存儲(chǔ)器，上述屬于第一類(lèi)的第一至第四場(chǎng)效應(yīng)晶體管的一個(gè)電極是相互獨(dú)立形成的。
另外，本發(fā)明第四方面的發(fā)明是本發(fā)明第二方面所述的半導(dǎo)體存儲(chǔ)器，上述屬于第一類(lèi)的第一、第三場(chǎng)效應(yīng)晶體管和上述屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管沿著上述字線(xiàn)的形成方向大致排列在一條直線(xiàn)上進(jìn)行布局，上述屬于第一類(lèi)的第二、第四場(chǎng)效應(yīng)晶體管和上述屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管沿著上述字線(xiàn)的形成方向大致排列在一條直線(xiàn)上進(jìn)行布局。
另外，本發(fā)明第五方面的發(fā)明是本發(fā)明第一方面所述的半導(dǎo)體存儲(chǔ)器，在布局上，使得上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管相對(duì)于上述存儲(chǔ)單元的中心點(diǎn)相互呈點(diǎn)對(duì)稱(chēng)排列。
另外，本發(fā)明第六方面的發(fā)明是本發(fā)明第二方面所述的半導(dǎo)體存儲(chǔ)器，在布局上，使得上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管相對(duì)于上述存儲(chǔ)單元的中心點(diǎn)相互呈點(diǎn)對(duì)稱(chēng)排列。
另外，本發(fā)明第七方面的發(fā)明是本發(fā)明第二方面所述的半導(dǎo)體存儲(chǔ)器，上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管的控制電極的寬度，被設(shè)定為比上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管的控制電極寬度要寬。
另外，本發(fā)明第八方面的發(fā)明是本發(fā)明第一至第七方面的任一方面中所述的半導(dǎo)體存儲(chǔ)器，上述存儲(chǔ)單元進(jìn)一步包括有插在上述第一倒相器的輸入部分和上述第二存儲(chǔ)端子之間的第一電阻元件，插在上述第二倒相器的輸入部分和上述第一存儲(chǔ)端子之間的第二電阻元件。
另外，本發(fā)明第九方面的發(fā)明是本發(fā)明第八方面所述的半導(dǎo)體存儲(chǔ)器，其中包括上述第一和第二電阻元件為采用電阻率比CoSi高的金屬材料制成的高阻金屬布線(xiàn)。
另外，本發(fā)明第十方面的發(fā)明是本發(fā)明第八方面所述的半導(dǎo)體存儲(chǔ)器，其中包括上述第一和第二電阻元件為采用電阻率比CoSi高的多晶硅制成的高阻多晶硅布線(xiàn)。
另外，本發(fā)明第十一方面的發(fā)明是本發(fā)明第二方面所述的半導(dǎo)體存儲(chǔ)器，上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管的控制電極與上述字線(xiàn)共用一條多晶硅布線(xiàn)。
另外，本發(fā)明第十二方面的發(fā)明是本發(fā)明第二方面所述的半導(dǎo)體存儲(chǔ)器，上述字線(xiàn)包括相互獨(dú)立的第一和第二字線(xiàn)，上述屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管的控制電極被連接到上述第一字線(xiàn)，上述屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管的控制電極被連接到上述第二字線(xiàn)。
另外，本發(fā)明第十三方面的發(fā)明是本發(fā)明第十二方面所述的半導(dǎo)體存儲(chǔ)器，上述第一位線(xiàn)包括相互構(gòu)成位線(xiàn)對(duì)的第一和第二分位線(xiàn)；上述第二位線(xiàn)包括相互構(gòu)成位線(xiàn)對(duì)的第三和第四分位線(xiàn)；上述屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管包括屬于第一類(lèi)的第五和第六場(chǎng)效應(yīng)晶體管，上述屬于第一類(lèi)的第五場(chǎng)效應(yīng)晶體管插在上述第一分位線(xiàn)和上述第二存儲(chǔ)端子之間，上述屬于第一類(lèi)的第六場(chǎng)效應(yīng)晶體管插在上述第二分位線(xiàn)和上述第一存儲(chǔ)端子之間；上述屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管包括屬于第一類(lèi)的第七和第八場(chǎng)效應(yīng)晶體管，上述屬于第一類(lèi)的第七場(chǎng)效應(yīng)晶體管插在上述第三分位線(xiàn)和上述第一存儲(chǔ)端子之間，上述屬于第一類(lèi)的第八場(chǎng)效應(yīng)晶體管插在上述第四分位線(xiàn)和上述第二存儲(chǔ)端子之間。
另外，本發(fā)明第十四方面的發(fā)明是本發(fā)明第二、第十一或第十三方面所述的半導(dǎo)體存儲(chǔ)器，在布局上，使得上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管的控制電極形成區(qū)域構(gòu)成上述第二和第一存儲(chǔ)端子的一部分。
此外，本發(fā)明第十五方面的發(fā)明是本發(fā)明第一方面所述的半導(dǎo)體存儲(chǔ)器，上述屬于第二類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管在第一類(lèi)阱區(qū)上形成，上述第一類(lèi)阱區(qū)被配置在上述屬于第二類(lèi)的第一和第二阱區(qū)之間。

圖1本發(fā)明實(shí)施例1 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖2主要從平面上看圖1中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖3主要從平面上看圖1中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖4實(shí)施例1存儲(chǔ)單元的等效電路圖。
圖5實(shí)施例2 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖6主要從平面上看圖5中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖7兩個(gè)相鄰存儲(chǔ)單元之間從平面上看第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖8實(shí)施例3 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖9主要從平面上看圖8中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖10實(shí)施例3存儲(chǔ)單元的等效電路圖。
圖11實(shí)施例4 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖12主要從平面上看圖11中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖13實(shí)施例5 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖14主要從平面上看圖13中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖15實(shí)施例5存儲(chǔ)單元的等效電路圖。
圖16實(shí)施例6 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖17主要從平面上看圖16中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖18主要從平面上看圖16中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖19實(shí)施例7 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖20主要從平面上看圖19中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖21主要從平面上看圖19中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖22實(shí)施例8 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖23主要從平面上看圖22中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖24主要從平面上看圖22中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖25實(shí)施例8存儲(chǔ)單元的等效電路圖。
圖26實(shí)施例9 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖27主要從平面上看圖26中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖28主要從平面上看圖26中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖29實(shí)施例10 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖30主要從平面上看圖29中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖31主要從平面上看圖29中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖32實(shí)施例11 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖33主要從平面上看圖32中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。
圖34主要從平面上看圖32中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖35實(shí)施例12 SRAM存儲(chǔ)單元從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。
圖36主要從平面上看圖35中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。
圖37現(xiàn)有的SRAM存儲(chǔ)單元的等效電路圖。(實(shí)施例1)圖1至圖4給出了本發(fā)明的實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)示意圖。圖1是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖2是主要從平面上看圖1中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。圖3是主要從平面上看圖1中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。再有，在圖1中，往往省略了圖2和圖3中所標(biāo)示的一部分符號(hào)。
另外，圖4給出了圖1至圖3中所示布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路的電路圖。如該圖所示，實(shí)施例1的SRAM存儲(chǔ)單元由NMOS晶體管N1至N4和PMOS晶體管P1及P2組成。
作為驅(qū)動(dòng)晶體管的PMOS晶體管P1和P2在N阱區(qū)NW內(nèi)形成，作為驅(qū)動(dòng)晶體管的NMOS晶體管N1和作為存取晶體管的NMOS晶體管N4在P阱區(qū)PW0內(nèi)形成，作為驅(qū)動(dòng)晶體管的NMOS晶體管N2和作為存取晶體管的NMOS晶體管N3在P阱區(qū)PW1內(nèi)形成。P阱區(qū)PW0和P阱區(qū)PW1夾著N阱區(qū)NW，分別形成在它的兩側(cè)。
NMOS晶體管N1和PMOS晶體管P1構(gòu)成第一CMOS倒相器I1。也就是說(shuō)，PMOS晶體管P1和NMOS晶體管N1兩者的柵極同接到存儲(chǔ)端子N6，兩者的漏極同接到存儲(chǔ)端子Na。而且，PMOS晶體管P1的源極接電源電壓Vdd，NMOS晶體管N1的源極接地(GND)。
NMOS晶體管N2和PMOS晶體管P2構(gòu)成第二CMOS倒相器I2。也就是說(shuō)，PMOS晶體管P2和NMOS晶體管N2兩者的柵極同接到存儲(chǔ)端子Na，兩者的漏極同接到存儲(chǔ)端子Nb。而且，PMOS晶體管P2的源極接電源電壓Vdd，NMOS晶體管N2的源極接地。
這樣一來(lái)，倒相器I1的輸出部分和倒相器I2的輸入部分與存儲(chǔ)端子Na進(jìn)行了電連接；倒相器I1的輸入部分和倒相器I2的輸出部分與存儲(chǔ)端子Nb進(jìn)行了電連接，從而CMOS倒相器I1和I2互為交叉連接，可以在存儲(chǔ)端子Na和存儲(chǔ)端子Nb上存儲(chǔ)互為反相的邏輯電平信息。
NMOS晶體管N3插在位線(xiàn)BLA和存儲(chǔ)端子Na之間，其柵極連接到字線(xiàn)WL。NMOS晶體管N4插在位線(xiàn)BLB和存儲(chǔ)端子Nb之間，其柵極接到字線(xiàn)WL。
在這樣的結(jié)構(gòu)中，無(wú)論從位線(xiàn)BLA還是從位線(xiàn)BLB得到數(shù)據(jù)，均使字線(xiàn)WL處于激活狀態(tài)，使NMOS晶體管N3和N4處于開(kāi)態(tài)，于是可以對(duì)存儲(chǔ)端子Na和存儲(chǔ)端子Nb進(jìn)行存取(讀出或?qū)懭?。
下面，參照?qǐng)D1至圖3敘述實(shí)施例1的存儲(chǔ)單元結(jié)構(gòu)。
在N阱區(qū)NW內(nèi)，由P+擴(kuò)散區(qū)FL110和FL111以及多晶硅布線(xiàn)PL1構(gòu)成PMOS晶體管P1，由P+擴(kuò)散區(qū)FL120和FL121以及多晶硅布線(xiàn)PL2構(gòu)成PMOS晶體管P2。
在P阱區(qū)PW0內(nèi)，由N+擴(kuò)散區(qū)FL210和FL211以及多晶硅布線(xiàn)PL1構(gòu)成NMOS晶體管N1，由N+擴(kuò)散區(qū)FL240和FL241以及多晶硅布線(xiàn)PL4構(gòu)成NMOS晶體管N4。再有，由于多晶硅布線(xiàn)PL1從N阱區(qū)NW橫跨到P阱區(qū)PW0形成，從而作為NMOS晶體管N1和PMOS晶體管P1的共同柵極。
在P阱區(qū)PW1內(nèi)，由N+擴(kuò)散區(qū)FL220和FL221以及多晶硅布線(xiàn)PL2構(gòu)成NMOS晶體管N2，由N+擴(kuò)散區(qū)FL230和FL231以及多晶硅布線(xiàn)PL3構(gòu)成NMOS晶體管N3。再有，由于多晶硅布線(xiàn)PL2從N阱區(qū)NW橫跨到P阱區(qū)PW1形成，從而作為NMOS晶體管N2和PMOS晶體管P2的共同柵極。
上述擴(kuò)散區(qū)FL110、FL111、FL120、FL121、FL210、FL211、FL220、FL221、FL230、FL231、FL240和FL241，可以通過(guò)注入雜質(zhì)并使雜質(zhì)擴(kuò)散得到。
擴(kuò)散區(qū)FL210上的地線(xiàn)LG1(第一層鋁布線(xiàn))通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)LF210進(jìn)行電連接。從擴(kuò)散區(qū)FL211延伸到擴(kuò)散區(qū)FL111和FL231上而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL11，也通過(guò)擴(kuò)散接觸孔1C分別與各擴(kuò)散區(qū)FL211、FL111和FL231進(jìn)行電連接。此外，鋁布線(xiàn)AL11還在多晶硅布線(xiàn)PL2的一部分上形成，并通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL2進(jìn)行電連接。該鋁布線(xiàn)AL11可在電學(xué)上實(shí)現(xiàn)低阻抗連接，相當(dāng)于存儲(chǔ)端子Na。
再有，擴(kuò)散接觸孔1C就是擴(kuò)散區(qū)與第一層(鋁)布線(xiàn)之間的接觸孔，柵極接觸孔GC就是多晶硅布線(xiàn)與第一層布線(xiàn)之間的接觸孔。
多晶硅布線(xiàn)PL4通過(guò)柵極接觸孔GC與字線(xiàn)WL(第一層鋁布線(xiàn))進(jìn)行電連接，擴(kuò)散區(qū)FL241上面的位線(xiàn)BLB1(第一層鋁布線(xiàn))通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL241進(jìn)行電連接。
從擴(kuò)散區(qū)FL240延伸到擴(kuò)散區(qū)FL120和擴(kuò)散區(qū)FL220上而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL12，通過(guò)擴(kuò)散接觸孔1C分別與各擴(kuò)散區(qū)FL240、FL120和FL220進(jìn)行電連接。而且，鋁布線(xiàn)AL12還在多晶硅布線(xiàn)PL1的一部分上形成，通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL1進(jìn)行電連接。該鋁布線(xiàn)AL12可在電學(xué)上實(shí)現(xiàn)低阻抗連接，相當(dāng)于存儲(chǔ)端子Nb。
擴(kuò)散區(qū)FL110上面的電源布線(xiàn)LV1(第一層鋁布線(xiàn))通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL110進(jìn)行電連接，擴(kuò)散區(qū)FL121上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL121進(jìn)行電連接。
擴(kuò)散區(qū)FL230上面的位線(xiàn)BLA1(第一層鋁布線(xiàn))通過(guò)擴(kuò)散接觸孔與擴(kuò)散區(qū)FL230進(jìn)行電連接，多晶硅布線(xiàn)PL3上面的字線(xiàn)WL1通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL3進(jìn)行電連接。擴(kuò)散區(qū)FL221上面的接地布線(xiàn)LG1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL221進(jìn)行電連接。
接地布線(xiàn)LG1通過(guò)通路孔1T與接地布線(xiàn)LG2〔第二層鋁布線(xiàn)(2AL)〕進(jìn)行電連接，接地布線(xiàn)LG2通過(guò)通路孔2T與接地布線(xiàn)LG3〔第三層鋁布線(xiàn)(3AL)〕進(jìn)行電連接。
字線(xiàn)WL1通過(guò)通路孔1T與字線(xiàn)WL2(第二層鋁布線(xiàn))進(jìn)行電連接，字線(xiàn)WL2通過(guò)通路孔2T與字線(xiàn)WL3(第三層鋁布線(xiàn))進(jìn)行電連接。這三條字線(xiàn)WL1、WL2和WL3一起構(gòu)成圖4中的字線(xiàn)WL。
再有，通路孔1T就是供第一層布線(xiàn)和第二層(鋁)布線(xiàn)連接用的通路孔，通路孔2T就是供第二層布線(xiàn)與第三層(鋁)布線(xiàn)連接用的通路孔。
字線(xiàn)WL3和接地布線(xiàn)LG3彼此平行地橫穿P阱區(qū)PW0和PW1以及N阱區(qū)NW；接地布線(xiàn)LG3夾住字線(xiàn)WL3形成為兩條。
位線(xiàn)BLA2(第二層鋁布線(xiàn))通過(guò)通路孔1T與位線(xiàn)BLA1(圖3中未畫(huà)出)進(jìn)行電連接，位線(xiàn)BLB2(第二層鋁布線(xiàn))通過(guò)通路孔1T與位線(xiàn)BLB1(圖3中未畫(huà)出)進(jìn)行電連接。電源布線(xiàn)LV2(第二層鋁線(xiàn))通過(guò)通路孔1T與電源布線(xiàn)LV1(圖3中未畫(huà)出)進(jìn)行電連接。這些位線(xiàn)BLA1和BLA2以及BLB1和BLB2分別構(gòu)成圖4中的位線(xiàn)BLA和BLB。
位線(xiàn)BLA2、BLB2和電源布線(xiàn)LV2彼此平行地分別排列在P阱區(qū)PW1、PW0和N阱區(qū)NW上面沿圖中的縱向形成。
這樣，在實(shí)施例1的SRAM存儲(chǔ)單元結(jié)構(gòu)中，NMOS晶體管N1和N4在一個(gè)P阱區(qū)PW0內(nèi)形成，而NMOS晶體管N2和N3則在隔著N阱區(qū)NW的另一個(gè)P阱區(qū)PW1內(nèi)形成，因此，可以把分別與各個(gè)存儲(chǔ)端子Na和存儲(chǔ)端子Nb作電連接的N+擴(kuò)散區(qū)FL211和N+擴(kuò)散區(qū)FL220分開(kāi)來(lái)在不同的P阱區(qū)PW0和PW1內(nèi)形成。
其結(jié)果是，如果在P阱區(qū)PW0和PW1之中的一個(gè)P阱區(qū)內(nèi)所形成的N+擴(kuò)散區(qū)收集到由α射線(xiàn)或者中子束產(chǎn)生的電子，則由于中間隔著N阱區(qū)NW，在另一個(gè)P阱區(qū)卻不會(huì)受到產(chǎn)生上述電子的影響，這些電子可從該P(yáng)阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)中釋放出來(lái)。這樣就消除了導(dǎo)致存儲(chǔ)端子Na和Nb所保持的數(shù)據(jù)發(fā)生反轉(zhuǎn)的產(chǎn)生電子的現(xiàn)象，很難引起數(shù)據(jù)反轉(zhuǎn)。這就是說(shuō)，收到提高抗軟差錯(cuò)的效果(第一種效果)。
再有，由于P阱區(qū)PW0和P阱區(qū)PW1是在垂直于位線(xiàn)BLA和BLB的形成方向被隔離開(kāi)來(lái)形成的，這兩個(gè)P阱區(qū)PW0和PW1的形成不會(huì)對(duì)位線(xiàn)BLA和BLB的布線(xiàn)長(zhǎng)度造成任何影響。因此，不必因?yàn)橐纬蒔阱區(qū)PW0和PW1而加長(zhǎng)位線(xiàn)的布線(xiàn)長(zhǎng)度，仍會(huì)保持良好的存取時(shí)間(第二種效果)。
還有，由于NMOS晶體管N1和N2以及NMOS晶體管N3和N4相對(duì)于存儲(chǔ)單元中心部分(即N阱區(qū)NW的中心部分)呈點(diǎn)對(duì)稱(chēng)布局，在把實(shí)施例1的多個(gè)存儲(chǔ)單元緊靠在一起制造時(shí)還能夠提高集成度(第三種效果)。
另外，由于多晶硅布線(xiàn)PL1至PL4是沿著同一方向(圖中的橫向)形成的，具有易于控制柵極尺寸的效果，加之，多晶硅布線(xiàn)PL1和PL3(NMOS晶體管N1和N3以及PMOS晶體管P1)以及多晶硅布線(xiàn)PL2和PL4(NMOS晶體管N2和N4以及PMOS晶體管P2)都分別在一條直線(xiàn)上形成，沒(méi)有無(wú)用的區(qū)域，所以能夠減少電路面積而提高集成度(第四種效果)。
此外，在NMOS晶體管N1至N4中，由于成為漏極的區(qū)域(與存儲(chǔ)端子Na或存儲(chǔ)端子Nb進(jìn)行電連接的區(qū)域)是獨(dú)立形成的，因而在高電平下抗軟差錯(cuò)的能力得以保持(第五種效果)。
進(jìn)而，由于具有CMOS結(jié)構(gòu)的倒相器I1和I2分別由NMOS晶體管和PMOS晶體管各一個(gè)的組構(gòu)成的，這就能夠用必要的最低限度的CMOS電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)存儲(chǔ)單元(第六種效果)。
(實(shí)施例2)圖5和圖6是本發(fā)明實(shí)施例2的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖5是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖6是主要從平面上看圖5中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖5中主要從平面上看第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖與用來(lái)說(shuō)明實(shí)施例1的圖3相同，實(shí)施例2的等效電路圖與圖4相同。還有，在圖5中往往省略了圖6和圖3中所標(biāo)示的一部分符號(hào)。
如這些圖所示，在用來(lái)構(gòu)成NMOS晶體管N1的方形N+擴(kuò)散區(qū)上面，在上述N+擴(kuò)散區(qū)的中心部位彎折地形成多晶硅布線(xiàn)PL1，因而在多晶硅布線(xiàn)PL1的外側(cè)形成的是比較寬的擴(kuò)散區(qū)FL212，而在內(nèi)側(cè)形成的是比較窄的擴(kuò)散區(qū)FL213。這樣，擴(kuò)散區(qū)FL212、FL213和多晶硅布線(xiàn)PL1就構(gòu)成NMOS晶體管N1。
同樣，在用來(lái)構(gòu)成NMOS晶體管N2的方形N+擴(kuò)散區(qū)上面，在上述N+擴(kuò)散區(qū)的中心部位彎折地形成多晶硅布線(xiàn)PL2，因而在多晶硅布線(xiàn)PL2的外側(cè)形成的是比較寬的擴(kuò)散區(qū)FL223，而在內(nèi)側(cè)形成的是比較窄的擴(kuò)散區(qū)FL222。這樣，擴(kuò)散區(qū)FL222、FL223和多晶硅布線(xiàn)PL2就構(gòu)成NMOS晶體管N2。
擴(kuò)散區(qū)FL212上面的接地布線(xiàn)LG1通過(guò)兩處擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL212進(jìn)行電連接，擴(kuò)散區(qū)FL213上面的鋁布線(xiàn)AL11通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL213進(jìn)行電連接。
同樣，擴(kuò)散區(qū)FL223上面的接地布線(xiàn)通過(guò)兩處擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL223進(jìn)行電連接，擴(kuò)散區(qū)FL222上面的鋁布線(xiàn)AL12通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL222進(jìn)行電連接。其他布局結(jié)構(gòu)與實(shí)施例1相同，就不再說(shuō)明了。
實(shí)施例2由于具有以上的布局結(jié)構(gòu)，它除了有實(shí)施例1的第一、第二、第五和第六種效果外，還收到如下的效果。
用作驅(qū)動(dòng)晶體管的NMOS晶體管N1和N2的柵極寬度(溝道寬度)W可以做得比較寬。其結(jié)果是，由于位線(xiàn)BLA和BLB中的載流子消除得比較快，可以實(shí)現(xiàn)工作的高速化。
此外，因?yàn)橛米黩?qū)動(dòng)晶體管的NMOS晶體管N1和N2相對(duì)于用作存取晶體管的NMOS晶體管N3和N4來(lái)，柵極寬度W的比值取得較大，所以存儲(chǔ)單元的穩(wěn)定性也得到提高。
圖7是從平面上看兩個(gè)相鄰存儲(chǔ)單元之間布局結(jié)構(gòu)的說(shuō)明圖。再有，圖7與圖6一樣，表示的主要是圖5中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)。
圖7示出了存儲(chǔ)單元MC1的N阱區(qū)NW和P阱區(qū)PW0，以及存儲(chǔ)單元MC2的N阱區(qū)NW和P阱區(qū)PW0。
此時(shí)，NMOS晶體管N1和N2相對(duì)于各自存儲(chǔ)單元的中心部分(N阱區(qū)的中心部分)作點(diǎn)對(duì)稱(chēng)排列(相當(dāng)于實(shí)施例1的第三種效果)。因此，如圖7所示，在相鄰的存儲(chǔ)單元MC1和MC2之間，兩者的驅(qū)動(dòng)晶體管即NMOS晶體管N1(N2)彼此可以共用擴(kuò)散區(qū)FL212、字線(xiàn)WL1、接地布線(xiàn)LG1、擴(kuò)散接觸孔1C和柵極接觸孔GC各自的至少一部分，這不僅有利于提高集成度，還可以按線(xiàn)對(duì)稱(chēng)方式配置相鄰的存儲(chǔ)單元，把NMOS晶體管N1和N2的柵極寬度W做得比較寬。
這樣，由于成為NMOS晶體管N1和N2的柵極的多晶硅布線(xiàn)P1和P2形成為曲折狀，幾乎不用增大面積，便能得到與實(shí)施例1同樣高密度的存儲(chǔ)單元結(jié)構(gòu)。
而且，NMOS晶體管N1、N3和PMOS晶體管P1以及NMOS晶體管N2、N4和PMOS晶體管P2分別都在大致一條直線(xiàn)上形成，有利于提高集成度(相當(dāng)于實(shí)施例1的第四種效果)。
(實(shí)施例3)圖8至圖10是本發(fā)明實(shí)施例3的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖8是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖9是主要從平面上看圖8中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖8中主要從平面上看第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖與用來(lái)說(shuō)明實(shí)施例1的圖3相同。在圖8中往往省略了圖9和圖3中所標(biāo)示的一部分符號(hào)。
圖10是具有圖8、圖9和圖3所示布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路圖。如該圖所示，在NMOS晶體管N1和PMOS晶體管P1的柵極與存儲(chǔ)端子Nb之間插有電阻R1，在NMOS晶體管N2和PMOS晶體管P2的柵極與存儲(chǔ)端子Na之間插有電阻R2。其他結(jié)構(gòu)則與圖4所示的實(shí)施例1相同，就不再說(shuō)明了。
下面，參照?qǐng)D8、圖9和圖3來(lái)敘述實(shí)施例3的存儲(chǔ)單元結(jié)構(gòu)。
如這些圖所示，用作NMOS晶體管N1和PMOS晶體管P1的柵極的多晶硅布線(xiàn)PL13(相當(dāng)于實(shí)施例1中的多晶硅布線(xiàn)PL1)與用作R1的高阻金屬布線(xiàn)M00進(jìn)行電連接，而該高阻金屬布線(xiàn)M00則通過(guò)通路孔0T與作為存儲(chǔ)端子Nb的鋁布線(xiàn)AL12進(jìn)行電連接。從作用上看，通路孔0T就是供多晶硅布線(xiàn)及在同一層形成的高阻金屬布線(xiàn)M00與第一層布線(xiàn)連接用的通路孔。
同樣，用作NMOS晶體管N2和PMOS晶體管P2的柵極的多晶硅布線(xiàn)PL14(相當(dāng)于實(shí)施例1中的多晶硅布線(xiàn)PL2)，與用作R2的高阻金屬布線(xiàn)M01進(jìn)行電連接，而該高阻金屬布線(xiàn)M01通過(guò)通路孔0T與作為存儲(chǔ)端子Na的鋁布線(xiàn)AL11進(jìn)行電連接。
再有，用來(lái)形成高阻金屬布線(xiàn)M00和M01的材料，例如可以是鎢一類(lèi)電阻率比CoSi(硅化鈷)高的材料。至于其他結(jié)構(gòu)，則與圖1至圖3所示的實(shí)施例1相同，就不再說(shuō)明了。
實(shí)施例3由于具有上述存儲(chǔ)單元結(jié)構(gòu)，它除了有實(shí)施例1的第一至第六種效果外，還收到如下效果。
實(shí)施例3的存儲(chǔ)單元，由于信號(hào)通過(guò)R1和R2傳播會(huì)發(fā)生延遲，為使存儲(chǔ)單元內(nèi)保持的數(shù)據(jù)發(fā)生反轉(zhuǎn)的響應(yīng)時(shí)間就加長(zhǎng)。其結(jié)果是，當(dāng)有α射線(xiàn)或中子束產(chǎn)生出電子時(shí)，即使引起存儲(chǔ)端子Na和Nb中一個(gè)存儲(chǔ)端子的電位發(fā)生反轉(zhuǎn)，在另一個(gè)存儲(chǔ)端子的數(shù)據(jù)反轉(zhuǎn)以前，前者就已經(jīng)恢復(fù)到原來(lái)的保持狀態(tài)，從而更難發(fā)生軟差錯(cuò)。
(實(shí)施例4)圖11和圖12是本發(fā)明實(shí)施例4的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖11是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖12是主要從平面上看圖11中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖11中主要從平面上看第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖與用來(lái)說(shuō)明實(shí)施例1的圖3相同，圖11中往往省略了圖12和圖3中所標(biāo)示的一部分符號(hào)。此外，具有實(shí)施例4布局結(jié)構(gòu)結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路圖與實(shí)施例3中表示的圖10相同。
下面，參照?qǐng)D11、圖12和圖3來(lái)敘述實(shí)施例4的SRAM存儲(chǔ)單元的結(jié)構(gòu)。
如這些圖所示，在用作NMOS晶體管N1和PMOS晶體管P1的柵極的多晶硅布線(xiàn)PL13和PL17(相當(dāng)于實(shí)施例1中的多晶硅布線(xiàn)PL1)中，用作電阻R1的多晶硅布線(xiàn)PL17采用的是電阻率比多晶硅布線(xiàn)PL13高的高阻材料。例如，在多晶硅布線(xiàn)PL13用CoSi形成時(shí)，多晶硅布線(xiàn)PL17則用電阻率比CoSi高的材料來(lái)形成。
而且，多晶硅布線(xiàn)PL17通過(guò)柵極接觸孔GC與作為存儲(chǔ)端子Nb的鋁布線(xiàn)AL12進(jìn)行電連接。
同樣，在用作NMOS晶體管N2和PMOS晶體管P2的柵極的多晶硅布線(xiàn)PL14和PL18(相當(dāng)于實(shí)施例1中的多晶硅布線(xiàn)PL2)中，用作電阻R2的多晶硅布線(xiàn)PL18采用了電阻率比多晶硅布線(xiàn)PL14高的材料來(lái)形成，多晶硅布線(xiàn)PL18通過(guò)柵極接觸孔GC與作為存儲(chǔ)端子Na的鋁布線(xiàn)AL11進(jìn)行電連接。其他結(jié)構(gòu)則與圖1至圖3所示的實(shí)施例1相同，就不再說(shuō)明了。
實(shí)施例4由于具有上述存儲(chǔ)單元結(jié)構(gòu)，除了有實(shí)施例1的第一至第六種效果外，還收到如下的效果。
實(shí)施例4的存儲(chǔ)單元，由于信號(hào)通過(guò)R1和R2傳播時(shí)會(huì)發(fā)生延遲，為使存儲(chǔ)單元內(nèi)保持的數(shù)據(jù)發(fā)生反轉(zhuǎn)的響應(yīng)時(shí)間就加長(zhǎng)。其結(jié)果是，當(dāng)有α射線(xiàn)和中子束產(chǎn)生出電子時(shí)，即使引起存儲(chǔ)端子Na和Nb中一個(gè)存儲(chǔ)端子的電位發(fā)生反轉(zhuǎn)，在另一個(gè)存儲(chǔ)端子的數(shù)據(jù)反轉(zhuǎn)之前，前者就已經(jīng)恢復(fù)到原來(lái)的保持狀態(tài)，從而更難發(fā)生軟差錯(cuò)。
(實(shí)施例5)
圖13至圖15是本發(fā)明實(shí)施例5的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖13是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖14主要是從平面上看圖13中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖13中主要從平面上看第一鋁布線(xiàn)層下面布局結(jié)構(gòu)的說(shuō)明圖與用來(lái)說(shuō)明實(shí)施例1的圖2(不同之處在于字線(xiàn)WL2被分為字線(xiàn)WLA2和WLB2)相同。圖13中往往省略了圖14和圖2中所標(biāo)示的一部分符號(hào)。
圖15是具有圖13、圖14和圖2所示布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路圖。如該圖所示，字線(xiàn)WLA連接到NMOS晶體管N3的柵極，與字線(xiàn)WLA獨(dú)立的字線(xiàn)WLB連接到NMOS晶體管N4的柵極。再有，其他結(jié)構(gòu)與圖4所示的實(shí)施例1相同，就不再說(shuō)明了。
下面，參照?qǐng)D13、圖14和圖2來(lái)敘述實(shí)施例5存儲(chǔ)單元的結(jié)構(gòu)。
多晶硅布線(xiàn)PL3通過(guò)柵極接觸孔GC與字線(xiàn)WLA1(第一層鋁布線(xiàn))進(jìn)行電連接，字線(xiàn)WLA1通過(guò)通路孔1T與字線(xiàn)WLA2(第二層鋁布線(xiàn))進(jìn)行電連接，字線(xiàn)WLA2通過(guò)通路孔2T與字線(xiàn)WLA3(第三層鋁布線(xiàn))進(jìn)行電連接。這三條字線(xiàn)WLA1、WLA2和WLA3一起構(gòu)成了圖15中的字線(xiàn)WLA。
同樣，多晶硅布線(xiàn)PL4通過(guò)柵極接觸孔GC與字線(xiàn)WLB1(第一層鋁布線(xiàn))進(jìn)行電連接，字線(xiàn)WLB1通過(guò)通路孔1T與字線(xiàn)WLB2(第二層鋁布線(xiàn))進(jìn)行電連接，字線(xiàn)WLB2通過(guò)通路孔2T與字線(xiàn)WLB3(第三層鋁布線(xiàn))進(jìn)行電連接。這三條字線(xiàn)WLB1、WLB2和WLB3一起構(gòu)成了圖15中的字線(xiàn)WLB。
字線(xiàn)WLA3、WLB3和接地布線(xiàn)LG3橫穿P阱區(qū)PW0和PW1以及N阱區(qū)NW，彼此平行地形成。接地布線(xiàn)LG3夾著字線(xiàn)WLA3和WLB3形成了兩條。再有，其他布局結(jié)構(gòu)則與實(shí)施例1相同，就不再說(shuō)明了。
實(shí)施例5由于具有上述存儲(chǔ)單元結(jié)構(gòu)，除了有實(shí)施例1的第一至第六種效果外，還收到如下效果。
如圖15的等效電路所示，因?yàn)檫B接到作為存取晶體管的NMOS晶體管N3和N4的柵極的字線(xiàn)WLA分為WLA和WLB，這就有可能實(shí)現(xiàn)能用于FIFO存儲(chǔ)器中的存儲(chǔ)單元結(jié)構(gòu)。
(實(shí)施例6)圖16至圖18是本發(fā)明實(shí)施例6的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖16是從平面上看所有各層布局結(jié)構(gòu)的說(shuō)明圖。圖17是主要從平面上看圖16中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的平面圖。圖18是主要從平面上看圖16中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的平面圖。再有，圖16往往省略了圖17和圖18中所標(biāo)示的一部分符號(hào)。另外，具有實(shí)施例6布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路與實(shí)施例5中所示的圖15相同。
下面，參照?qǐng)D16至圖18來(lái)介紹實(shí)施例6存儲(chǔ)單元的結(jié)構(gòu)。
在用于NMOS晶體管N3和N4的N+擴(kuò)散區(qū)內(nèi)，其源/漏形成區(qū)方向變向，與其他的NMOS晶體管N1和N2以及PMOS晶體管P1和P2的源/漏形成區(qū)方向成90°。這就是說(shuō)，用于NMOS晶體管N4的擴(kuò)散區(qū)FL242和FL243以及用于NMOS晶體管N3的擴(kuò)散區(qū)FL232和FL233，在圖中是在橫向形成。
而且，擴(kuò)散區(qū)FL243上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL243進(jìn)行電連接，位線(xiàn)BLB2(第二層鋁布線(xiàn))通過(guò)通路孔1T與位線(xiàn)BLB1(圖18中未畫(huà)出)進(jìn)行電連接。
同樣，構(gòu)成NMOS晶體管N3的擴(kuò)散區(qū)FL232上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL232進(jìn)行電連接，位線(xiàn)BLA2(第二層鋁布線(xiàn))通過(guò)通路孔1T與位線(xiàn)BLA1(圖18中未畫(huà)出)進(jìn)行電連接。
位線(xiàn)BLA2和BLB2橫穿P阱區(qū)PW0、PW1和N阱區(qū)NW，彼此平行地排列。
接地布線(xiàn)LG1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL210和擴(kuò)散區(qū)FL221進(jìn)行電連接，接地布線(xiàn)LG2通過(guò)通路孔1T與接地布線(xiàn)LG1(圖18中未畫(huà)出)進(jìn)行電連接，接地布線(xiàn)LG3通過(guò)通路孔2T與布線(xiàn)LG2進(jìn)行電連接。
電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL110和FL120進(jìn)行電連接，電源布線(xiàn)LV2通過(guò)通路孔1T與電源布線(xiàn)LV1(圖18中未畫(huà)出)進(jìn)行電連接，電源布線(xiàn)LV3通過(guò)通路孔2T與電源布線(xiàn)LV2進(jìn)行電連接。
字線(xiàn)WLA1通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL23進(jìn)行電連接，字線(xiàn)WLA2通過(guò)通路孔1T與字線(xiàn)WLA1(圖18中未畫(huà)出)進(jìn)行電連接，字線(xiàn)WLA3(第三層鋁布線(xiàn))通過(guò)通路孔2T與字線(xiàn)WLA2進(jìn)行電連接。
同樣，字線(xiàn)WLB1通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL24進(jìn)行電連接，字線(xiàn)WLB2通過(guò)通路孔1T與字線(xiàn)WLB1(圖18中未畫(huà)出)進(jìn)行電連接，字線(xiàn)WLB3(第三層鋁布線(xiàn))通過(guò)通路孔2T與字線(xiàn)WLB2進(jìn)行電連接。
(第一)接地布線(xiàn)LG3、字線(xiàn)WLB3、電源布線(xiàn)LV3、字線(xiàn)WLA3、(第二)接地布線(xiàn)LG3，均在圖中的縱向彼此平行地形成。(第一)接地布線(xiàn)LG3和字線(xiàn)WLB3在P阱區(qū)PW0上面形成，電源布線(xiàn)LV3在N阱區(qū)NW上面形成，字線(xiàn)WLA3和(第二)接地布線(xiàn)LG3在P阱區(qū)PW1上面形成。
實(shí)施例6由于具有上述存儲(chǔ)單元結(jié)構(gòu)，除了有實(shí)施例1的第一、第二、第三、第五和第六種效果外，還收到與實(shí)施例5的固有效果相同的效果。
(實(shí)施例7)圖19至圖21是本發(fā)明實(shí)施例7的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖19是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖20是主要從平面上看圖19中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。圖21是主要從平面上看圖19中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖19中往往省略了圖20和圖21中所標(biāo)示的一部分符號(hào)。另外，具有實(shí)施例7布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路圖與實(shí)施例1中所示的圖4相同。
下面，參照?qǐng)D19至圖21來(lái)敘述實(shí)施例7存儲(chǔ)單元的結(jié)構(gòu)。
NMOS晶體管N3和N4的共用多晶硅布線(xiàn)PL5從P阱區(qū)PW0延伸到N阱區(qū)NW和P阱區(qū)PW1上形成，該共用多晶硅布線(xiàn)P15被用作圖4中的字線(xiàn)WL。
除了多晶硅布線(xiàn)PL1和PL2的圖形形狀、連接多晶硅布線(xiàn)PL1和鋁布線(xiàn)AL12的柵極接觸孔GC的位置以及連接多晶硅布線(xiàn)PL2和鋁布線(xiàn)AL11的柵極接觸孔的位置等有所不同外，其他結(jié)構(gòu)均與圖5、圖6和圖3中所示的實(shí)施例2相同。
實(shí)施例7由于具有上述存儲(chǔ)單元結(jié)構(gòu)，收到與實(shí)施例2相同的效果。此外，由于安排字線(xiàn)WL時(shí)不需要通路孔1T和2T以及字線(xiàn)WL2和WL3，可以減少必要的層數(shù)，因而收到降低成本的效果。
(實(shí)施例8)圖22至圖25是本發(fā)明實(shí)施例8的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖22是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖23是主要從平面上看圖22中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。圖24是主要從平面上看圖22中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖22中往往省略了圖23和24中所標(biāo)示的一部分符號(hào)。
另外，圖25是具有圖22至圖24所示布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路圖。如該圖所示，實(shí)施例8的SRAM存儲(chǔ)單元由NMOS晶體管N1和N2、N5至N8以及PMOS晶體管P1和P2構(gòu)成。
NMOS晶體管N5插在位線(xiàn)BLA和存儲(chǔ)端子Nb之間，NMOS晶體管N6插在位線(xiàn)BLA和存儲(chǔ)端子Na之間，NMOS晶體管N5和N6的柵極同接到字線(xiàn)WLB。
NMOS晶體管N7插在位線(xiàn)BLB和存儲(chǔ)端子Na之間，NMOS晶體管N8插在位線(xiàn)BLB和存儲(chǔ)端子Nb之間，NMOS晶體管N7和N8的柵極同接到字線(xiàn)WLB。
作為驅(qū)動(dòng)晶體管的PMOS晶體管P1和P2在N阱區(qū)NW內(nèi)形成，作為驅(qū)動(dòng)晶體管的NMOS晶體管N1和作為存取晶體管的NMOS晶體管N7和N8在P阱區(qū)PW0內(nèi)形成，作為驅(qū)動(dòng)晶體管的NMOS晶體管N2和作為存取晶體管的NMOS晶體管N5和N6在P阱區(qū)PW1內(nèi)形成。P阱區(qū)PW0和P阱區(qū)PW1夾著N阱區(qū)NW，分別形成在其兩側(cè)。至于其他結(jié)構(gòu)，與圖15中所示的實(shí)施例5的等效電路相同。
下面，參照?qǐng)D22至圖24來(lái)敘述實(shí)施例8存儲(chǔ)單元的結(jié)構(gòu)。
在N阱區(qū)NW內(nèi)，由P+擴(kuò)散區(qū)FL110、FL111和多晶硅布線(xiàn)PL17構(gòu)成PMOS晶體管P1，由P+擴(kuò)散區(qū)FL120、FL121和多晶硅布線(xiàn)PL18構(gòu)成PMOS晶體管P2。
在P阱區(qū)PW0內(nèi)，由N+擴(kuò)散區(qū)FL212、FL213和多晶硅布線(xiàn)PL17構(gòu)成NMOS晶體管N1，由N+擴(kuò)散區(qū)FL244、FL245和多晶硅布線(xiàn)PL20構(gòu)成NMOS晶體管N7，由N+擴(kuò)散區(qū)FL246、FL247和多晶硅布線(xiàn)PL20構(gòu)成NMOS晶體管N8。再有，多晶硅布線(xiàn)PL17從 N阱區(qū)NW橫跨到P阱區(qū)PW0形成，從而作為NMOS晶體管N1和PMOS晶體管P1的共同柵極，多晶硅布線(xiàn)PL20也為NMOS晶體管N7和N8所共有。
在P阱區(qū)PW1內(nèi)，由N+擴(kuò)散區(qū)FL222、FL223和多晶硅布線(xiàn)PL18構(gòu)成NMOS晶體管N2，由N+擴(kuò)散區(qū)FL234、FL235和多晶硅布線(xiàn)PL19構(gòu)成NMOS晶體管N5，由N+擴(kuò)散區(qū)FL236、FL237和多晶硅布線(xiàn)PL19構(gòu)成NMOS晶體管N6。再有，多晶硅布線(xiàn)PL18從N阱區(qū)NW橫跨到P阱區(qū)PW1形成，從而作為NMOS晶體管N2和PMOS晶體管P2的共同柵極，多晶硅布線(xiàn)PL19也為NMOS晶體管N5和N6所共有。再有，上述擴(kuò)散區(qū)通過(guò)注入雜質(zhì)并使雜質(zhì)擴(kuò)散得到。
擴(kuò)散區(qū)FL212上面的接地布線(xiàn)LG1通過(guò)兩個(gè)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL212進(jìn)行電連接，擴(kuò)散區(qū)FL245上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL245進(jìn)行電連接，擴(kuò)散區(qū)FL247上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL247進(jìn)行電連接。
從擴(kuò)散區(qū)FL244延伸到擴(kuò)散區(qū)FL213、FL111和FL234而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL15，通過(guò)擴(kuò)散接觸孔1C分別與各擴(kuò)散區(qū)FL244、FL213、FL111和FL234進(jìn)行電連接。另外，鋁布線(xiàn)AL15還在多晶硅布線(xiàn)PL18的一部分上形成，并通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL18進(jìn)行電連接。該鋁布線(xiàn)AL15可在電學(xué)上實(shí)現(xiàn)低阻抗連接，相當(dāng)于存儲(chǔ)端子Na。
多晶硅布線(xiàn)PL20通過(guò)柵極接觸孔GC與字線(xiàn)WLB1進(jìn)行電連接。
擴(kuò)散區(qū)FL110上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL110進(jìn)行電連接，擴(kuò)散區(qū)FL121上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL121進(jìn)行電連接。
接地布線(xiàn)LG1通過(guò)兩個(gè)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL223進(jìn)行電連接，擴(kuò)散區(qū)FL234上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL234進(jìn)行電連接，擴(kuò)散區(qū)FL236上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL236進(jìn)行電連接。
從擴(kuò)散區(qū)FL235延伸到擴(kuò)散區(qū)FL222、FL120和FL246而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AC16，通過(guò)擴(kuò)散接觸孔1C分別與各個(gè)擴(kuò)散區(qū)FL235、FL222、FL120和FL246進(jìn)行電連接。另外，鋁布線(xiàn)AL16還在多晶硅布線(xiàn)PL17的一部分上形成，并通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL17進(jìn)行電連接。該鋁布線(xiàn)AL16可在電學(xué)上實(shí)現(xiàn)低阻抗連接，相當(dāng)于存儲(chǔ)端子Nb。
多晶硅布線(xiàn)PL19上面的字線(xiàn)WLA1通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL19進(jìn)行電連接。
接地布線(xiàn)LG1通過(guò)通路孔1T與接地布線(xiàn)LG2進(jìn)行電連接，接地布線(xiàn)LG2通過(guò)通路孔2T與接地布線(xiàn)LG3進(jìn)行電連接。
字線(xiàn)WLA1通過(guò)通路孔1T與字線(xiàn)WLA2進(jìn)行電連接，字線(xiàn)WLA2通過(guò)通路孔2T與字線(xiàn)WLA3進(jìn)行電連接。這三條字線(xiàn)WLA1、WLA2和WLA3構(gòu)成了圖25中的字線(xiàn)WLA。
同樣，字線(xiàn)WLB1通過(guò)通路孔1T與字線(xiàn)WLB2進(jìn)行電連接，字線(xiàn)WLB2通過(guò)通路孔2T與字線(xiàn)WLB2進(jìn)行電連接。這三條字線(xiàn)WLB1、WLB2和WLB3構(gòu)成了圖25中的字線(xiàn)WLB。
字線(xiàn)WLA3、WLB3和接地布線(xiàn)LG3橫穿P阱區(qū)PW0、PW1和N阱區(qū)NW，彼此平行地形成，接地布線(xiàn)LG3夾著字線(xiàn)WLA3和WLB3形成了兩條。
位線(xiàn)BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。
同樣，位線(xiàn)BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。
電源布線(xiàn)LV2通過(guò)通路孔1T與電源布線(xiàn)LV1進(jìn)行電連接。這些位線(xiàn)BLA1和BLA2、BLA1和BLA2、BLB1和BLB2，以及BLB1和BLB2，分別構(gòu)成圖25中的位線(xiàn)BLA、BLA、BLB和BLB。
位線(xiàn)對(duì)BLA2和BLA2、位線(xiàn)對(duì)BLB2和BLB2，以及電源布線(xiàn)LV2在圖中的縱向彼此平行地分別在P阱區(qū)PW0、PW1和N阱區(qū)NW上形成。
就這樣，在實(shí)施例8的SRAM存儲(chǔ)單元結(jié)構(gòu)中，NMOS晶體管N1、N7和N8在一個(gè)P阱區(qū)PW0內(nèi)形成，而NMOS晶體管N2、N5和N6則隔著N阱區(qū)NW在另一個(gè)P阱區(qū)PW1內(nèi)形成。因此，分別與各個(gè)存儲(chǔ)端子Na和Nb作電連接的N+擴(kuò)散區(qū)FL213和N+擴(kuò)散區(qū)FL222，可以被分開(kāi)來(lái)分別在不同的P阱區(qū)PW0和PW1內(nèi)形成。
其結(jié)果是，可以收到實(shí)施例1的第一種效果，即提高抗軟差錯(cuò)的能力。
而且，P阱區(qū)PW0和PW1是垂直于位線(xiàn)對(duì)BLA和BLA以及位線(xiàn)對(duì)BLB和BLB的形成方向分開(kāi)形成的，因此，兩個(gè)P阱區(qū)PW0和PW1的形成就不會(huì)對(duì)位線(xiàn)對(duì)BLA和BLA以及位線(xiàn)對(duì)BLB和BLB的布線(xiàn)長(zhǎng)度產(chǎn)生任何影響。這樣一來(lái)，不用因形成P阱區(qū)PW0和PW1而增加位線(xiàn)的布線(xiàn)長(zhǎng)度，也能保持良好的存取時(shí)間，即收到實(shí)施例1的第二種效果。
另外，NMOS晶體管N1和N2、NMOS晶體管N5和N7以及NMOS晶體管N6和N8分別相對(duì)于存儲(chǔ)單元的中心部分(N阱區(qū)NW的中心部分)作點(diǎn)對(duì)稱(chēng)排列，因此，在把實(shí)施例8的多個(gè)存儲(chǔ)單元緊靠在一起形成時(shí)，集成度得以提高(相當(dāng)于實(shí)施例1的第三種效果)。
另外，把多晶硅布線(xiàn)PL17至PL20在同一方向(圖上的橫向)形成，從而收到容易控制柵極尺寸的效果，進(jìn)而，因?yàn)槎嗑Ч璨季€(xiàn)PL17和PL19以及多晶硅布線(xiàn)PL18和PL20分別在一條直線(xiàn)上形成，沒(méi)有無(wú)用的區(qū)域，所以可以減小電路面積而提高集成度(相當(dāng)于實(shí)施例1的第四種效果)。
再有，在形成NMOS晶體管N1、N2和N5至N8時(shí)，各自的漏極區(qū)都是獨(dú)立形成的，這就在高電平下抗軟差錯(cuò)的能力得以保持。
再有，由于CMOS結(jié)構(gòu)的倒相器I1和I2分別由NMOS晶體管和PMOS晶體管各一個(gè)的組構(gòu)成，從而可以采用必要的最低限度的CMOS電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)存儲(chǔ)單元。
此外，如圖25所示，實(shí)施例8的存儲(chǔ)單元由于使用了兩條字線(xiàn)WLA和WLB以及兩個(gè)位線(xiàn)對(duì)(位線(xiàn)對(duì)BLA和BLA以及位線(xiàn)對(duì)BLB和BLB)，因而可以實(shí)現(xiàn)二端口存儲(chǔ)單元。
(實(shí)施例9)圖26至28是本發(fā)明實(shí)施例9的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖26示出了從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖27是主要從平面上看圖26中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。圖28是主要從平面上看圖26中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖26中往往省略了圖27和圖28中所標(biāo)示的一部分符號(hào)。
另外，具有實(shí)施例9布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路，與圖25中所示的實(shí)施例8相同。
下面，參照?qǐng)D26至圖28來(lái)敘述實(shí)施例9存儲(chǔ)單元的結(jié)構(gòu)，重心放在它與實(shí)施例8的不同之處。
在P阱區(qū)PW0內(nèi)，由N+擴(kuò)散區(qū)FL214、FL215和多晶硅布線(xiàn)PL31構(gòu)成NMOS晶體管N1。此時(shí)，在構(gòu)成NMOS晶體管N1的N+擴(kuò)散區(qū)(FL214和FL215)的上面，使多晶硅布線(xiàn)PL31形成兩個(gè)成90°的大彎。因此，可以把NMOS晶體管N1的柵極設(shè)定為比其他NMOS晶體管N5至N8要寬。
由N+擴(kuò)散區(qū)FL270、FL271和多晶硅布線(xiàn)PL37構(gòu)成NMOS晶體管N7，由N+擴(kuò)散區(qū)FL280、FL281和多晶硅布線(xiàn)PL38構(gòu)成NMOS晶體管N8。
再有，多晶硅布線(xiàn)PL31從N阱區(qū)NW橫跨到P阱區(qū)PW0形成，成為NMOS晶體管N1和PMOS晶體管P1的共同柵極。
在P阱區(qū)PW1內(nèi)，由N+擴(kuò)散區(qū)FL224、FL225和多晶硅布線(xiàn)PL32構(gòu)成NMOS晶體管N2。此時(shí)，在構(gòu)成NMOS晶體管N2的N+擴(kuò)散區(qū)(FL224和FL225)的上面，使多晶硅布線(xiàn)PL32形成兩個(gè)成90°的大彎，因此，可以把NMOS晶體管N2的柵極設(shè)定為比其他NMOS晶體管N5至N8要寬。
由N+擴(kuò)散區(qū)FL250、FL251和多晶硅布線(xiàn)PL35構(gòu)成NMOS晶體管N5，由N+擴(kuò)散區(qū)FL260、FL261和多晶硅布線(xiàn)PL36構(gòu)成NMOS晶體管N6。
再有，多晶硅布線(xiàn)PL32從N阱區(qū)NW橫跨到P阱區(qū)PW1形成，成為NMOS晶體管N2和PMOS晶體管P2的共同柵極。再有，上述擴(kuò)散區(qū)通過(guò)注入雜質(zhì)并使雜質(zhì)擴(kuò)散得到。
擴(kuò)散區(qū)FL214上面的兩條接地布線(xiàn)LG1通過(guò)各自的擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL214進(jìn)行電連接，擴(kuò)散區(qū)FL271上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL271進(jìn)行電連接，擴(kuò)散區(qū)FL280上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL280進(jìn)行電連接。
從擴(kuò)散區(qū)FL281延伸到擴(kuò)散區(qū)FL215、FL111和FL251而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL17，通過(guò)擴(kuò)散接觸孔1C分別與各個(gè)擴(kuò)散區(qū)FL281、FL215、FL111和FL251進(jìn)行電連接。進(jìn)而，鋁布線(xiàn)AL17還在多晶硅布線(xiàn)PL32的一部分上形成，通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL32進(jìn)行電連接。該鋁布線(xiàn)AL17可在電學(xué)上實(shí)現(xiàn)低阻抗連接，相當(dāng)于存儲(chǔ)端子Na。
多晶硅布線(xiàn)PL37和PL38通過(guò)各自的柵極接觸孔GC都與字線(xiàn)WLB1進(jìn)行電連接。
擴(kuò)散區(qū)FL110上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL110進(jìn)行電連接，擴(kuò)散區(qū)FL121上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)121進(jìn)行電連接。
兩條接地布線(xiàn)LG1通過(guò)各自的擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL224進(jìn)行電連接，擴(kuò)散區(qū)FL250上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)PL250進(jìn)行電連接，擴(kuò)散區(qū)FL261上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔與擴(kuò)散區(qū)FL261進(jìn)行電連接。
從擴(kuò)散區(qū)FL260、延伸到FL224、FL120和FL270而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL18，通過(guò)擴(kuò)散接觸孔1C分別與各個(gè)擴(kuò)散區(qū)FL260、FL224、FL120和FL270進(jìn)行電連接。進(jìn)而，鋁布線(xiàn)AL18還在多晶硅布線(xiàn)PL31的一部分上形成，通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL31進(jìn)行電連接。該鋁布線(xiàn)AL18可在電學(xué)上實(shí)現(xiàn)低阻抗連接，相當(dāng)于存儲(chǔ)端子Nb。
多晶硅布線(xiàn)PL35和PL36上面的字線(xiàn)WLA1，通過(guò)柵極接觸孔GC分別與多晶硅布線(xiàn)PL35和PL36進(jìn)行電連接。
接地布線(xiàn)LG1通過(guò)通路孔1T與接地布線(xiàn)LG2進(jìn)行電連接，接地布線(xiàn)LG2通過(guò)通路孔2T與接地布線(xiàn)LG3進(jìn)行電連接。
字線(xiàn)WLA1通過(guò)通路孔1T與字線(xiàn)WLA2進(jìn)行電連接，字線(xiàn)WLA2通過(guò)通路孔2T與字線(xiàn)WLA3進(jìn)行電連接。同樣，字線(xiàn)WLB1通過(guò)通路孔1T與字線(xiàn)WLB2進(jìn)行電連接，字線(xiàn)WLB2通過(guò)通路孔2T與字線(xiàn)WLB3進(jìn)行電連接。
位線(xiàn)BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。
同樣，BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。另外，電源布線(xiàn)LV2通過(guò)通路孔1T與電源布線(xiàn)LV1進(jìn)行電連接。
就這樣，在實(shí)施例9的SRAM存儲(chǔ)單元結(jié)構(gòu)中，NMOS晶體管N1、N7和N8在一個(gè)P阱區(qū)PW0內(nèi)形成，而NMOS晶體管N2、N5和N6則隔著N阱區(qū)NW在另一個(gè)P阱區(qū)PW1內(nèi)形成，因此，可以收到實(shí)施例1的第一種效果，即提高抗軟差錯(cuò)的能力。
另外，P阱區(qū)PW0和PW1被分開(kāi)來(lái)在與位線(xiàn)對(duì)BLA和BLA以及位線(xiàn)對(duì)BLB和BLB形成方向垂直的方向上形成，可以保持良好的存取時(shí)間即收到實(shí)施例1的第二種效果。
另外，同實(shí)施例8一樣，在實(shí)施例9中，NMOS晶體管N1和N2，NMOS晶體管N5和N7，以及NMOS晶體管N6和N8，分別都相對(duì)于存儲(chǔ)單元的中心部分作點(diǎn)對(duì)稱(chēng)排列，這將有利于在把實(shí)施例9的多個(gè)存儲(chǔ)單元緊靠在一起形成時(shí)提高集成度(相當(dāng)于實(shí)施例1的第三種效果)。
此外，NMOS晶體管N1、N2、N5至N8各自的漏極區(qū)都是獨(dú)立形成的，這就在高電平下抗軟差錯(cuò)的能力得以保持(相當(dāng)于實(shí)施例1的第五種效果)。
此外，CMOS結(jié)構(gòu)的倒相器I1和I2分別由NMOS晶體管和PMOS晶體管各一個(gè)的組構(gòu)成，從而可以采用必要的最低限度的CMOS電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)存儲(chǔ)單元(相當(dāng)于實(shí)施例1的第六種效果)。
此外，同實(shí)施例8一樣，實(shí)施例9的存儲(chǔ)單元也能夠成為二端口存儲(chǔ)單元。
此外，由于加寬了作為驅(qū)動(dòng)晶體管的NMOS晶體管N1和N2的柵極寬度(溝道寬度)W，與實(shí)施例2一樣，這將有利于工作的高速化和提高存儲(chǔ)單元的穩(wěn)定性。
(實(shí)施例10)圖29至圖30是本發(fā)明實(shí)施例10的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖29是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖30是主要從平面上看圖29中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。圖31是主要從平面上看圖29中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。圖29中往往省略了圖30和圖31中所標(biāo)示的一部分符號(hào)。
另外，具有實(shí)施例10布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路，與圖25中所示的實(shí)施例8相同。
下面，參照?qǐng)D29至圖31來(lái)敘述實(shí)施例10的存儲(chǔ)單元的結(jié)構(gòu)。
在N阱區(qū)NW內(nèi)，由P+擴(kuò)散區(qū)FL110、FL111和多晶硅布線(xiàn)PL41構(gòu)成PMOS晶體管P1，由P+擴(kuò)散區(qū)FL120、FL121和多晶硅布線(xiàn)PL42構(gòu)成PMOS晶體管P2。
在P阱區(qū)PW0內(nèi)，由N+擴(kuò)散區(qū)FL210、FL211和多晶硅布線(xiàn)PL41構(gòu)成NMOS晶體管N1，由N+擴(kuò)散區(qū)FL270、FL271和多晶硅布線(xiàn)PL47構(gòu)成NMOS晶體管N7，由N+擴(kuò)散區(qū)FL280、FL281和多晶硅布線(xiàn)PL47構(gòu)成NMOS晶體管N8。再有，多晶硅布線(xiàn)PL41從N阱區(qū)NW橫跨到P阱區(qū)PW0形成，從而成為NMOS晶體管N1和PM0S晶體管P1的共同柵極，多晶硅布線(xiàn)P47則為NMOS晶體管N7和N8所共有。
在P阱區(qū)PW1內(nèi)，由N+擴(kuò)散區(qū)FL220、FL221和多晶硅布線(xiàn)PL42構(gòu)成NMOS晶體管N2，由N+擴(kuò)散區(qū)FL250、FL251和多晶硅布線(xiàn)PL45構(gòu)成NMOS晶體管N5，由N+擴(kuò)散區(qū)FL260、FL261和多晶硅布線(xiàn)PL45構(gòu)成NMOS晶體管N6。再有，多晶硅布線(xiàn)PL42從N阱區(qū)NW橫跨到P阱區(qū)PW1形成，從而成為NMOS晶體管N2和PMOS晶體管P2的共同柵極，多晶硅布線(xiàn)PL45則為NMOS晶體管N5和N6所共有。再有，上述擴(kuò)散區(qū)可以通過(guò)注入雜質(zhì)并使雜質(zhì)擴(kuò)散得到。
擴(kuò)散區(qū)FL210上面的接地布線(xiàn)LG1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL210進(jìn)行電連接，擴(kuò)散區(qū)FL271上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL271進(jìn)行電連接，擴(kuò)散區(qū)FL281上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL281進(jìn)行電連接。
從擴(kuò)散區(qū)FL270(FL211)延伸到擴(kuò)散區(qū)FL111而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL17，通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL270(FL211)進(jìn)行電連接。
此外，鋁布線(xiàn)AL17還與多晶硅布線(xiàn)PL42進(jìn)行電連接。多晶硅布線(xiàn)PL42通過(guò)共用接觸區(qū)SC分別與擴(kuò)散區(qū)FL111和擴(kuò)散區(qū)FL261進(jìn)行電連接。這里所謂的“共用接觸區(qū)”，是指用一個(gè)共同的接觸區(qū)使擴(kuò)散區(qū)和多晶硅之間實(shí)現(xiàn)電連接。
鋁布線(xiàn)AL17可在電學(xué)上實(shí)現(xiàn)低阻抗連接。鋁布線(xiàn)AL17、兩個(gè)共用接觸區(qū)SC和多晶硅布線(xiàn)PL42相當(dāng)于存儲(chǔ)端子Na。
多晶硅布線(xiàn)PL47通過(guò)柵極接觸孔GC與字線(xiàn)WLB1進(jìn)行電連接。
擴(kuò)散區(qū)FL110上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL110進(jìn)行電連接，擴(kuò)散區(qū)FL121上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL121進(jìn)行電連接。
接地布線(xiàn)LG1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL221進(jìn)行電連接，擴(kuò)散區(qū)FL250上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL250進(jìn)行電連接，擴(kuò)散區(qū)FL260上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL260進(jìn)行電連接。
從擴(kuò)散區(qū)FL251(FL220)延伸到擴(kuò)散區(qū)FL120而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL18，通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL251(FL220)進(jìn)行電連接。
此外，鋁布線(xiàn)AL18還與多晶硅布線(xiàn)PL41進(jìn)行電連接。多晶硅布線(xiàn)PL41通過(guò)共用接觸區(qū)SC分別與擴(kuò)散區(qū)FL120和擴(kuò)散區(qū)FL280進(jìn)行電連接。
鋁布線(xiàn)AL18可在電學(xué)上實(shí)現(xiàn)低阻抗連接，鋁布線(xiàn)AL18、兩個(gè)共用接觸區(qū)SC和多晶硅布線(xiàn)PL41相當(dāng)于存儲(chǔ)端子N6。
多晶硅布線(xiàn)PL45上面的字線(xiàn)WLA1通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL45進(jìn)行電連接。
字線(xiàn)WLA1通過(guò)通路孔1T與字線(xiàn)WLA2進(jìn)行電連接，字線(xiàn)WLA2通過(guò)通路孔2T與字線(xiàn)WLA3進(jìn)行電連接。同樣，字線(xiàn)WLB1通過(guò)通路孔1T與字線(xiàn)WLB2進(jìn)行電連接，字線(xiàn)WLB2通過(guò)通路孔2T與字線(xiàn)WLB3進(jìn)行電連接。
字線(xiàn)WLA3和WLB3彼此平行地橫穿P阱區(qū)PW0、PW1和N阱區(qū)NW而形成。
位線(xiàn)BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。
同樣，位線(xiàn)BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。
電源布線(xiàn)LV2通過(guò)通路孔1T與電源布線(xiàn)LV1進(jìn)行電連接。接地布線(xiàn)LG1通過(guò)通路孔1T與接地布線(xiàn)LG2進(jìn)行電連接。
位線(xiàn)對(duì)BLA2和BLA2、位線(xiàn)對(duì)BLB2和BLB2、接地布線(xiàn)LG2以及電源布線(xiàn)LV2彼此平行地在圖中縱向排列。
位線(xiàn)對(duì)BLA2和BLA2以及接地布線(xiàn)LG2在P阱區(qū)PW1的上面形成，位線(xiàn)對(duì)BLB2和BLB2以及接地布線(xiàn)LG2在P阱區(qū)PW0的上面形成，電源布線(xiàn)LV2在N阱區(qū)的上面形成。
這樣，在實(shí)施例10的SRAM存儲(chǔ)單元結(jié)構(gòu)中，NMOS晶體管N1、N7和N8在一個(gè)P阱區(qū)PW0內(nèi)形成，而NMOS晶體管N2、N5和N6，隔著N阱區(qū)NW，在另一個(gè)P阱區(qū)PW1內(nèi)形成，因而可以收到實(shí)施例1的第一種效果，即提高抗軟差錯(cuò)的能力。
另外，P阱區(qū)PW0和PW1被分開(kāi)來(lái)在與位線(xiàn)對(duì)BLA和BLA以及位線(xiàn)對(duì)BLB和BLB形成方向垂直的方向上形成，可以保持良好的存取時(shí)間，即收到實(shí)施例1的第二種效果。
另外，同實(shí)施例8一樣，在實(shí)施例10中，NMOS晶體管N1和N2，NMOS晶體管N5和N7，以及NMOS晶體管N6和N8，分別都相對(duì)于存儲(chǔ)單元的中心部分作點(diǎn)對(duì)稱(chēng)排列，因此，這將有利于在把實(shí)施例10的多個(gè)存儲(chǔ)單元緊靠在一起形成時(shí)提高集成度(相當(dāng)于實(shí)施例1的第三種效果)。
此外，實(shí)施例10的存儲(chǔ)單元，同實(shí)施例8一樣，也可以成為二端口存儲(chǔ)單元。
另外，多晶硅布線(xiàn)PL41、PL42、PL47和PL48大致在同一方向(圖上的橫向)形成，因此收到容易控制柵極尺寸的效果。進(jìn)而，多晶硅布線(xiàn)PL41和PL45，多晶硅布線(xiàn)PL42和PL47，分別在一條直線(xiàn)上形成，因此沒(méi)有無(wú)用面積，可以減少電路面積而提高集成度(相當(dāng)于實(shí)施例1的第四種效果)。
此外，CMOS結(jié)構(gòu)的倒相器I1和I2分別由NMOS晶體管和PMOS晶體管各一個(gè)的組構(gòu)成，從而可以采用必要的最低限度的電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)存儲(chǔ)單元(實(shí)施例1的第六種效果)。
此外，存儲(chǔ)端子Na由鋁布線(xiàn)AL17、共用接觸區(qū)SC和多晶硅布線(xiàn)PL42構(gòu)成，存儲(chǔ)端子Nb由鋁布線(xiàn)AL18、共用接觸區(qū)SC和多晶硅布線(xiàn)PL41構(gòu)成，因此可以在形成阱時(shí)，使得在圖中縱向的阱寬度為兩個(gè)MOS晶體管的間距，這樣有利于提高集成度。
(實(shí)施例11)圖32至圖34是本發(fā)明實(shí)施例11的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖32是從平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖33是主要從平面上看圖32中第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖。圖34是主要從平面上看圖32中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。在圖32中往往省略了圖33和34中所標(biāo)示的一部分符號(hào)。
另外，具有實(shí)施例11布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路與圖4中所示的實(shí)施例1一樣。
下面，參照?qǐng)D32至圖34來(lái)敘述實(shí)施例11存儲(chǔ)單元的結(jié)構(gòu)。
在N阱區(qū)NW內(nèi)，由P+擴(kuò)散區(qū)FL110、FL111和多晶硅布線(xiàn)PL51構(gòu)成PMOS晶體管P1，由P+擴(kuò)散區(qū)PL120、PL121和多晶硅布線(xiàn)PL52構(gòu)成PMOS晶體管P2。
在P阱區(qū)PW0內(nèi)，由N+擴(kuò)散區(qū)PL210(FL210A和FL210B)、FL211和多晶硅布線(xiàn)PL51構(gòu)成NMOS晶體管N1，由N+擴(kuò)散區(qū)FL240、FL241和多晶硅布線(xiàn)PL54構(gòu)成NMOS晶體管N4。再有，多晶硅布線(xiàn)PL51從N阱區(qū)NW橫跨到P阱區(qū)PW0形成，從而成為NMOS晶體管N1和PMOS晶體管P1的共同柵極。
在P阱區(qū)PW1內(nèi)，由N+擴(kuò)散區(qū)PL220(FL220A和FL220B)、FL221和多晶硅布線(xiàn)PL52構(gòu)成NMOS晶體管N2，由N+擴(kuò)散區(qū)FL230、FL231和多晶硅布線(xiàn)PL53構(gòu)成NMOS晶體管N3。再有，多晶硅布線(xiàn)PL52從N阱區(qū)NW橫跨到P阱區(qū)PW1形成，從而成為NMOS晶體管N2和PMOS晶體管P2的共同柵極。再有，上述擴(kuò)散區(qū)通過(guò)注入雜質(zhì)并使雜質(zhì)擴(kuò)散得到。
擴(kuò)散區(qū)FL210A和FL210B上面的接地布線(xiàn)LG1通過(guò)擴(kuò)散接觸孔1C分別與擴(kuò)散區(qū)FL210A和FL210B進(jìn)行電連接，擴(kuò)散區(qū)FL241上面的位線(xiàn)BLB1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL241進(jìn)行電連接。
從擴(kuò)散區(qū)FL211延伸到擴(kuò)散區(qū)FL111而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL17，通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL211進(jìn)行電連接。
此外，鋁布線(xiàn)AL17還與多晶硅布線(xiàn)PL52進(jìn)行電連接。多晶硅布線(xiàn)PL52通過(guò)共用接觸區(qū)SC分別與擴(kuò)散區(qū)FL111和擴(kuò)散區(qū)FL231進(jìn)行電連接。
鋁布線(xiàn)AL17可在電學(xué)上實(shí)現(xiàn)低阻抗連接。鋁布線(xiàn)AL17、兩個(gè)共用接觸區(qū)SC和多晶硅布線(xiàn)PL52相當(dāng)于存儲(chǔ)端子Na。
多晶硅布線(xiàn)PL54通過(guò)柵極接觸孔GC與字線(xiàn)LW1進(jìn)行電連接。
擴(kuò)散區(qū)FL110上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL110進(jìn)行電連接，擴(kuò)散區(qū)FL121上面的電源布線(xiàn)LV1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL121進(jìn)行電連接。
接地布線(xiàn)LG1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL221進(jìn)行電連接，擴(kuò)散區(qū)FL230上面的位線(xiàn)BLA1通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL230進(jìn)行電連接。
從擴(kuò)散區(qū)FL220延伸到擴(kuò)散區(qū)FL120而形成的第一層鋁布線(xiàn)即鋁布線(xiàn)AL18，通過(guò)擴(kuò)散接觸孔1C與擴(kuò)散區(qū)FL220進(jìn)行電連接。
此外，鋁布線(xiàn)AL18還與多晶硅布線(xiàn)PL51進(jìn)行電連接，多晶硅布線(xiàn)PL51通過(guò)共用接觸區(qū)SC分別與擴(kuò)散區(qū)FL120和擴(kuò)散區(qū)FL240進(jìn)行電連接。
鋁布線(xiàn)AC18可在電學(xué)上實(shí)現(xiàn)低阻抗連接。鋁布線(xiàn)AL18、兩個(gè)共用接觸區(qū)SC和多晶硅布線(xiàn)PL51相當(dāng)于存儲(chǔ)端子Nb。
多晶硅布線(xiàn)PL53上面的字線(xiàn)WL1通過(guò)柵極接觸孔GC與多晶硅布線(xiàn)PL53進(jìn)行電連接。
字線(xiàn)WL1通過(guò)通路孔1T與字線(xiàn)WL2進(jìn)行電連接，字線(xiàn)WL2通過(guò)通路孔2T與字線(xiàn)WL3進(jìn)行電連接。字線(xiàn)WL3橫穿P阱區(qū)PW0、PW1和N阱區(qū)NW而形成。
位線(xiàn)BLA2通過(guò)通路孔1T與位線(xiàn)BLA1進(jìn)行電連接，位線(xiàn)BLB2通過(guò)通路孔1T與位線(xiàn)BLB1進(jìn)行電連接。
電源布線(xiàn)LV2通過(guò)通路孔1T與電源布線(xiàn)LV1進(jìn)行電連接。接地布線(xiàn)LG1通過(guò)通路孔1T與接地布線(xiàn)LG2進(jìn)行電連接。
位線(xiàn)BLA2、BLB2、接地布線(xiàn)LG2和電源布線(xiàn)LV2彼此平行地在圖中作縱向排列。
位線(xiàn)BLA2和接地布線(xiàn)LG2在P阱區(qū)PW1的上面形成，位線(xiàn)BLB2和接地布線(xiàn)LG2在P阱區(qū)PW0的上面形成。電源布線(xiàn)LV2在N阱區(qū)NW的上面形成。
這樣，在實(shí)施例11的SRAM存儲(chǔ)單元結(jié)構(gòu)中，NMOS晶體管N1和N4在一個(gè)P阱區(qū)PW0內(nèi)形成，而NMOS晶體管N2和N3則隔著N阱區(qū)NW在另一個(gè)P阱區(qū)PW1內(nèi)形成，因而可以收到實(shí)施例1的第一種效果，即提高抗軟差錯(cuò)的能力。
另外，P阱區(qū)PW0和PW1是分開(kāi)來(lái)在與位線(xiàn)BLA和BLB形成方向垂直的方向上形成的，因此可以保持良好的存取時(shí)間，即收到實(shí)施例1的第二種效果。
另外，同實(shí)施例1一樣，在實(shí)施例11中，NMOS晶體管N1和N2以及NMOS晶體管N3和N4，分別都相對(duì)于存儲(chǔ)單元的中心部分作點(diǎn)對(duì)稱(chēng)排列，因此，這將有利于在把實(shí)施例11的多個(gè)存儲(chǔ)單元緊靠在一起形成時(shí)提高集成度(相當(dāng)于實(shí)施例1的第三種效果)。
另外，多晶硅布線(xiàn)PL51至PL54大致在同一方向(圖中橫向)形成，因而收到容易控制柵極尺寸的效果，進(jìn)而，因?yàn)槎嗑Ч璨季€(xiàn)PL51和PL53，多晶硅布線(xiàn)PL52和PL54分別在一條直線(xiàn)上形成，所以沒(méi)有無(wú)用面積，可以減小電路面積而提高集成度(相當(dāng)于實(shí)施例1的第四種效果)。
此外，NMOS晶體管N1至N4的漏極區(qū)是獨(dú)立形成的，因而，在高電平下抗軟差錯(cuò)的能力得以保持(相當(dāng)于實(shí)施例1的第五種效果)。
此外，CMOS結(jié)構(gòu)的倒相器I1和I2分別由NMOS晶體管和PMOS晶體管各一個(gè)的組構(gòu)成，從而可以采用必要的最低限度的CMOS電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)存儲(chǔ)單元(相當(dāng)于實(shí)施例1的第六種效果)。
此外，存儲(chǔ)端子Na由鋁布線(xiàn)AL17、共用接觸區(qū)SC和多晶硅布線(xiàn)PL52構(gòu)成，存儲(chǔ)端子Nb由鋁布線(xiàn)AL18、共用接觸區(qū)SC和多晶硅布線(xiàn)PL51構(gòu)成，因此，可以在形成阱時(shí)，使得在圖中縱向的阱寬度為兩個(gè)MOS晶體管的間距，這樣有利于提高集成度。
(實(shí)施例12)圖35和36是本發(fā)明實(shí)施例12的SRAM存儲(chǔ)單元結(jié)構(gòu)的示意圖。圖35是在平面上看所有各層的布局結(jié)構(gòu)的說(shuō)明圖。圖36是主要從平面上看圖35中第二鋁布線(xiàn)層上面的布局結(jié)構(gòu)的說(shuō)明圖。再有，圖35中主要從平面上看第一鋁布線(xiàn)層下面的布局結(jié)構(gòu)的說(shuō)明圖與用來(lái)說(shuō)明實(shí)施例11的圖33相同(僅字線(xiàn)WL2分離為字線(xiàn)WLA2和WLB2這一點(diǎn)有所不同)。圖35中往往省略了圖36和圖33中所標(biāo)示的一部分符號(hào)。另外，具有實(shí)施例12布局結(jié)構(gòu)的SRAM存儲(chǔ)單元的等效電路與實(shí)施例5中所示的圖15相同。
下面，參照?qǐng)D35、圖36和圖33來(lái)敘述實(shí)施例12存儲(chǔ)單元的結(jié)構(gòu)。
多晶硅布線(xiàn)PL53通過(guò)柵極接觸孔GC與字線(xiàn)WLA1(相當(dāng)于圖33右側(cè)的字線(xiàn)WL1)進(jìn)行電連接，字線(xiàn)WLA1通過(guò)通路孔1T與字線(xiàn)WLA2進(jìn)行電連接，字線(xiàn)WLA2通過(guò)通路孔2T與字線(xiàn)WLA3進(jìn)行電連接。這三條字線(xiàn)WLA1、WLA2和WLA3就構(gòu)成圖15中的字線(xiàn)WLA。
同樣，多晶硅布線(xiàn)PL54通過(guò)柵極接觸孔GC與字線(xiàn)WLB1(相當(dāng)于圖33左側(cè)的字線(xiàn)WL1)進(jìn)行電連接，字線(xiàn)WLB1通過(guò)通路孔1T與字線(xiàn)WLB2進(jìn)行電連接，字線(xiàn)WLB2通過(guò)通路孔2T與字線(xiàn)WLB3進(jìn)行電連接。這三條字線(xiàn)WLB1、WLB2和WLB3就構(gòu)成圖15中的字線(xiàn)WLB。
字線(xiàn)WLA3和WLB3彼此平行地橫穿P阱區(qū)PW0、PW1和N阱區(qū)NW而形成。其他布局結(jié)構(gòu)則與實(shí)施例11相同，就不再說(shuō)明了。
實(shí)施例12由于具有上述存儲(chǔ)單元結(jié)構(gòu)，除了收到實(shí)施例11的效果外，與實(shí)施例5一樣，也可以用作FIF0存儲(chǔ)器的存儲(chǔ)單元。
(其他)再有，在上述實(shí)施例1～實(shí)施例12中，即使在結(jié)構(gòu)中把導(dǎo)電類(lèi)型全都反過(guò)來(lái)，也能收到同樣的效果。而且，也不限于使用MOS晶體管，對(duì)于MIS晶體管等場(chǎng)效應(yīng)晶體管，也能收到同樣效果。如前面的說(shuō)明可知，在本發(fā)明第一方面所述的半導(dǎo)體存儲(chǔ)器中，由于屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管是分別在相互獨(dú)立的屬于第二類(lèi)的第一和第二阱區(qū)上形成的，即使有α射線(xiàn)等所產(chǎn)生的載流子被屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管中的一個(gè)第一類(lèi)場(chǎng)效應(yīng)晶體管的某個(gè)電極區(qū)收集，也會(huì)從不受其影響的另一個(gè)第一類(lèi)場(chǎng)效應(yīng)晶體管的某個(gè)電極區(qū)釋放出來(lái)而相互抵消，從而收到提高抗軟差錯(cuò)的效果。
此外，第一和第二倒相器分別由第一類(lèi)和第二類(lèi)場(chǎng)效應(yīng)晶體管各一個(gè)的組構(gòu)成，因而這種互補(bǔ)型結(jié)構(gòu)可用必要的最小限度的電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)。
在第二方面所述的半導(dǎo)體存儲(chǔ)器中，屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管分別在屬于第二類(lèi)的第二和第一阱區(qū)形成，這除了能提高抗軟差錯(cuò)的能力外，還使通過(guò)字線(xiàn)的存儲(chǔ)單元選擇工作，對(duì)通過(guò)第一和第二位線(xiàn)的存儲(chǔ)單元的寫(xiě)入、讀出工作成為可能。
在第三方面所述的半導(dǎo)體存儲(chǔ)器中，連接到第一或者第二存儲(chǔ)端子的一個(gè)電極在屬于第一類(lèi)的第一至第四的場(chǎng)效應(yīng)晶體管之間是相互獨(dú)立形成的，這有利于提高抗軟差錯(cuò)的能力。
通過(guò)像第四方面所述的半導(dǎo)體存儲(chǔ)器那樣來(lái)配置屬于第一類(lèi)的第一至第四場(chǎng)效應(yīng)晶體管和屬于第二類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管，便能提高集成度。
在第五方面所述的半導(dǎo)體存儲(chǔ)器中，第一和第二MOS晶體管相對(duì)于存儲(chǔ)單元中心點(diǎn)相互作點(diǎn)對(duì)稱(chēng)配置，因此，容易對(duì)相鄰存儲(chǔ)單元進(jìn)行配置，可提高集成度。
在第六方面所述的半導(dǎo)體存儲(chǔ)器中，第三和第四MOS晶體管相對(duì)于存儲(chǔ)單元中心點(diǎn)相互作點(diǎn)對(duì)稱(chēng)配置，因此，容易對(duì)相鄰存儲(chǔ)單元進(jìn)行配置，可提高集成度。
在第七方面所述的半導(dǎo)體存儲(chǔ)器中，屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管的控制電極寬度被設(shè)定為比屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管的控制電極要寬，這有利于提高存儲(chǔ)單元的穩(wěn)定性。
在第八方面所述的半導(dǎo)體存儲(chǔ)器中，由于第一和第二電阻元件造成信號(hào)傳播延遲，使得保持在存儲(chǔ)單元第一和第二存儲(chǔ)端子上的數(shù)據(jù)發(fā)生反轉(zhuǎn)所需的響應(yīng)時(shí)間加長(zhǎng)，從而難以引起軟差錯(cuò)。
在第九方面所述的半導(dǎo)體存儲(chǔ)器中，用高阻金屬布線(xiàn)來(lái)實(shí)現(xiàn)第一和第二電阻元件。
在第十方面所述的半導(dǎo)體存儲(chǔ)器中，用高阻多晶硅布線(xiàn)來(lái)實(shí)現(xiàn)第一和第二電阻元件。
在第十一方面所述的半導(dǎo)體存儲(chǔ)器中，將一條多晶硅布線(xiàn)同時(shí)用作第三和第四MOS晶體管的控制電極和字線(xiàn)，這樣做可以減少應(yīng)形成的層數(shù)，有利于降低裝置的成本。
在第十二方面所述的半導(dǎo)體存儲(chǔ)器中，由于具有通過(guò)第一和第二字線(xiàn)來(lái)選擇存儲(chǔ)單元的兩種方法，從而可以將存儲(chǔ)單元用于FIF0存儲(chǔ)器。
在第十三方面所述的半導(dǎo)體存儲(chǔ)器中，采用第一至第四分位線(xiàn)以及第一和第二字線(xiàn)來(lái)實(shí)現(xiàn)二端口存儲(chǔ)單元。
在第十四方面所述的半導(dǎo)體存儲(chǔ)器中，在布局上，使屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管的控制電極的形成區(qū)域構(gòu)成第二和第一存儲(chǔ)端子的一部分，這可以使存儲(chǔ)單元的形成區(qū)域變窄，從而有利于提高集成度。
在第十五方面所述的半導(dǎo)體存儲(chǔ)器中，在屬于第二類(lèi)的第一和第二阱區(qū)之間配置了第一類(lèi)阱區(qū)，因此，在屬于第二類(lèi)的第一和第二阱區(qū)之中即使有一個(gè)第二類(lèi)阱區(qū)內(nèi)產(chǎn)生了載流子，也能夠被阻止而不會(huì)影響到另一個(gè)第二類(lèi)阱區(qū)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，其中的存儲(chǔ)單元包括了兩個(gè)互相交叉連接的第一和第二倒相器，其特征在于第一導(dǎo)電類(lèi)型被定義為第一類(lèi)，第二導(dǎo)電類(lèi)型被定義為第二類(lèi)，上述第一倒相器由屬于第一類(lèi)的第一場(chǎng)效應(yīng)晶體管和屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管構(gòu)成，上述第二倒相器由屬于第一類(lèi)的第二場(chǎng)效應(yīng)晶體管和屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管構(gòu)成，上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管分別在相互獨(dú)立的屬于第二類(lèi)的第一和第二阱區(qū)形成。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一倒相器的輸出部分包括把上述屬于第一類(lèi)的第一場(chǎng)效應(yīng)晶體管的一個(gè)電極與上述屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管的一個(gè)電極連接起來(lái)的連接部分，輸入部分則包括把上述屬于第一類(lèi)的第一場(chǎng)效應(yīng)晶體管的控制電極與上述屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管連接起來(lái)的連接部分；上述第二倒相器的輸出部分包括把上述屬于第一類(lèi)的第二場(chǎng)效應(yīng)晶體管的一個(gè)電極與上述屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管的一個(gè)電極連接起來(lái)的連接部分，輸入部分則包括把上述屬于第一類(lèi)的第二場(chǎng)效應(yīng)晶體管的控制電極與上述屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管的控制電極連接起來(lái)的連接部分；上述存儲(chǔ)單元進(jìn)一步包括屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管，它的一個(gè)電極接到與上述第一倒相器的輸出部分和上述第二倒相器的輸入部分進(jìn)行電連接的第一存儲(chǔ)端子，另一個(gè)電極接到第一位線(xiàn)，字線(xiàn)接到控制電極；屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管，它的一個(gè)電極接到與上述第二倒相器的輸出部分和上述第一倒相器的輸入部分進(jìn)行電連接的第二存儲(chǔ)端子，另一個(gè)電極接到第二位線(xiàn)，字線(xiàn)接到控制電極；上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管分別在屬于第二類(lèi)的第二和第一阱區(qū)形成。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述屬于第一類(lèi)的第一至第四場(chǎng)效應(yīng)晶體管內(nèi)的一個(gè)電極是相互獨(dú)立形成的。
4.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述屬于第一類(lèi)的第一、第三場(chǎng)效應(yīng)晶體管和上述屬于第二類(lèi)的第一場(chǎng)效應(yīng)晶體管沿著上述字線(xiàn)的形成方向大致排列在一條直線(xiàn)上進(jìn)行布局，上述屬于第一類(lèi)的第二、第四場(chǎng)效應(yīng)晶體管和上述屬于第二類(lèi)的第二場(chǎng)效應(yīng)晶體管沿著上述字線(xiàn)的形成方向大致排列在一條直線(xiàn)上進(jìn)行布局。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于在布局上，使得上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管相對(duì)于上述存儲(chǔ)單元的中心點(diǎn)相互呈點(diǎn)對(duì)稱(chēng)排列。
6.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于在布局上，使得上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管相對(duì)于上述存儲(chǔ)單元的中心點(diǎn)相互呈點(diǎn)對(duì)稱(chēng)排列.
7.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管的控制電極的寬度，被設(shè)定為比上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管的控制電極寬度要寬。
8.如權(quán)利要求1至7的任一項(xiàng)中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述存儲(chǔ)單元中進(jìn)一步包括有插在上述第一倒相器的輸入部分和上述第二存儲(chǔ)端子之間的第一電阻元件，插在上述第二倒相器的輸入部分和上述第一存儲(chǔ)端子之間的第二電阻元件。
9.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器，其特征在于，包括上述第一和第二電阻元件為采用電阻率比CoSi高的金屬材料制成的高阻金屬布線(xiàn)。
10.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器，其特征在于，包括上述第一和第二電阻元件為采用電阻率比CoSi高的多晶硅制成的高阻多晶硅布線(xiàn)。
11.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述屬于第一類(lèi)的第三和第四場(chǎng)效應(yīng)晶體管的控制電極與上述字線(xiàn)共用一條多晶硅布線(xiàn)。
12.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述字線(xiàn)包括相互獨(dú)立的第一和第二字線(xiàn)，上述屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管的控制電極被接到上述第一字線(xiàn)，上述屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管的控制電極被接到上述第二字線(xiàn)。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一位線(xiàn)包括相互構(gòu)成位線(xiàn)對(duì)的第一和第二分位線(xiàn)；上述第二位線(xiàn)包括相互構(gòu)成位線(xiàn)對(duì)的第三和第四分位線(xiàn)；上述屬于第一類(lèi)的第三場(chǎng)效應(yīng)晶體管包括屬于第一類(lèi)的第五和第六場(chǎng)效應(yīng)晶體管，上述屬于第一類(lèi)的第五場(chǎng)效應(yīng)晶體管插在上述第一分位線(xiàn)和上述第二存儲(chǔ)端子之間，上述屬于第一類(lèi)的第六場(chǎng)效應(yīng)晶體管插在上述第二分位線(xiàn)和上述第一存儲(chǔ)端子之間；上述屬于第一類(lèi)的第四場(chǎng)效應(yīng)晶體管包括屬于第一類(lèi)的第七和第八場(chǎng)效應(yīng)晶體管，上述屬于第一類(lèi)的第七場(chǎng)效應(yīng)晶體管插在上述第三分位線(xiàn)和上述第一存儲(chǔ)端子之間，上述屬于第一類(lèi)的第八場(chǎng)效應(yīng)晶體管插在上述第四分位線(xiàn)和上述第二存儲(chǔ)端子之間。
14.如權(quán)利要求2、11或13所述的半導(dǎo)體存儲(chǔ)器，其特征在于在布局上，使得上述屬于第一類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管的控制電極形成區(qū)域構(gòu)成上述第二和第一存儲(chǔ)端子的一部分。
15.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述屬于第二類(lèi)的第一和第二場(chǎng)效應(yīng)晶體管在第一類(lèi)阱區(qū)上形成，上述第一類(lèi)阱區(qū)被配置在上述屬于第二類(lèi)的第一和第二阱區(qū)之間。
全文摘要
本發(fā)明的課題是得到一種由電路結(jié)構(gòu)不至復(fù)雜化卻能減少軟差錯(cuò)的存儲(chǔ)單元所組成的半導(dǎo)體存儲(chǔ)器。由NMOS晶體管N1和PMOS晶體管P1構(gòu)成倒相器I1,由NMOS晶體管N2和PMOS晶體管P2構(gòu)成倒相器I2,倒相器I1和I2彼此交叉連接。把NMOS晶體管N1在P阱區(qū)PWO內(nèi)形成,把NMOS晶體管N2在P阱區(qū)PW1內(nèi)形成。P阱區(qū)PWO和P阱區(qū)PW1夾著N阱區(qū)NW,各自在后者的兩側(cè)形成。
文檔編號(hào)H01L21/8244GK1357922SQ0114275
公開(kāi)日2002年7月10日 申請(qǐng)日期2001年12月6日 優(yōu)先權(quán)日2000年12月6日
發(fā)明者新居浩二 申請(qǐng)人:三菱電機(jī)株式會(huì)社