半導體存儲器裝置、讀出方法及編程方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導體存儲器裝置，特別涉及一種能夠高速讀出以及寫入的操作 方法。
【背景技術(shù)】
[0002] 對于與非（NAND，NotAND)型閃速存儲器（flashmemory)，揭示有如下的閃速存 儲器，其如眾所周知般包括：存儲器陣列（memoryarray),包含將多個存儲元件串聯(lián)連接 而成的NAND串（string);以及頁面緩沖器（pagebuffer),連接于存儲器陣列的位線（bit line)，其中，頁面緩沖器保持從存儲器陣列的所選擇的頁面?zhèn)鬏數(shù)臄?shù)據(jù)（data)，或者保持 用于對所選擇的頁面進行編程的數(shù)據(jù)，此種頁面緩沖器包含數(shù)據(jù)寄存器（dataregister) 及高速緩存寄存器（cacheregister)，實現(xiàn)讀出及編程的高速化（專利文獻1)。
[0003] 現(xiàn)有技術(shù)文獻
[0004] 專利文獻
[0005] 專利文獻1 :日本專利特開2013-118031號公報
[0006] 在NAND型閃速存儲器的讀出操作中，由于是從傳感電路（sensecircuit)對位線 進行預充電（precharge)，因此存在進行讀出要耗費時間的缺點。此外，NAND型閃速存儲器 是以所謂的頁面為單位來進行讀出或編程（寫入），無法進行如或非（N0R，N〇t0R)型閃速 存儲器般的隨機存?。╮andomaccess)。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的在于解決此類現(xiàn)有的課題，提供一種能夠高速操作的半導體存儲器 裝置。并且，本發(fā)明還提供一種能夠進行隨機存取的半導體存儲器裝置。
[0008] 本發(fā)明的半導體存儲器裝置包括：存儲器陣列，形成有以矩陣方向排列的多個存 儲元件；行選擇機構(gòu)，耦接至所述存儲器陣列，根據(jù)行地址信號選擇存儲器陣列的行方向的 存儲元件；列選擇機構(gòu)，耦接至所述存儲器陣列，根據(jù)列地址信號選擇存儲器陣列的列方向 的存儲元件；以及控制機構(gòu)，進行數(shù)據(jù)從存儲元件的讀出或者數(shù)據(jù)往存儲元件的寫入，在存 儲器陣列中，配置有多個元件單元（unit)，所述元件單元是由存儲數(shù)據(jù)的數(shù)據(jù)用存儲元件 與存儲參考數(shù)據(jù)（referencedata)的參考用存儲元件所構(gòu)成，所述控制機構(gòu)進行由所述行 選擇機構(gòu)及所述列選擇機構(gòu)所選擇的所述元件單元的讀出操作、編程操作或者擦除操作。
[0009] 優(yōu)選的是，在1個數(shù)據(jù)用存儲元件的行方向及列方向上，皆不鄰接于另1個所述數(shù) 據(jù)用存儲元件。優(yōu)選的是，所述控制機構(gòu)包括連接于存儲元件的位線的傳感電路，在進行讀 出操作時，被選擇的元件單元的所述數(shù)據(jù)用存儲元件與所述參考用存儲元件同時被讀出， 該傳感電路對所述數(shù)據(jù)用存儲元件與所述參考用存儲元件所讀出的電流進行比較，以判斷 所述數(shù)據(jù)用存儲元件所存儲的數(shù)據(jù)。優(yōu)選的是，所述控制機構(gòu)在進行編程操作時，對于所選 擇的元件單元的參考用存儲元件，寫入用以判斷所選擇的元件單元的數(shù)據(jù)用存儲元件中的 數(shù)據(jù)的值。優(yōu)選的是，當數(shù)據(jù)用存儲元件存儲第1數(shù)據(jù)時，對參考用存儲元件寫入第1參考 數(shù)據(jù)，當數(shù)據(jù)用存儲元件存儲第2數(shù)據(jù)時，對參考用存儲元件寫入不同于第1參考數(shù)據(jù)的第 2參考數(shù)據(jù)。優(yōu)選的是，所述控制機構(gòu)通過施加寫入脈沖（pulse)來進行第1數(shù)據(jù)、第1參 考數(shù)據(jù)及第2參考數(shù)據(jù)的寫入。優(yōu)選的是，第1參考數(shù)據(jù)的寫入脈沖數(shù)小于第1數(shù)據(jù)的寫 入脈沖數(shù)，第2參考數(shù)據(jù)的寫入脈沖數(shù)介于第1數(shù)據(jù)的寫入脈沖數(shù)與第1參考數(shù)據(jù)的寫入 脈沖數(shù)之間。例如，當設(shè)第1數(shù)據(jù)的寫入脈沖數(shù)為N1、第1參考數(shù)據(jù)的寫入脈沖數(shù)為R1、第 2參考數(shù)據(jù)的寫入脈沖數(shù)為R2時，Rl=Nl-2且R2 =N1-1。優(yōu)選的是，所述控制機構(gòu)以區(qū) 塊（block)為單位對所述存儲器陣列進行擦除操作，且所述控制機構(gòu)更使已完成擦除操作 的所述區(qū)塊中的所述多個元件單元的所述數(shù)據(jù)用存儲元件與所述參考用存儲元件的位置 反轉(zhuǎn)。
[0010] 本發(fā)明的讀出方法適用于半導體存儲器裝置，所述半導體存儲器裝置包括由多個 存儲元件以矩陣方向排列而成的存儲器陣列，所述讀出方法包括：基于行地址（address) 信息及列地址信息來對配置有多個元件單元的存儲器陣列進行讀出，其中所述元件單元是 由存儲數(shù)據(jù)的數(shù)據(jù)用存儲元件與存儲參考數(shù)據(jù)的參考用存儲元件所構(gòu)成；以及對從所選擇 的元件單元的所述數(shù)據(jù)用存儲元件以及所述參考用存儲元件讀出的電流進行比較，以判斷 所述數(shù)據(jù)用存儲元件中所存儲的數(shù)據(jù)。
[0011] 本發(fā)明的編程方法適用于半導體存儲器裝置，所述半導體存儲器裝置包括由多個 存儲元件以矩陣方向排列而成的存儲器陣列，所述編程方法包括：基于行地址信息及列地 址信息來對配置有多個元件單元的存儲器陣列進行編程，其中所述元件單元由存儲數(shù)據(jù)的 數(shù)據(jù)用存儲元件與存儲參考數(shù)據(jù)的參考用存儲元件所構(gòu)成；以及依據(jù)寫入數(shù)據(jù)對所選擇的 所述元件單元的所述數(shù)據(jù)用存儲元件進行寫入，并對所述參考用存儲元件寫入依附于所述 寫入數(shù)據(jù)的值。
[0012] [發(fā)明的效果]
[0013] 根據(jù)本發(fā)明，可藉由以將數(shù)據(jù)用存儲元件與參考用存儲元件所構(gòu)成的元件單元為 單位來進行讀出及寫入，因此與先前的NAND型閃速存儲器相比，能夠進行實現(xiàn)NAND型閃速 存儲器的隨機存取以及高速操作。
【附圖說明】
[0014] 圖1是繪示本發(fā)明的實施例的半導體存儲器裝置的區(qū)塊圖。
[0015] 圖2是表示本發(fā)明的實施例的存儲元件陣列的NAND串的結(jié)構(gòu)的電路圖。
[0016] 圖3繪示在存儲元件中存儲有時的閾值VtJKVt_l的分布寬度。
[0017] 圖4是表示本發(fā)明的實施例的NAND串的概略布局（layout)的平面圖。
[0018] 圖5是繪示本發(fā)明的實施例的數(shù)據(jù)用存儲元件與參考用存儲元件的配置圖。
[0019] 圖6A及圖6B是繪示本發(fā)明的實施例的元件單元的配置圖。
[0020] 圖7是繪示本發(fā)明的實施例的頁面編程序列的流程圖。
[0021] 圖8A、圖8B、圖8C是繪示進行頁面編程序列時的參考元件及數(shù)據(jù)元件的狀態(tài)的說 明圖。
[0022] 圖9A、圖9B、圖9C繪示基于ISPP的寫入脈沖數(shù)與參考元件及數(shù)據(jù)元件的閾值的 關(guān)系。
[0023] 其中，附圖標記說明如下：
[0024] 100:閃速存儲器
[0025] 110:存儲器陣列
[0026] 120 :輸出/輸入緩沖器
[0027] 130 :地址寄存器
[0028] 140 :數(shù)據(jù)寄存器
[0029] 150 :控制器
[0030] 160:字線選擇電路
[0031] 170:傳感電路
[0032] 180:列選擇電路
[0033] 190:內(nèi)部電壓產(chǎn)生電路
[0034] Ax:行地址信息
[0035] Ay:列地址信息
[0036] BLl~BLn:位線
[0037] BLK(0)~BLK(m)、BLK(k)、BLK(k+1):存儲器區(qū)塊
[0038] C1、C2、C3 :控制信號
[0039] CTe、CTo:接觸孔
[0040] MCO~MC7 :存儲元件
[0041] NU:串
[0042] SlOO~S106 :步驟
[0043] S⑶、SGS:選擇柵極線
[0044] SL:源極線
[0045] TD:選擇晶體管
[0046] TS:選擇晶體管
[0047] Ul~U4 :元件單元
[0048] Vers:擦除電壓
[0049] Vpass:通過電壓
[0050] Vprog:編程電壓
[0051] Vread:讀出電壓
[0052] Vt、Vt_0、Vt_l、VrefXKVrefl:閾值
[0053] Vx:電壓
[0054] WLO~WL7:字線
【具體實施方式】
[0055] 本發(fā)明是在具有形成有NAND型的閃速存儲器陣列的半導體存儲器裝置中，能夠 對存儲元件進行隨機存取，其能夠?qū)崿F(xiàn)比為典型的閃速存儲器時更高速的數(shù)據(jù)讀出。就數(shù) 據(jù)擦除而言，能夠與典型的閃速存儲器同樣地以區(qū)塊為單位來進行數(shù)據(jù)的擦除。更優(yōu)選的 是，本發(fā)明的半導體存儲器裝置還能夠具備互換性，例如能夠執(zhí)行與典型的閃速存儲器同 樣的操作。
[0056] 以下，參照附圖來詳細說明本發(fā)明的實施方式。另外，應留意的是，附圖中，為了便 于理解而強調(diào)表示各部分，與實際裝置（device)的比例（scale)并不相同 [0057][實施例]
[0058] 圖1是繪示本發(fā)明的實施例的半導體存儲器裝置的區(qū)塊圖。但是，此處所示的閃 速存儲器的結(jié)構(gòu)僅為例示，本發(fā)明未必限定于此種結(jié)構(gòu)。
[0059] 本實施例的閃速存儲器100包括：存儲器陣列110,形成有以行列方向排列的多個 存儲元件；輸出/輸入緩沖器120,連接于外部輸出/輸入端子1/0,保持輸出/輸入數(shù)據(jù)； 地址寄存器130,接收來自輸出/輸入緩沖器120的地址數(shù)據(jù)；數(shù)據(jù)寄存器140,保持輸出/ 輸入的數(shù)據(jù)；控制器（controller) 150,提供控制信號C1、控制信號C2、控制信號C3等，該 控制信號C1、控制信號C2、控制信號C3等是基于來自輸出/輸入緩沖器120的命令數(shù)據(jù) (commanddata)及外部控制信號（例如芯片使能（chipenable)或地址鎖存使能（address latchenable)等）來控制各部分；字線選擇電路160,對來自地址寄存器130的行地址信 息Ax進行解碼（decode)，并基于解碼結(jié)果來進行存儲器區(qū)塊的選擇及字線（wordline)的 選擇等；傳感電路170,保持經(jīng)由位線而讀出的數(shù)據(jù)，或者保持經(jīng)由位線而寫入的數(shù)據(jù)等； 列選擇電路180,對來自地址寄存器130的列地址信息Ay進行解碼，并基于該解碼結(jié)果來進 行位線的選擇等；以及內(nèi)部電壓產(chǎn)生電路190,生成數(shù)據(jù)的讀出、編程及擦除等所需的電壓 (例如編程電壓Vprog、通過電壓Vpass、讀出電壓Vread、擦除電壓Vers等）。
[0060] 存儲器陣列110具有沿列方向配置的多個存儲器區(qū)塊BLK(0)、BLK(l)、…、 BLK(m)。在區(qū)塊的一個端部，配置有傳感電路170。但是，傳感電路170也可配置在區(qū)塊的 另一端部或者兩側(cè)的端部。
[0061] 如圖2所示，在1個存儲器區(qū)塊內(nèi)，沿行方向排列有n個NAND型的串NU。IfNAND 型的串NU包括串聯(lián)連接的8個存儲元件MCi(i= 0、1、