半導(dǎo)體存儲(chǔ)器裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及半導(dǎo)體存儲(chǔ)器裝置。
【背景技術(shù)】
[0002] 取EEPROM(電可擦寫可編程只讀存儲(chǔ)器）為例來(lái)說(shuō)明W往的半導(dǎo)體存儲(chǔ)器裝置。 圖8是W往的邸PROM的概念圖，是專利文獻(xiàn)1所揭示的一般性構(gòu)造。圖8的（A)為俯視圖， 圖8的做為沿（A)中的線段A-A'的剖視圖，圖8的似為立體圖。
[0003] 該半導(dǎo)體存儲(chǔ)器裝置由存儲(chǔ)器主體部02和選擇存儲(chǔ)器主體部02的選擇柵晶體管 部01構(gòu)成。在存儲(chǔ)器主體部02中存在被稱為浮柵12的積蓄電荷的電極，存儲(chǔ)器的狀態(tài)根 據(jù)電荷量發(fā)生變化。該里，當(dāng)在該浮柵12中積蓄電子時(shí)，存儲(chǔ)器主體部02成為增強(qiáng)型而定 義為"1"狀態(tài)，當(dāng)在該浮柵12中積蓄空穴時(shí)，存儲(chǔ)器主體部02成為耗盡型而定義為"0"狀 態(tài)。在向"1"狀態(tài)寫入時(shí)，對(duì)選擇柵13和控制柵11施加被稱為化P的正電壓，使漏n+區(qū) 域04、源n+區(qū)域08和襯底05成為GND(接地），將電子從溝道漏n區(qū)域06經(jīng)由溝道氧化 膜07注入浮柵12。在向"0"狀態(tài)寫入時(shí)，對(duì)選擇柵13和漏n+區(qū)域04施加化P，使控制柵 11和襯底05成為GND，使源n+區(qū)域08浮置，將空穴從溝道漏n區(qū)域06經(jīng)由溝道氧化膜07 注入浮柵12。
[0004] 寫入時(shí)的化P需要使電荷穿過(guò)溝道氧化膜07的程度的電壓，一般來(lái)說(shuō)，對(duì)于100A 的溝道氧化膜厚，化P需要是15~20V。由于該化P是在升壓電路中產(chǎn)生的，因此，從升壓 電路至存儲(chǔ)器主體部02為止的全部器件的耐壓必須是化PW上。由于該耐壓限制妨礙了 W巧片尺寸縮小為目的的器件尺寸的縮小，因此要求降低化P的電壓。
[0005] 但是，如果單純地實(shí)施化P的低電壓化，則無(wú)法充分地進(jìn)行對(duì)于存儲(chǔ)器功能很重 要的相對(duì)于浮柵的電荷注入。因此，一般采取的方法是使溝道氧化膜07的厚度變薄從而能 夠進(jìn)行充分的注入。
[0006] 專利文獻(xiàn)1 ;日本特開(kāi)2004-71077號(hào)公報(bào)
[0007] 但是，上述溝道氧化膜07的薄膜化會(huì)招致存儲(chǔ)器的保持特性惡化，因此會(huì)使得存 儲(chǔ)器的可靠性降低。
[0008] 而且，還附加于該嚴(yán)格的權(quán)衡關(guān)系，導(dǎo)致從升壓電路到存儲(chǔ)器主體串聯(lián)存在的M0S 晶體管的無(wú)效電壓降進(jìn)一步妨礙了對(duì)器件低耐壓化的要求。例如，圖8的選擇柵晶體管部 01屬于此情況。
[0009] 例如，在向"0"狀態(tài)寫入時(shí)對(duì)選擇柵13和漏n+區(qū)域04施加化P的情況下，溝道 漏n區(qū)域06的電位比GND電位的襯底05上升而成為對(duì)選擇柵晶體管部01施加背柵的狀 態(tài)，選擇柵晶體管部01的闊值Vth上升，成為Vth'。此時(shí)，由于選擇柵晶體管部01而產(chǎn)生 Vth'的電壓降，向溝道漏n區(qū)域06僅送達(dá)了比化P低Vth'的量的電壓（圖10)。例如，在 為了進(jìn)行充分的寫入而需要對(duì)溝道漏n區(qū)域06施加15V電壓的情況下，如果Vth'= 2V，貝。 需要對(duì)漏n+區(qū)域04施加化P= 15+2 = 17V。目P，原來(lái)只要15V就能夠進(jìn)行充分的寫入，但 現(xiàn)在必須對(duì)漏n+區(qū)域04施加比該電壓高2V的化P，必須確保無(wú)效的耐壓。為了消除該選 擇柵晶體管部01的電壓降從而使化P成為15V，只要對(duì)選擇柵13施加比化p高的電壓既 可，但由于其電壓成為化P+Vth' = 15+2 = 17V，因此，結(jié)果是需要確保17V的耐壓，必須要 確保無(wú)效的耐壓，從而難W縮小器件尺寸。
[0010] 此課題不僅限于選擇柵晶體管部01，只要在從升壓電路出口至選擇柵13之間存 在串聯(lián)連接的MOS晶體管，就在該晶體管上產(chǎn)生相同的課題。另外，在向"1"狀態(tài)寫入時(shí)， 只要在從升壓電路出口至控制柵11之間存在串聯(lián)連接的MOS晶體管，就也會(huì)在該晶體管上 產(chǎn)生相同的課題。
[0011] 從上述內(nèi)容可知，造成該課題的原因是由背柵效應(yīng)所引起的vth上升。一般來(lái)說(shuō)， 因背柵施加所引起的vth上升的程度由夾在MOS晶體管的柵與襯底之間的柵氧化膜和半導(dǎo) 體的串聯(lián)電容的容量關(guān)系來(lái)決定。
[001引圖9的（A)是圖8的選擇晶體管的剖視圖（沿線段B-B'的剖視圖），圖9的炬） 是該圖（A)的等效電路。Cox是柵氧化膜電容，Csi是由耗盡層14的厚度d決定的半導(dǎo)體 電容。
[0013] 當(dāng)使襯底05降低至GND并對(duì)選擇柵13施加電壓化P時(shí)，在柵與襯底之間產(chǎn)生化P 的電位差，化P被Cox和Csi分壓，化P=Vox+Vsi成立。該里，Vox和Vsi是分別對(duì)Cox和 Csi施加的電壓。該里，Vox越大，Vth上升的程度越大。
[0014] 由于Vox= (Csi7(Cox+Cs;L))化P，因此，Cox越小且Csi越大，貝IjVth上升的程度 越大，上述課題變得更為嚴(yán)重。目P，增大Cox、減小Csi的措施與上述課題的解決相關(guān)聯(lián)。為 了增大Cox,只要使柵氧化膜03的厚度變薄既可，但在耐壓的關(guān)系上存在極限。另一方面， 為了減小Csi,只要延長(zhǎng)溝道形成時(shí)的耗盡層14的寬度d既可，但為此需要使半導(dǎo)體襯底的 雜質(zhì)濃度變稀，而且由于要兼顧M0S晶體管的泄漏，因此還是存在極限。
[0015] 該樣，由于各種限制，很難通過(guò)降低器件的耐壓來(lái)實(shí)現(xiàn)巧片尺寸的縮小。

【發(fā)明內(nèi)容】

[0016] 第1方案
[0017]半導(dǎo)體存儲(chǔ)器裝置的特征在于，該半導(dǎo)體存儲(chǔ)器裝置由存儲(chǔ)器晶體管部和選擇晶 體管部構(gòu)成，該存儲(chǔ)器晶體管部由下述部分構(gòu)成：第2導(dǎo)電型的源區(qū)域，其形成于第1導(dǎo)電 型的半導(dǎo)體襯底的表層上；第2導(dǎo)電型的溝道漏區(qū)域，其與所述源區(qū)域分離地形成；浮柵， 其隔著包含溝道絕緣膜的柵氧化膜形成在所述源區(qū)域與所述溝道漏區(qū)域之間的所述半導(dǎo) 體襯底上；W及控制柵，其隔著絕緣膜形成在所述浮柵上，該選擇晶體管部具有：翼片型的 第1導(dǎo)電型的單晶半導(dǎo)體薄膜，其形成于所述半導(dǎo)體襯底；第2導(dǎo)電型的漏區(qū)域，其形成于 所述單晶半導(dǎo)體薄膜的表層上；W及選擇柵，其隔著選擇柵氧化膜形成于所述漏區(qū)域與所 述溝道漏區(qū)域之間的所述單晶半導(dǎo)體薄膜的上表面和側(cè)面。
[001引第2方案
[0019]在方案1的半導(dǎo)體存儲(chǔ)器裝置中，特征在于，所述存儲(chǔ)器晶體管部由下述部分構(gòu) 成；翼片型的第1導(dǎo)電型的單晶半導(dǎo)體薄膜，其形成于第1導(dǎo)電型的半導(dǎo)體襯底；第2導(dǎo)電 型的源區(qū)域，其形成于所述單晶半導(dǎo)體薄膜的表層；第2導(dǎo)電型的溝道漏區(qū)域，其與所述源 區(qū)域分離地形成；浮柵，其隔著包含溝道絕緣膜的柵氧化膜形成在所述源區(qū)域與所述溝道 漏區(qū)域之間的所述單晶半導(dǎo)體薄膜上；W及控制柵，其隔著絕緣膜形成在所述浮柵之上。
[0020] 第3方案
[0021] 方案1或方案2所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，所述選擇柵的覆蓋所述單 晶半導(dǎo)體薄膜的上表面的部分向所述漏區(qū)域方向延伸而形成檐部，在所述檐部的下方的單 晶半導(dǎo)體薄膜的表層上形成有濃度比所述漏區(qū)域低的區(qū)域。
[00巧第4方案
[0023] 方案1或方案2所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，在形成有STI凹部的半導(dǎo) 體襯底中，在除了一部分區(qū)域外的所述STI凹部?jī)?nèi)埋入STI內(nèi)部氧化膜，在所述一部分區(qū)域 的所述STI凹部中設(shè)置有所述選擇柵的覆蓋所述單晶半導(dǎo)體薄膜的側(cè)面的部分，在所述選 擇柵晶體管的溝道長(zhǎng)度方向上，所述STI內(nèi)部氧化膜與所述選擇柵分離。
[0024] 第5方案
[0025] 方案4所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，在形成于所述STI凹部側(cè)壁上的選 擇柵氧化膜與所述選擇柵分離的部分處露出的第2漏區(qū)域形成得比所述漏區(qū)域深。
[0026] 第6方案
[0027] 方案2所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，所述選擇柵和所述浮柵的覆蓋所述 單晶半導(dǎo)體薄膜的上表面的部分沿著所述選擇柵晶體管和所述存儲(chǔ)器晶體管的溝道長(zhǎng)度 方向延伸而形成檐部，在所述檐部的下方的單晶半導(dǎo)體薄膜的表層上形成有濃度比所述漏 區(qū)域和所述源區(qū)域低的區(qū)域。
[00測(cè)第7方案
[0029] 方案2所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，在形成有STI凹部的半導(dǎo)體襯底中， 在除了一部分區(qū)域外的所述STI凹部?jī)?nèi)埋入STI內(nèi)部氧化膜，在所述一部分區(qū)域的所述STI 凹部中設(shè)置有所述選擇柵和所述浮柵的覆蓋所述單晶半導(dǎo)體薄膜的側(cè)面的部分，在所述選 擇柵晶體管和所述存儲(chǔ)器晶體管的溝道長(zhǎng)度方向上，所述STI內(nèi)部氧化膜與所述選擇柵和 所述浮柵分離。
[0030] 第8方案
[0031] 方案7所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，在形成于所述STI凹部側(cè)壁上的選 擇柵氧化膜與所述選擇柵分離的部分處露出的第2漏區(qū)域及源區(qū)域形成得比所述漏區(qū)域 及源區(qū)域深。
[00對(duì)第9方案
[0033] 方案1至8中的任意一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器裝置的特征在于，所述選擇柵由下 方選擇柵和與所述下方選擇柵電連接的上方選擇柵構(gòu)成。
[0034] 第10方案
[00