半導體存儲器裝置的制造方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明是有關(guān)于集成電路，尤指半導體存儲器裝置。
【背景技術(shù)】
[0002]當前幾乎所有的電子裝置都會包括某種存儲器用于存儲數(shù)據(jù)。存儲器通常以半導體硬件實現(xiàn)許多種現(xiàn)代電子裝置所使用存儲器，其實施例可包括，但不限定于DRAM。
[0003]由于需要存儲大量數(shù)據(jù)，傳統(tǒng)的存儲器都要使用大量繞線進行數(shù)據(jù)存取。

【發(fā)明內(nèi)容】

[0004]本發(fā)明目的在于提供一種半導體存儲器裝置，以解決上述傳統(tǒng)存儲器都要使用大量繞線進行數(shù)據(jù)存取的問題。
[0005]基于上述目的，本發(fā)明揭露了一種半導體存儲器裝置，包括多個感應(yīng)放大器、多組主數(shù)據(jù)線區(qū)段、以及多個存儲器區(qū)段。該多組主數(shù)據(jù)線區(qū)段以列方向排列。每個存儲器區(qū)段包括多個存儲器單元，每個存儲器區(qū)段經(jīng)由一對應(yīng)的感應(yīng)放大器耦接至一組對應(yīng)的主數(shù)據(jù)線區(qū)段，以及相鄰的對應(yīng)的主數(shù)據(jù)線區(qū)段互相耦接。當存取存儲器數(shù)據(jù)時，通過于互相連接的該多組對應(yīng)的主數(shù)據(jù)線區(qū)段上傳送上述存儲器數(shù)據(jù)。
[0006]本發(fā)明還揭露了一種半導體存儲器裝置，包括多個輸出入端口、一全域數(shù)據(jù)匯流排、以及多個存儲庫。該全域數(shù)據(jù)匯流排連接至上述多個輸出入端口以存取上述存儲器數(shù)據(jù)。每個存儲庫包括多個感應(yīng)放大器、多組主數(shù)據(jù)線區(qū)段、以及多個存儲器區(qū)段。該多組主數(shù)據(jù)線區(qū)段以列方向排列。每個存儲器區(qū)段包括多個存儲器單元，每個存儲器區(qū)段經(jīng)由一對應(yīng)的感應(yīng)放大器耦接至一組對應(yīng)的主數(shù)據(jù)線區(qū)段，相鄰對應(yīng)的主數(shù)據(jù)線區(qū)段互相耦接，以及其中一組主數(shù)據(jù)線區(qū)段耦接上述全域數(shù)據(jù)匯流排。當存取存儲器數(shù)據(jù)時，通過于互相連接的該多組對應(yīng)的主數(shù)據(jù)線區(qū)段上傳送上述存儲器數(shù)據(jù)。
[0007]本發(fā)明的半導體存儲器裝置能減少繞線，并有效降低芯片面積以及制造費用。
【附圖說明】
[0008]圖1是顯示本發(fā)明實施例中一種半導體存儲器I的示意圖。
[0009]圖2是顯示本發(fā)明實施例中一種存儲器區(qū)段2的示意圖。
[0010]圖3是顯示本發(fā)明實施例中另一種存儲器區(qū)段3在讀取操作時的示意圖。
[0011]圖4是顯示本發(fā)明實施例中另一種存儲器區(qū)段4在寫入操作時的示意圖。
[0012]符號說明:
[0013]I?半導體存儲器；
[0014]2、3、4?存儲器區(qū)段；
[0015]10?DQ數(shù)據(jù)接點；
[0016]12?全域數(shù)據(jù)匯流排；
[0017]140、141、…、147 ?存儲庫；
[0018]1420、1422、…、1438、SA ?感應(yīng)放大器；
[0019]1421、1423、…、1437、seg ?存儲器區(qū)段；
[0020]1440、1442、…、1447?局部主數(shù)據(jù)線；
[0021]16?指令數(shù)據(jù)接點；
[0022]180、182、184、186、SSA ?二次感應(yīng)放大器；
[0023]190、192?列控制線；
[0024]30、34?讀取放大器；
[0025]32、36?寫入驅(qū)動器；
[0026]382、380?存儲器區(qū)段。
[0027]CSL?列控制線；
[0028]MDQ/bMDQ?主數(shù)據(jù)線；
[0029]MDQ0/bMDQ0, MDQ1ZbMDQ1 ?局部主數(shù)據(jù)線；
[0030]seg?存儲器區(qū)段。
【具體實施方式】
[0031]在此必須說明的是，于下揭露內(nèi)容中所提出的不同實施例或范例，是用以說明本發(fā)明所揭示的不同技術(shù)特征，其所描述的特定范例或排列是用以簡化本發(fā)明，然非用以限定本發(fā)明。此外，在不同實施例或范例中可能重復使用相同的參考數(shù)字與符號，此等重復使用的參考數(shù)字與符號是用以說明本發(fā)明所揭示的內(nèi)容，而非用以表示不同實施例或范例間的關(guān)系。
[0032]圖1是顯示本發(fā)明實施例中一種半導體存儲器I的示意圖，包括DQ數(shù)據(jù)接點10、一全域數(shù)據(jù)匯流排12、多個存儲庫(memory bank) 140、141、…、147、以及指令數(shù)據(jù)接點16。DQ數(shù)據(jù)接點10耦接全域數(shù)據(jù)匯流排12、以及多個存儲庫140到存儲庫147，多個存儲庫140到存儲庫147也耦接指令數(shù)據(jù)接點16。
[0033]DQ數(shù)據(jù)接點10包括多個存儲器數(shù)據(jù)接點，存儲器數(shù)據(jù)由DQ數(shù)據(jù)接點10進入及離開半導體存儲器I。指令數(shù)據(jù)接點16包括多個指令數(shù)據(jù)接點，用于接收指令數(shù)據(jù)，例如寫入或接收指令。指令數(shù)據(jù)接點16耦接存儲庫140到存儲庫147，用以控制存儲庫140到存儲庫147進行數(shù)據(jù)讀取、寫入、或其他數(shù)據(jù)處理。
[0034]存儲庫140到存儲庫147中每個存儲庫都包括多個存儲器單元(未圖示)，用于存儲存儲器數(shù)據(jù)，分別使用表示列C和行R的位線(bit lines)(未圖示)以及字線(wordlines)(未圖示)來啟動或關(guān)閉存儲器單元，進而控制中存儲器數(shù)據(jù)的存取。另外，每個存儲庫都包括多列，每列都有一對主數(shù)據(jù)線(master data line)MDQ/bMDQ和列控制線CSL(未圖示)。例如，每個存儲庫可包括128個列。圖2顯示圖1存儲庫中一列的一部分。
[0035]主數(shù)據(jù)線MDQ/bMDQ是一種數(shù)據(jù)傳輸線，通過二次感應(yīng)放大器(未圖示)穿過沿著列方向所有相鄰的存儲庫，用于傳送存儲庫140到存儲庫147中的存儲器數(shù)據(jù)。例如，左半部的存儲庫140到存儲庫143由主數(shù)據(jù)線MDQ/bMDQ通過對應(yīng)的二次感應(yīng)放大器穿過存取存儲庫140到存儲庫143內(nèi)的存儲器單元，右半部的存儲庫144到存儲庫147也由數(shù)據(jù)主數(shù)據(jù)線MDQ/bMDQ通過對應(yīng)的二次感應(yīng)放大器穿過存取存儲庫144到存儲庫147內(nèi)的存儲器單元。每條主數(shù)據(jù)線MDQ/bMDQ在全域數(shù)據(jù)匯流排12和存儲庫140到存儲庫147間傳送存儲器數(shù)據(jù)。主數(shù)據(jù)線MDQ/bMDQ為一對數(shù)據(jù)線MDQ和bMDQ。在某些實施例中，當存儲器單元閑置時，主數(shù)據(jù)線對MDQ和bMDQ兩者皆為邏輯“HIGH”;當寫入存儲器單元邏輯“HIGH”或由存儲器單元讀取邏輯“HIGH”時，主數(shù)據(jù)線MDQ為邏輯“HIGH”且主數(shù)據(jù)線bMDQ為邏輯“LOW” ；當寫入存儲器單元邏輯“LOW”或由存儲器單元讀取邏輯“LOW”時，主數(shù)據(jù)線MDQ為邏輯“LOW”且主數(shù)據(jù)線bMDQ為邏輯“HIGH”。
[0036]每個存儲庫另外由多條專用的列控制線CSL控制，上面帶有列控制信號，用于分別控制特定存儲庫的特定列的致能(enablement)或除能(disablement)。當列控制信號致能特定存儲庫的特定列時，則該特定存儲庫的該特定列中的存儲器單元可被存取。當列控制信號除能特定存儲庫的特定列時，則該特定存儲庫的該特定列中的存儲器單元不會被存取。每次的數(shù)據(jù)存取都只會致能一個特定存儲庫的特定列。例如，當列控制信號致能存儲庫143的第I列時，存儲庫140到存儲庫142、存儲庫144到存儲庫147的第I列都會被其專用的列控制信號除能。因此，此時只有存儲庫143的第I列的存儲器單元可通過主數(shù)據(jù)線MDQ/bMDQ存取。
[0037]多個存儲庫140到存儲庫147通過主數(shù)據(jù)線MDQ/bMDQ直接連接到全域數(shù)據(jù)匯流排12。全域數(shù)據(jù)匯流排12連接到DQ數(shù)據(jù)接點10。半導體存儲器I內(nèi)所有的存儲器數(shù)據(jù)都會通過全域數(shù)據(jù)匯流排12而進行存取。
[0038]在圖1中，左半部存儲庫140到存儲庫143和右半部存儲庫144到存儲庫147僅分別顯示兩條主數(shù)據(jù)線MDQ/bMDQ，實施上各半邊相鄰的存儲庫都有多條主數(shù)據(jù)線MDQ/bMDQ通過對應(yīng)的二次感應(yīng)放大器縱向貫穿。在讀取數(shù)據(jù)時，將存儲庫內(nèi)的各個存儲器單元內(nèi)的存儲器數(shù)據(jù)通過多條主數(shù)據(jù)線MDQ/bMDQ和對應(yīng)的二次感應(yīng)放大器直接傳送至全域數(shù)據(jù)匯流排12由DQ數(shù)據(jù)接點10輸出；在寫入數(shù)據(jù)時，由全域數(shù)據(jù)匯流排12通過多條主數(shù)據(jù)線MDQ/bMDQ和對應(yīng)的二次感應(yīng)放大器將存儲器數(shù)據(jù)直接傳送至存儲庫內(nèi)的各個存儲器單元存儲。
[0039]由于半導體存儲器I通過貫穿所有相鄰存儲庫的主數(shù)據(jù)線MDQ/bMDQ直接將存儲器數(shù)據(jù)在存儲庫和全域數(shù)據(jù)匯流排12間傳送，因此可減少存儲庫和全域數(shù)據(jù)匯流排12間的繞線以及繞線面積，有效降低半導體存儲器的制造費用。
[0040]圖2顯示本發(fā)明實施例中一存儲器區(qū)段2的示意圖，包括兩個存儲庫的相同列，其包括多個感應(yīng)放大器(SA) 1420、1422、…、1438、多組主數(shù)據(jù)線區(qū)段、多個存儲器區(qū)段(memory segment) 1421、1423、...、1437、列控制線(CSL) 190 和 192、以及二次感應(yīng)放大器(SSA) 180、182、184及186。其中，多個感應(yīng)放大器1420、1422、…、1428、多組主數(shù)據(jù)線區(qū)段、多個存儲器區(qū)段1421、1423、…、1427、二次感應(yīng)放大器180和182、以及列控制線190屬于上半部存儲庫；多個感應(yīng)放大器1430、1432、…、1438、多組主數(shù)據(jù)線區(qū)段、多個存儲器區(qū)段1431、1433、…、1437、二次感應(yīng)放大器184和186、以及列控制線192屬于下半部存儲庫。
[0041]首先請參考下半部存儲庫，主數(shù)據(jù)線MDQ/bMDQ以列方向排列，左邊的數(shù)據(jù)線為主數(shù)據(jù)線MDQ，右邊的數(shù)據(jù)線為主數(shù)據(jù)線bMDQ，主數(shù)據(jù)線MDQ/bMDQ包括多組主數(shù)據(jù)線區(qū)段。每組主數(shù)據(jù)線區(qū)段包括兩條局部主數(shù)據(jù)線(圖示僅以下半部主數(shù)據(jù)線區(qū)段為示例繪示對應(yīng)的局部主數(shù)據(jù)線1440到局部主數(shù)據(jù)線1447)。存儲庫會以感應(yīng)模式或是重驅(qū)動(re-driver)模式運作。在感應(yīng)模式下，主數(shù)據(jù)線MDQ/bMDQ載有一組差動信號；在重驅(qū)動模式下，主數(shù)據(jù)線MDQ/bMDQ的其一載有傳遞到相鄰存儲庫的數(shù)據(jù)信號。每個存儲器區(qū)段1431、1433、…、1437包括多個存儲器單元(未圖示)，該存儲器單元用于存儲存儲器數(shù)據(jù)。每個存儲器區(qū)段經(jīng)由一對應(yīng)的感應(yīng)放大器耦接至一組對應(yīng)的主數(shù)據(jù)線區(qū)段，每兩組相鄰對應(yīng)的主數(shù)據(jù)線區(qū)段互相耦接。當所有相鄰的主數(shù)據(jù)線區(qū)段耦接起來后便形成貫穿所有相鄰存儲庫的主數(shù)據(jù)線MDQ/bMDQ，用于在各個存儲庫的存儲器單元和全域數(shù)據(jù)匯流排12間作為直接傳送的數(shù)據(jù)路徑。以存儲器區(qū)段1435為例，存儲器區(qū)段1435通過對