三維半導體元件的制作方法
【技術領域】
[0001]本發(fā)明是有關于一種三維半導體元件，且特別是有關于一種操作快速的垂直通道式三維半導體元件。
【背景技術】
[0002]非易失性存儲器元件在設計上有一個很大的特性是，當存儲器元件失去或移除電源后仍能保存數據狀態(tài)的完整性。目前業(yè)界已有許多不同型態(tài)的非易失性存儲器元件被提出。不過相關業(yè)者仍不斷研發(fā)新的設計或是結合現有技術，進行含存儲單元的存儲器平面的疊層以達到具有更高儲存容量的存儲器結構。例如已有一些多層薄膜晶體管疊層的與非門(NAND)型閃存結構被提出。相關業(yè)者已經提出各種不同結構的三維存儲器元件，例如具單柵極(Single-Gate)的存儲單元、雙柵極(double gate)的存儲單元,和環(huán)繞式柵極(surrounding gate)的存儲單元等三維存儲器元件。
[0003]相關設計者無不期望可以構建出一三維存儲器結構，不僅具有許多層疊層平面(存儲器層)而達到更高的儲存容量，更具有優(yōu)異的電子特性(例如具有良好的數據保存可靠性和操作速度)，使存儲器結構可以被穩(wěn)定和快速的如進行擦除和編程等操作。再者，NAND型閃存的頁(Page)尺寸是與位線數目成比例。因此當元件尺寸縮小，不僅是成本降低，其平行操作的增加也提高了元件的讀寫速度，進而達到更高的數據傳輸速度。以一般的三維垂直通道式存儲器元件為例，其具有更大的通孔尺寸可降低工藝上的困難度。但越大的存儲單元尺寸會造成較少的位線數目，較少的平行操作以及較慢的數據讀寫速度。而傳統的存儲單元設計，一般是以一條選擇線對同一列的存儲單元進行選取，且同一行的存儲單元是對應一條位線。以16個存儲單元串行(cell strings)排列成4行和和4列，并具有4條位線為例和4條選擇線，每個存儲單元串行是對應一條位線和一條選擇線(如SSLl /2/3/4)。如欲讀取所有存儲單元的數據，需選取選擇線SSLl該列四個串行數據，之后依序選取選擇線SSL2、SSL3和SSL4以獲得另外12個串行數據。必須循環(huán)操作4次，利用選擇線SSLl / 2 / 3 / 4的選取，才能讀取所有串行數據。再者，當選擇線SSLl被選取和進行操作時，其他對應選擇線SSL2 / 3 / 4的存儲單元串行也被施以相同的柵極偏壓，而使柵極受到干擾。此外，非選取串行(non-selected strings)也具有柵極偏壓表示有不需要的功率消耗(power consumpt1n)存在。因此，傳統的存儲單元設計不僅具有較低的操作速度，更具有較大的功率消耗和干擾。
【發(fā)明內容】
[0004]本發(fā)明是有關于一種三維半導體元件。根據實施例的三維半導體元件，所有的存儲單元可被同時讀取，而可提高操作速度。再者，依據實施例的三維半導體元件其頻帶寬度(bandwidth)擴大,功率消耗(power consumpt1n)下降,且讀取存儲單元時相鄰存儲單元之間的干擾亦可減少。
[0005]根據實施例，是提出一種三維半導體元件，包括:多層存儲器層(memory layers),垂直疊層于一襯底上且存儲器層是相互平行的；多條選擇線(select1n lines)，位于存儲器層上方，且選擇線是相互平行的；多條位線(bit lines)，位于選擇線上方，且位線是相互平行并垂直于選擇線；多條串行(strings)垂直于存儲器層和選擇線，且串行(strings)被電性連接至對應的選擇線；多個存儲單元(cells)分別由串行、選擇線和位線所定義，且存儲單元被排列為多列(rows)及多行(columns),其中位線是平行于一行方向(columndirect1n),而選擇線是平行于一列方向(row direct1n)。其中，同一行中相鄰的存儲單元被電性連接至不同的位線。
[0006]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0007]圖1為一三維半導體元件的立體圖。
[0008]圖2為本發(fā)明第一實施例的三維半導體元件的存儲單元設計的上視圖。
[0009]圖3A繪示根據本發(fā)明第一實施例的一種矩陣陣列存儲單元的串行接觸排列的示意圖。
[0010]圖3A至圖3D繪示根據本發(fā)明第一實施例的一種電性連接串行接觸和對應位線的實施方式。
[0011]圖4為本發(fā)明第二實施例的三維半導體元件的存儲單元設計的上視圖。
[0012]圖5為本發(fā)明第三實施例的三維半導體元件的存儲單元設計的上視圖。
[0013]圖6A是繪示本發(fā)明一實施例的一種矩陣陣列存儲單元中，金屬部的排列與設計是部分地遮蓋對應的串行接觸的示意圖。
[0014]圖6B是繪示本發(fā)明另一實施例的一種矩陣陣列存儲單元中，金屬部的排列與設計是完全遮蓋對應的串行接觸的示意圖。
[0015]圖7為本發(fā)明第四實施例的三維半導體元件的存儲單元設計的上視圖。
[0016]圖8為本發(fā)明第五實施例的三維半導體元件的存儲單元設計的上視圖。
[0017]圖9為本發(fā)明第六實施例的三維半導體元件的存儲單元設計的上視圖。
[0018]圖10A是繪示本發(fā)明一實施例的一橢圓形串行接觸的示意圖。
[0019]圖10B是繪示本發(fā)明一實施例的一長方形串行接觸的示意圖。
[0020]【符號說明】
[0021]10:襯底
[0022]11:存儲器層
[0023]12、13、SSL、SSLl ?SSL4:選擇線
[0024]15:串行
[0025]151:通道層
[0026]152:導電層
[0027]17:串行接觸
[0028]18:金屬部
[0029]18a:第一部
[0030]18b:第二部
[0031]19:導電孔
[0032]22:階梯接觸
[0033]BL、BLl ?BL16:位線
[0034]Rowl?Row8:存儲單兀列
[0035]Columnl ?Column8:存儲單兀行
[0036]Lupper:上直線
[0037]Llower:下直線
[0038]Px:存儲單元的X節(jié)距
[0039]Py:存儲單元的y節(jié)距
[0040]X:—金屬部的寬度
[0041]Yl:一金屬部的長度
[0042]Y2:一金屬部的第一部和第二部的總長度
[0043]la、lb、2a、2b:位置
[0044]Lla:對應第一行存儲單元的位置Ia的直線
[0045]Llb:對應第一行存儲單元的位置Ib的直線
[0046]L2a:對應第二行存儲單元的位置2a的直線
[0047]L2b:對應第二行存儲單元的位置2b的直線
[0048]Xc: —串行接觸的寬度
[0049]Y。:一串行接觸的長度
【具體實施方式】
[0050]本發(fā)明的實施例是提出一種操作快速的三維半導體元件，例如一垂直通道式(vertical-channel, VC)三維半導體元件。根據實施例的三維半導體元件，所有的存儲單元可被同時讀取，而可提高操作速度。再者，依據實施例的三維半導體元件其頻帶寬度(bandwidth)擴大(增加)，功率消耗(power consumpt1n)下降,且讀取存儲單元時相鄰存儲單元之間的干擾亦可減少。
[0051]本發(fā)明可應用至多種不同存儲單元排列方式的三維半導體元件例如垂直通道式(vertical-channel, VC)三維半導體元件。圖1為一三維半導體元件的立體圖。一三維半導體元件包括多層存儲器層(memory layers) 11(包括控制柵極),垂直疊層于一襯底10上，且這些存儲器層11是相互平行的；多條選擇線(select1n lines) 12，位于存儲器層11上方且這些選擇線12是相互平行的；多條串行(strings) 15是垂直于存儲器層11和選擇線12，且這些串行15被電性連接至對應的這些選擇線12 ;多條位線(bit lines) BLs是位于選擇線12上方，且這些位線BLs是相互平行并垂直于選擇線12 ;多個存儲單元(cells)是分別由這些串行15、這些選擇線12和這些位線BLs定義，且這些存儲單元被排列為多列(rows)及多行(columns),其中位線BLs是平行于一行方向(column direct1n)而選擇線12是平行于一列方向(row direct1n)。再者,多個串行接觸(string contacts) 17是垂直于存儲器層11和選擇線12，且每串行接觸17的設置是對應于存儲單元的每串行15，其中串行接觸1