專利名稱：半導體集成電路的制作方法
技術領域：
本發(fā)明涉及一種半導體集成電路，特別涉及離子體顯示器等的
驅動電容性負荷的多溝道半導體集成電路的平面布置情況。
背景技術：
已知 一般情況下，用于多溝道半導體集成電路的輸出電路有 MOS輸出電路、IGBT輸出電路、高邊無晶體管的MOS輸出電路 或者高邊無晶體管的IGBT輸出電路。通常情況下，多溝道半導體 集成電路是以這些輸出電路的單元為標準單元而進行平面布置的。 例如，在是構成含有MOS驅動器的輸出電路的標準單元116的情 況下，如圖13 (a)和圖13 (b)所示，墊108布置在下邊(紙張 的下側)，低邊晶體管111、高邊晶體管110、電平位移電路112以 及預驅動器113布置在上邊(紙張的上側)，順序就是這樣的。標 準羊元116的各個構成要素(111、 110、 112、 113)經(jīng)由雙層布線 114或者單層布線115與墊108進行電連接(以上參考例如專利文 獻l)。補充說明一下，在圖13 (b)上，119是高邊晶體管的漏極 區(qū)域，120是高邊晶體管的源極區(qū)域，121是通孔，122是低邊晶 體管的源極區(qū)域，123是低邊晶體管的源極區(qū)域。
《專利文獻1》 特開平1 — 18239號公報

發(fā)明內容
發(fā)明要解決的技術問題
然而，如圖13 (a)和圖13 (b)所示，在將浪涌電壓等施加 到墊108的情況下，因為對與墊108相鄰而設的低邊晶體管111的 布線阻抗比離開墊108而設的高邊晶體管110的主體二極管的布線 阻抗低很多，所以便打算讓浪涌電荷逃到連接在電源一側的高邊晶
體管110的主體二極管(未示)的正向上來謀求防止靜電破壞。但 因為電荷集中在低邊晶體管111的主體二極管，所以恐怕低邊晶體 管111的主體二極管會先破壞。這就是問題。 這樣的問題不僅在是含有MOS驅動器的輸出電路的情況下會 產生的問題，也是在是含有所述的IGBT驅動器、高邊無晶體管的 MOS驅動器或者高邊無晶體管的IGBT驅動器的輸出電路的情況 下同樣會出現(xiàn)的問題。 本發(fā)明正是為解決該問題而研究開發(fā)出來的，其目的在于提 供一種具有抗靜電破壞的平面布置的半導體集成電路。
用以解決技術問題的技術方案
具體而言，本發(fā)明第一方面所涉及的半導體集成電路是這樣的， 該半導體集成電路在半導體芯片上具有多個分別包括墊的電路 單元。由高邊晶體管、驅動所述高邊晶體管的電平位移電路以及低 邊晶體管構成的高耐壓驅動器，驅動所述高耐壓驅動器的預驅動器， 以及所述墊。所迷高邊晶體管和所述低邊晶體管夾著所迷墊相向而 設。 在本發(fā)明第一方面所涉及的半導體集成電路中，最好是，所述 高邊晶體管、所迷墊、所述低邊晶體管、所述電平位移電路以及所 迷預驅動器布置在一條直線上。
在本發(fā)明第一方面所涉及的半導體集成電路中，進一步包括 布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與 由所述多個電路單元構成的第一電路單元列相向且由多個所述電路 單元構成的第二電路單元列。 在本發(fā)明第一方面所涉及的半導體集成電路中，進一步包括 布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高 壓電位用第一電源墊和基準電位用第二電源墊，布置在所述第一電 路單元列和所述第二電路單元列中各自的所述高邊晶體管上且與所 述第一電源墊電連接的高壓電位的第一布線，以及布置在所述第一 電路單元列和所述第二電路單元列中各自的所述低邊晶體管上且與 所述第二電源墊電連接的基準電位的第二布線。
在本發(fā)明第一方面所涉及的半導體集成電路中，進一步包括 為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電 位的第三布線。 在本發(fā)明第一方面所涉及的半導體集成電路中，進行將所述電 平位移電路和所述預驅動器收納在所述低邊晶體管的單元寬度內的 設計。 本發(fā)明第二方面所涉及的半導體集成電路是這樣的，該半導體 集成電路，在半導體芯片上具有多個分別包括墊的電路單元。所述 電路單元包括由高邊晶體管、驅動所述高邊晶體管的電平位移電 路、高邊再生二極管、低邊晶體管以及低邊再生二極管構成的高耐 壓驅動器，驅動所述高耐壓驅動器的預驅動器，以及所述墊。所述 高邊再生二極管和所述4氐邊再生二極管夾著所述墊相向而^:。 在本發(fā)明第二方面所涉及的半導體集成電路中，所述高邊再生 二極管、所述墊、所述低邊再生二極管、所述低邊晶體管、所述高 邊晶體管、所述電平位移電路以及所述預驅動器布置在一條直線上。
在本發(fā)明第二方面所涉及的半導體集成電路中，進一步包括 布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與 由所述多個電路單元構成的第一電路單元列相向且由多個所述電路 單元構成的第二電路單元列。
在本發(fā)明第二方面所涉及的半導體集成電路中，進一步包括 布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高 壓電位用第一電源墊和基準電位用第二電源墊，布置在所述第一電 路單元列和所述第二電路單元列中各自的所述高邊再生二極管上且
與所述第一電源墊電連接的高壓電位的第一布線，以及布置在所述 第一電路單元列和所述第二電路單元列中各自的所述低邊晶體管上
且與所述第二電源墊電連接的基準電位的第二布線。
在本發(fā)明第二方面所涉及的半導體集成電路中，進一步包括 為將布置在所迷半導體芯片的中央部位的控制部包圍而設的基準電 位的第三布線。
在本發(fā)明第二方面所涉及的半導體集成電路中，進行將所述電
平位移電路和所述預驅動器收納在所述低邊晶體管的單元寬度內的 設計。 本發(fā)明第三方面所涉及的半導體集成電路是這樣的，該半導體 集成電路，在半導體芯片上具有多個分別包括墊的電路單元。所述 電路單元包括由靜電放電保護元件和低邊晶體管構成的高耐壓驅 動器，驅動所述高耐壓驅動器的預驅動器，以及所述墊。所述靜電 放電保護元件和所述低邊晶體管夾著所述墊相向而設。 在本發(fā)明第三方面所涉及的半導體集成電路中，所述靜電放電 保護元件、所述墊、所述低邊晶體管以及所述預驅動器布置在一條 直線上。
在本發(fā)明第三方面所涉及的半導體集成電路中，進一步包括 布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與 由所述多個電路單元構成的第一電路單元列相向且由多個所述電路 單元構成的第二電路單元列。 在本發(fā)明第三方面所涉及的半導體集成電路中，進一步包括 布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高 壓電位用第一電源墊和基準電位用第二電源墊，布置在所述第一電 路單元列和所述第二電路單元列中各自的所述靜電放電保護元件上 且與所述第一電源墊電連接的高壓電位的第一布線，以及布置在所 述第一電路單元列和所述第二電路單元列中各自的所述低邊晶體管 上且與所述第二電源墊電連接的基準電位的第二布線。
在本發(fā)明第三方面所涉及的半導體集成電路中，進一步包括 為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電 位的第三布線。 在本發(fā)明第三方面所涉及的半導體集成電路中，進行將所述電 平位移電路和所述預驅動器收納在所述低邊晶體管的單元寬度內的 設計。 本發(fā)明第四方面所涉及的半導體集成電路是這樣的，該半導體 集成電路，在半導體芯片上具有多個分別包括墊的電路單元。所述 電路單元包括由靜電放電保護元件、低邊再生二極管以及低邊晶 體管構成的高耐壓驅動器，驅動所述高耐壓驅動器的預驅動器，以 及所述墊。所述靜電放電保護元件和所述低邊再生二極管夾著所述
墊相向而i殳。 在本發(fā)明第四方面所涉及的半導體集成電路中，所述,爭電放電 保護元件、所述墊、所迷低邊再生二極管、所述低邊晶體管以及所 述預驅動器布置在一條直線上。
在本發(fā)明第四方面所涉及的半導體集成電路中，進一步包括 布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與 由所述多個電路單元構成的第一電路單元列相向且由多個所述電路 單元構成的第二電路單元列。 在本發(fā)明第四方面所涉及的半導體集成電路中，進一步包括 布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高 壓電位用第一電源墊和基準電位用第二電源墊，布置在所述第一電 路單元列和所述第二電路單元列中各自的所述靜電放電保護元件上 且與所述第一電源墊電連接的高壓電位的第一布線，以及布置在所 述第一電路單元列和所述第二電路單元列中各自的所述低邊晶體管 上且與所述第二電源墊電連接的基準電位的第二布線。
在本發(fā)明第四方面所涉及的半導體集成電路中，進一步包括 為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電 位的第三布線。 在本發(fā)明第四方面所涉及的半導體集成電路中，進行將所述電 平位移電路和所述預驅動器收納在所述低邊晶體管的單元寬度內的 設計。
發(fā)明的效果 根據(jù)本發(fā)明的半導體集成電路，能夠抑制浪涌電壓等異常輸入 施加在構成電路單元的墊上時所產生的靜電破壞；能夠使芯片尺寸 變??；能夠使將多個墊和芯片的外周連接起來的焊線的長度縮短。 附圖的筒單說明 圖1是顯示本發(fā)明第一個實施例中包括具有墊的MOS驅動器 的輸出電路的電路結構例的圖。
圖2 (a)和圖2 (b)是本發(fā)明第一個實施例中輸出電路單元 的放大平面圖。
圖3是顯示本發(fā)明第一個實施例所涉及的半導體集成電路的平 面布置情況的平面圖。
圖4是顯示本發(fā)明第二個實施例中包括具有墊的IGBT驅動器 的輸出電路的電路結構例的圖。
圖5 (a)和圖5 (b)是本發(fā)明第二個實施例中輸出電路單元 的放大平面圖。
圖6是顯示本發(fā)明第二個實施例所涉及的半導體集成電路的平 面布置情況的平面圖。
圖7是顯示本發(fā)明第三個實施例中包括具有墊的高邊無晶體管 的MOS驅動器的輸出電路的電路結構例的圖。
圖8 (a)和圖8 (b)是本發(fā)明第三個實施例中輸出電路單元 的^:大平面圖。
圖9是顯示本發(fā)明第三個實施例所涉及的半導體集成電路的平 面布置情況的平面圖。
圖10是顯示本發(fā)明第四個實施例中包括具有墊的高邊無晶體 管的IGBT驅動器的輸出電路的電路結構例的圖。
圖11 (a)和圖11 (b)是本發(fā)明第四個實施例中輸出電路單 元的》t大平面圖。
圖12是顯示本發(fā)明第四個實施例所涉及的半導體集成電路的 平面布置情況的平面圖。
圖13 (a)和圖13 (b)是現(xiàn)有輸出電路單元的放大平面圖。 符號說明
1 半導體芯片
2、 2b 高壓電位的布線
3a、 3b 基準電位的布線
4 高壓電源的墊
5 基準電位的墊
6 〗氏耐壓控制部
7 總線布線
8 墊
9 輸入控制墊
10 高邊晶體管
11 低邊晶體管
12 電平位移電路
13 預驅動器
14 雙層布線
15 單層布線 16A-16D 輸出電路單元
19 高邊晶體管的漏極區(qū)域
20 高邊晶體管的源極區(qū)域
21 通孔
22 低邊晶體管的漏極區(qū)域
23 低邊晶體管的源極區(qū)域
24 輸入端子 25a 25d 輸出電路
26 背面柵極一漏極間寄生二極管
27 背面柵極一漏極間寄生二極管
28 高邊晶體管
29 低邊晶體管
30 高邊再生二極管
31 低邊再生二極管
32 柵極保護用二極管
33 柵極切斷用電阻
34 柵極保護電路
35 高邊晶體管發(fā)射區(qū)域
36 高邊晶體管集電區(qū)域
37 低邊晶體管發(fā)射區(qū)域
38低邊晶體管集電區(qū)域
39二極管陰極區(qū)域
40二極管陽極區(qū)域
41接觸
43,爭電》i:電^f呆護元件
44預驅動器
45MOS驅動器
46IGBT驅動器
47高邊無晶體管的MOS驅動器
48高邊無晶體管的IGBT驅動器
具體實施例方式下面，參考


本發(fā)明的各個實施例。 (第一個實施例)
圖1是本發(fā)明第一個實施例所涉及的多溝道半導體集成電路中 的構成輸出電路單元的輸出電路25a的基本電路構成圖。 如圖1所示，輸出電路25a包括MOS驅動器45、電平位移 電路12和預驅動器13。這里，MOS驅動器45，由高邊晶體管10、 該高邊晶體管10的寄生元件即背面柵極一漏極間寄生二極管26、 低邊晶體管11、該低邊晶體管11的寄生元件即背面柵極一漏極間 寄生二極管27以及墊8構成。而且，高壓電源的墊4連接在高邊 晶體管10上，基準電位的墊5連接在低邊晶體管11上，、輸入端子 24連接在預驅動器13上。補充說明一下，高邊晶體管IO用于輸 出高電平，低邊晶體管11用于輸出低電平。 圖2 (a)和圖2 (b)是顯示構成輸出電路25a的輸出電路單 元16A中的平面布置情況的平面圖。 如圖2 (a)和圖2 (b)所示，輸出電路單元16A的平面布置 的特征在于，高邊晶體管IO和低邊晶體管11夾著墊8而相向設置。 亦即，夾著墊8在墊8的一側布置有高邊晶體管10，該高邊晶體管 10構成還可以作為靜電放電(ESD: electrostatic discharge)保 護元件用的背面柵極一漏極間寄生二極管26，在塾8的另一側布置 有低邊晶體管11，該低邊晶體管11構成背面柵極一漏極間寄生二 極管27?，F(xiàn)有技術是這樣的，在一端布置上墊，按照從下邊(紙張 的下側)到上邊(紙張中的上側)的順序依次布置有低邊晶體管和 高邊晶體管。與現(xiàn)有技術相比，該第一個實施例，能夠使對在將浪
涌電壓等異常輸入施加給墊8時所產生的靜電破壞的抵抗性提高。
具體而言，如圖2 (a)和圖2 (b)所示，夾著墊8在墊8的 下邊布置上高邊晶體管10，同時，夾著墊8在墊8的上邊按照從下 到上的順序依次布置上低邊晶體管11、電平位移電路12以及預驅 動器13。 在這樣的平面布置下，因為由基準電位以下的負浪涌產生的電 流從墊8流向離墊8最近的低邊晶體管11的主體二極管中，另一 方面，由超過電源電壓的正浪涌產生的電流從墊8流向離墊8最近 的高邊晶體管10的主體二極管中，所以能夠使對靜電破壞的抵抗 性增加。 如圖2 (a)和圖2 (b)所示，將高邊晶體管10、墊8、低邊 晶體管11、電平位移電路12以及預驅動器13布置在一條直線上， 從后述的圖3所示的半導體集成電路的平面布置也明顯可知，能夠 實現(xiàn)構成含有MOS驅動器45的輸出電路25a的輸出電路單元16A 的高集成化。而且，設計電平位移電路12和預驅動器13時，保證 將電平位移電路12和預驅動器13收納在單元寬度最大的低邊晶體 管11的單元寬度內。具體而言，如圖2 (a)和圖2 (b)所示，按 照低邊晶體管11的單元寬度進行設計，就能夠實現(xiàn)半導體集成電 路的高集成化。 補充說明一下，在圖2(b)上，20是高邊晶體管10的源極區(qū) 域，19是高邊晶體管10的漏極區(qū)域，21是通孔，22是低邊晶體 管ll的漏極區(qū)域，23是低邊晶體管11的源極區(qū)域。 圖3是顯示將具有所述平面布置的輸出電路單元16A布置在半 導體芯片1上的多溝道半導體集成電路的平面圖。 如圖3所示，在半導體芯片l上，在中央部位布置有對輸入控 制電路等的輸出時刻進行控制的低耐壓控制部6,同時夾著該低耐
壓控制部6相向地布置有多個所述輸出電路單元16A,且是沿著芯 片的邊布置的，低耐壓控制部6和各個輸出電路單元16A由總線布 線7相連接。利用總線布線7將來自低耐壓控制部6的控制信號傳 達給預驅動器13。而且，在多個輸出電路單元16A的兩端布置有 高壓電源的墊4和基準電位的墊5。補充說明一下，多個輸出電路 單元16A的平面布置，并不限于圖中所示的情況，還能夠做成連接 在墊8的焊線和焊線相互不接觸那樣的各種各樣的平面布置。 在輸出電路單元16A內的低邊晶體管11上形成有基準電位的 布線3a，該布線3a連接在布置在多個輸出電路單元16A兩側的基 準電位的墊5上。同樣，輸出電路單元16A內的高邊晶體管10上 形成有高壓電位的布線2，該高壓電位的布線2連接在布置在多個 輸出電路單元16A兩側的高壓電源的墊4上。 因為從封裝體線焊到布置在半導體芯片1內的多個輸出電路單 元16A兩側的基準電位的墊5和高壓電源的墊4上，所以基準電位 的墊5和高壓電源的墊4的電位穩(wěn)定。因此，能夠使基準電位的布 線3a和高壓電位的布線2的布線阻抗減小。在各個溝道的輸出成 為大電流的情況下，各個輸出電路單元16A的基準電位和高壓電位 也很穩(wěn)定，從而能得到均一的輸出特性和靜電放電抵抗性。另一方 面，在低耐壓控制部6的長度方向的一端部布置有輸入控制墊9， 同時在另一端部布置有基準電位的墊5。而且，4氐耐壓控制部6上 形成有基準電位的布線3b來將輸入控制墊9以外的三個方向都包 圍起來?；鶞孰娢坏牟季€3b起到屏蔽的作用，防止從墊8侵入的 外部噪音經(jīng)由輸出電路單元16A傳達到低耐壓控制部6。因此，從 低耐壓控制部6輸入到預驅動器13的信號被穩(wěn)定化，輸出特性穩(wěn) 定。 (第二個實施例)
圖4是顯示本發(fā)明第二個實施例所涉及的半導體集成電路中的
構成輸出電路單元的輸出電路25b的基本電路構成。
如圖4所示，輸出電路25b包括IGBT驅動器46、電平位移
電路12和預驅動器13。這里，IGBT驅動器46，由高邊晶體管28、
由柵極切斷電阻33和柵極保護用二極管32構成的柵極保護電路 34、高邊再生二極管30、低邊晶體管29、低邊再生二極管31以及 墊8構成。而且，高壓電源的墊4連接在高邊晶體管28上，基準 電位的墊5連接在低邊晶體管29上，輸入端子24連接在預驅動器 13上。 圖5 (a)和圖5 (b)是顯示構成輸出電路25b的輸出電路單 元16B中的平面布置情況的平面圖。 如圖5 (a)和圖5 (b)所示，輸出電路單元16B的平面布置 的特征在于，高邊再生二極管30和低邊再生二極管31夾著墊8而 相向設置。亦即，夾著墊8在墊8的一側布置有兼作靜電放電保護 元件用的高邊再生二極管30，在墊8的另一側布置有低邊再生二極 管31。現(xiàn)有技術是這樣的，在一端布置上墊，按照從下邊到上邊的 順序依次布置有高邊再生二極管和低邊再生二極管。與現(xiàn)有技術相 比，該第二個實施例，能夠使對在將浪涌電壓等異常輸入施加給墊 8時所產生的靜電破壞的抵抗性提高。
具體而言，如圖5 (a)和圖5 (b)所示，夾著墊8在墊8的 下邊布置有高邊再生二極管30，同時，夾著墊8在墊8的上邊按照 從下到上的順序依次布置上低邊再生二極管31、低邊晶體管29、 高邊晶體管28與柵極保護電路34、電平位移電路12以及預驅動 器13。 在這樣的平面布置下，因為由基準電位以下的負浪涌產生的電 流從墊8流向離墊8最近的低邊再生二極管31中，另一方面，由 超過電源電壓的正浪涌產生的電流從墊8流向離墊8最近的高邊再 生二極管30中，所以能夠使對靜電破壞的抵抗性增加。 如圖5 (a)和圖5 (b)所示，將高邊再生二極管30、墊8、 低邊再生二極管31、低邊晶體管29、高邊晶體管28和柵極保護電 路34、電平位移電路12以及預驅動器13布置在一條直線上，從 后述的圖6所示的半導體集成電路的平面布置也明顯可知，能夠實 現(xiàn)構成含有IGBT驅動器46的輸出電路25b的輸出電路單元16B 的高集成化。而且，進行將電平位移電路12和預驅動器13收納在
單元寬度最大的低邊晶體管29的單元寬度內這樣的設計，具體而 言，如圖5 (a)和圖5 (b)所示，按照低邊晶體管29的單元寬度 進行設計，就能夠實現(xiàn)半導體集成電路的高集成化。
補充說明一下，在圖5 (b)上，21是通孔，41是接觸，36是 高邊晶體管28的集電區(qū)域，35是高邊晶體管28的發(fā)射區(qū)域，37 是低邊晶體管29的發(fā)射區(qū)域，38是低邊晶體管29的集電區(qū)域， 39是低邊再生二極管31和高邊再生二極管30的陰極區(qū)域，40是 低邊再生二極管31和高邊再生二極管30的陽極區(qū)域。 圖6是顯示將具有所述平面布置的輸出電路單元16B布置在半 導體芯片1上的多溝道半導體集成電路的平面圖。 如圖6所示，在半導體芯片l上，在中央部位布置有對輸入控 制電路等的輸出時刻進行控制的低耐壓控制部6，同時夾著該低耐 壓控制部6相向地布置有多個所述輸出電路單元16B，且是沿著芯 片的邊布置的，低耐壓控制部6和各個輸出電路單元16B由總線布 線7相連接。利用總線布線7將來自低耐壓控制部6的控制信號傳 達給預驅動器13。而且，在多個輸出電路單元16B的兩端布置有 高壓電源的墊4和基準電位的墊5。補充說明一下，多個輸出電路 單元16B的平面布置，并不限于圖中所示的情況，還能夠做成連接 在墊8的焊線和焊線相互不接觸那樣的各種各樣的平面布置。 在輸出電路單元16B內的低邊晶體管29上形成有基準電位的 布線3a，該布線3a連接在布置在多個輸出電路單元16B兩側的基 準電位的墊5上。同樣，輸出電路單元16B內的高邊再生二極管 30上形成有高壓電位的布線2b，高壓電位的布線2b連接在布置在 多個輸出電路單元16B兩側的高壓電源的墊4上。 因為從封裝體線焊到布置在半導體芯片1內的多個輸出電路單 元16B兩側的基準電位的墊5和高壓電源的墊4，所以基準電位的 墊5和高壓電源的墊4的電位穩(wěn)定。因此，在各個溝道的輸出成為 大電流的情況下，各個輸出電路單元16B的基準電位和高壓電位也 很穩(wěn)定，從而能得到均一的輸出特性和靜電放電抵抗性。另一方面， 在低耐壓控制部6的長度方向的一端部布置有輸入控制墊9，同時在另一端部布置有基準電位的墊5。而且，低耐壓控制部6上形成 有基準電位的布線3b來將輸入控制墊9以外的三個方向都包圍起 來。基準電位的布線3b起到屏蔽的作用，防止從墊8侵入的外部 噪音經(jīng)由輸出電路單元16B傳達到低耐壓控制部6。因此，從低耐 壓控制部6輸入到預驅動器13的信號被穩(wěn)定化，輸出特性穩(wěn)定。 (第三個實施例)
圖7是本發(fā)明第三個實施例所涉及的多溝道半導體集成電路中 的構成輸出電路單元的輸出電路25c的基本電路構成圖。 如圖7所示，輸出電路25c包括高邊無晶體管的MOS驅動 器47和預驅動器44。這里，高邊無晶體管的MOS驅動器47,由 低邊晶體管11、該低邊晶體管11的寄生元件即背面柵極一漏極間 寄生二極管27、靜電放電保護元件43以及墊8構成。而且，高壓 電源的墊4連接在低邊晶體管11的一端，基準電位的墊5連接在 低邊晶體管11的另一端，輸入端子24連接在預驅動器44上。 圖8 (a)和圖8 (b)是顯示構成輸出電路25c的輸出電路單 元16C中的平面布置情況的平面圖。 如圖8 (a)和圖8 (b)所示，輸出電路單元16C的平面布置 的特征在于，靜電放電保護元件43和低邊晶體管11夾著墊8而相 向設置。亦即，夾著墊8在墊8的一側布置有靜電放電保護元件43， 在墊8的另一側布置有低邊晶體管11?，F(xiàn)有技術是這樣的，在一端 布置上墊，按照從下邊到上邊的順序依次布置有低邊晶體管11和 靜電放電保護元件。與現(xiàn)有技術相比，該第三個實施例，能夠使對 在將浪涌電壓等異常輸入施加給墊8時所產生的靜電破壞的抵抗性 提高。 具體而言，如圖8 (a)和圖8 (b)所示，夾著墊8在墊8的 下邊布置上靜電放電保護元件43，同時夾著墊8在墊8的上邊按照 從下到上的順序依次布置上低邊晶體管11以及預驅動器44。 在這樣的平面布置下，因為由基準電位以下的負浪涌產生的.電 流從墊8流向離墊8最近的低邊晶體管11的主體二極管中，另一 方面，由超過電源電壓的正浪涌產生的電流從墊8流向離墊8最近
的靜電放電保護元件43中，所以能夠使對靜電破壞的抵抗性增加。 如圖8 (a)和圖8 (b)所示，將靜電放電保護元件43、墊8、 低邊晶體管11以及預驅動器44布置在一條直線上，^v后述的圖9 所示的半導體集成電路的平面布置也明顯可知，能夠實現(xiàn)構成含有 高邊無晶體管的MOS驅動器47的輸出電路25c的輸出電路單元 16C的高集成化。而且，進行將預驅動器44收納在單元寬度最大 的低邊晶體管11的單元寬度內這樣的設計，具體而言，如圖8 (a) 和圖8 (b)所示，按照低邊晶體管11的單元寬度進行設計，就能 夠實現(xiàn)半導體集成電路的高集成化。 補充說明一下，在圖8 (b)上，21是通孔，22是低邊晶體管 11的漏極區(qū)域，23是低邊晶體管11的源極區(qū)域，39是靜電放電 保護元件43的陰極區(qū)域，40是靜電放電保護元件43的陽極區(qū)域。 圖9是顯示將具有所述平面布置的輸出電路單元16C布置在半 導體芯片l上的多溝道半導體集成電路的平面圖。 如圖9所示，在半導體芯片l上，在中央部位布置有對輸入控 制電路等的輸出時刻進行控制的低耐壓控制部6，同時夾著該低耐 壓控制部6相向地布置有多個所述輸出電路單元16C，且是沿著芯 片的邊布置的，低耐壓控制部6和各個輸出電路單元16C由總線布 線7相連接。利用總線布線7將來自低耐壓控制部6的控制信號傳 達給預驅動器44。而且，在多個輸出電路單元16C的兩端布置有 高壓電源的墊4和基準電位的墊5。補充說明一下，多個輸出電路 單元16C的平面布置，并不限于圖中所示的情況，還能夠做成連接 在墊8的焊線和焊線相互不接觸那樣的各種各樣的平面布置。 在輸出電路單元16C內的低邊晶體管11上形成有基準電位的 布線3a，該布線3a連接在布置在多個輸出電路單元16C兩側的基 準電位的墊5上。同樣，輸出電路單元16C內的靜電放電保護元件 43上形成有高壓電位的布線2，該高壓電位的布線2連接在布置在 多個輸出電路單元16C兩側的高壓電源的墊4上。 因為從封裝體線焊到布置在半導體芯片1內的多個輸出電路單 元16C兩側的基準電位的墊5和高壓電源的墊4，所以基準電位的
墊5和高壓電源的墊4的電位穩(wěn)定。因此，在各個溝道的輸出成為 大電流的情況下，各個輸出電路單元16C的基準電位和高壓電位也 很穩(wěn)定，從而能得到均一的輸出特性和靜電放電抵抗性。另一方面， 在低耐壓控制部6的長度方向的一端部布置有輸入控制墊9，同時 在另一端部布置有基準電位的墊5。而且，低耐壓控制部6上形成 有基準電位的布線3b來將輸入控制墊9以外的三個方向都包圍起 來。基準電位的布線3b起到屏蔽的作用，防止從墊8侵入的外部 噪音經(jīng)由輸出電路單元16C傳達到低耐壓控制部6。因此，從低耐 壓控制部6輸入到預驅動器44的信號被穩(wěn)定化，輸出特性穩(wěn)定。 (第四個實施例)
圖10是本發(fā)明第四個實施例所涉及的多溝道半導體集成電路 中的構成輸出電路單元的輸出電路25d的基本電路構成圖。
如圖10所示，輸出電路25d包括高邊無晶體管的IGBT驅 動器48和預驅動器44。這里，高邊無晶體管的IGBT驅動器48， 由低邊晶體管29、低邊再生二極管31、靜電放電保護元件43以及 墊8構成。而且，高壓電源的墊4連接在低邊晶體管29的一端， 基準電位的墊5連接在低邊晶體管29的另一端，輸入端子24連接 在預驅動器44上。 圖11 (a)和圖11 (b)是顯示構成輸出電路25d的輸出電路 單元16D中的平面布置情況的平面圖。 如圖11 (a)和圖11 (b)所示，輸出電路單元16D的平面布 置的特征在于，靜電放電保護元件43和低邊再生二極管31夾著墊 8而相向設置。亦即，夾著墊8在墊8的一側布置有靜電放電保護 元件43，在墊8的另一側布置有低邊再生二極管31?，F(xiàn)有技術是 這樣的，在一端布置上墊，按照從下邊(紙張的下側)到上邊(紙 張中的上側)的順序依次布置有低邊再生二極管31和靜電放電保 護元件43。與現(xiàn)有技術相比，該第四個實施例，能夠使對在將浪涌 電壓等異常輸入施加給墊8時所產生的靜電破壞的抵抗性提高。 具體而言，如圖11 (a)和圖11 (b)所示，夾著墊8在墊8 的下邊布置上靜電放電保護元件43，同時，夾著墊8在墊8的上邊
按照從下到上的順序依次布置有低邊再生二極管31、低邊晶體管
29以及預驅動器44。 在這樣的平面布置下，因為由基準電位以下的負浪涌產生的電 流從墊8流向離墊8最近的低邊再生二極管31，另一方面，由超過 電源電壓的正浪涌產生的電流從墊8流向離墊8最近的靜電放電保 護元件43中，所以能夠使對靜電破壞的抵抗性增加。 如圖11 (a)和圖11 (b)所示，將靜電放電保護元件43、墊 8、低邊再生二極管31、低邊晶體管29以及預驅動器44布置在一 條直線上，從后述的圖12所示的半導體集成電路的平面布置也明 顯可知，能夠實現(xiàn)構成含有高邊無晶體管的IGBT驅動器48的輸 出電路25d的輸出電路單元16D的高集成化。而且，進行將預驅 動器44收納在單元寬度最大的低邊晶體管29的單元寬度內這樣的 設計，具體而言，如圖ii (a)和圖11 (b)所示，按照低邊晶體
管29的單元寬度進行設計，就能夠實現(xiàn)半導體集成電路的高集成 化。
補充說明一下，在圖11 (b)上，21是通孔，41是接觸，37 是低邊晶體管29的發(fā)射區(qū)域，38是低邊晶體管29的集電區(qū)域， 39是低邊再生二極管31和靜電放電保護元件43的陰極區(qū)域，40 是低邊再生二極管31和靜電放電保護元件43的陽極區(qū)域。 圖12是顯示將具有所述平面布置的輸出電路單元16D布置在 半導體芯片1上的多溝道半導體集成電路的平面圖。 如圖12所示，在半導體芯片1上，在中央部位布置有對輸入 控制電路等的輸出時刻進行控制的低耐壓控制部6，同時夾著該低 耐壓控制部6相向地布置有多個所述輸出電路單元16D，且是沿著 芯片的邊布置的，低耐壓控制部6和各個輸出電路單元16D由總線 布線7相連接。利用總線布線7將來自低耐壓控制部6的控制信號 傳達給預驅動器44。而且，在多個輸出電路單元16D的兩端布置 有高壓電源的墊4和基準電位的墊5。補充說明一下，多個輸出電 路單元16D的平面布置，并不限于圖中所示的情況，還能夠做成連 接在墊8的焊線和焊線相互不接觸那樣的各種各樣的平面布置。
在輸出電路單元16D內的低邊晶體管29上形成有基準電位的 布線3a，該布線3a連接在布置在多個輸出電路單元16D兩側的基 準電位的墊5上。同樣，輸出電路單元16D內的靜電放電保護元件 43上形成有高壓電位的布線2，該高壓電位的布線2連接在布置在 多個輸出電路單元16D兩側的高壓電源的墊4上。 因為從封裝體線焊到布置在半導體芯片1內的多個輸出電路單 元16D兩側的基準電位的墊5和高壓電源的墊4，所以基準電位的 墊5和高壓電源的墊4的電位穩(wěn)定。因此，在各個溝道的輸出成為 大電流的情況下，各個輸出電路單元16D的基準電位和高壓電位也 很穩(wěn)定，從而能得到均一的輸出特性和靜電放電抵抗性。另一方面， 在4氐耐壓控制部6的長度方向的一端部布置有輸入控制墊9，同時 在另一端部布置有基準電位的墊5。而且，低耐壓控制部6上形成 有基準電位的布線3b來將輸入控制墊9以外的三個方向都包圍起 來。基準電位的布線3b起到屏蔽的作用，防止從墊8侵入的外部 噪音經(jīng)由輸出電路單元16D傳達到低耐壓控制部6。因此，從低耐 壓控制部6輸入到預驅動器44的信號被穩(wěn)定化，輸出特性穩(wěn)定。
補充說明一下，在上述各個實施例中，使用"基準電位"這一 說法進行了說明，盡管還包括是接地電位以外的電位的情況，卻是 一個連接在半導體芯片的襯底上的電位，通常意味著接地電位。 產業(yè)實用性 本發(fā)明對驅動PDP等電容性負荷的多溝道半導體集成電路很 有用。
權利要求
1.一種半導體集成電路，在半導體芯片上具有多個分別包括墊的電路單元，其特征在于所述電路單元包括由高邊晶體管、驅動所述高邊晶體管的電平位移電路以及低邊晶體管構成的高耐壓驅動器，驅動所述高耐壓驅動器的預驅動器，以及所述墊；所述高邊晶體管和所述低邊晶體管夾著所述墊相向而設。
2. 根據(jù)權利要求1所述的半導體集成電路，其特征在于 所述高邊晶體管、所述墊、所述低邊晶體管、所述電平位移電路以及所述預驅動器布置在一條直線上。
3. 根據(jù)權利要求1所述的半導體集成電路，其特征在于 進一步包括布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與由所述多個電路單元構成的第一電路單元列相向且由多個所述 電路單元構成的第二電路單元列。
4. 根據(jù)權利要求3所述的半導體集成電路，其特征在于 進一步包括布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高壓 電位用第 一 電源墊和基準電位用第二電源墊，布置在所述第一電路單元列和所述第二電路單元列中各自的所述高邊 晶體管上且與所述第一電源墊電連接的高壓電位的笫一布線，以及布置在所述第一電路單元列和所述第二電路單元列中各自的所述低邊 晶體管上且與所述第二電源墊電連接的基準電位的第二布線。
5. 根據(jù)權利要求4所述的半導體集成電路，其特征在于 進一步包括為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電位的第三布線。
6. 根據(jù)權利要求1所述的半導體集成電路，其特征在于進行的是將所述電平位移電路和所述預驅動器收納在所述低邊晶體管 的單元寬度內的設計。
7. —種半導體集成電路，在半導體芯片上具有多個分別包括墊的電路 單元，其特征在于所述電路單元包括由高邊晶體管、驅動所述高邊晶體管的電平位移 電路、高邊再生二極管、低邊晶體管以及低邊再生二極管構成的高耐壓驅 動器，驅動所述高耐壓驅動器的預驅動器，以及所述墊；所述高邊再生二極管和所述低邊再生二極管夾著所述墊相向而"i殳。
8. 根據(jù)權利要求7所述的半導體集成電路，其特征在于 所述高邊再生二極管、所述墊、所述低邊再生二極管、所述4氐邊晶體管、所述高邊晶體管、所述電平位移電路以及所述預驅動器布置在一條直 線上。
9. 根據(jù)權利要求7所述的半導體集成電路，其特征在于 進一步包括布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與由所述多個電路單元構成的第一電路單元列相向且由多個所述 電路單元構成的第二電路單元列。
10. 根據(jù)權利要求9所述的半導體集成電路，其特征在于 進一步包括布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高壓 電位用第一電源墊和基準電位用第二電源墊，布置在所述第一電路單元列和所述第二電路單元列中各自的所述高邊 再生二極管上且與所述第一電源墊電連接的高壓電位的第一布線，以及布置在所述第一電路單元列和所述第二電路單元列中各自的所述低邊 晶體管上且與所述第二電源墊電連接的基準電位的第二布線。
11. 根據(jù)權利要求IO所述的半導體集成電路，其特征在于 進一步包括為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電位的第三布線。
12. 根據(jù)權利要求7所述的半導體集成電路，其特征在于 進行的是將所述電平位移電路和所述預驅動器收納在所述低邊晶體管的單元寬度內的設計。
13. —種半導體集成電路，在半導體芯片上具有多個分別包括墊的電 路單元，其特征在于 所述電路單元包括由靜電放電保護元件和低邊晶體管構成的高耐壓 驅動器，驅動所述高耐壓驅動器的預驅動器，以及所述墊；所述靜電放電保護元件和所述4氐邊晶體管夾著所述墊相向而:&。
14. 根據(jù)權利要求13所述的半導體集成電路，其特征在于 所述靜電放電保護元件、所述墊、所述低邊晶體管以及所述預驅動器布置在一條直線上。
15. 根據(jù)權利要求13所述的半導體集成電路，其特征在于 進一步包括布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與由所述多個電路單元構成的第一電路單元列相向且由多個所述 電路單元構成的第二電路單元列。
16. 根據(jù)權利要求15所述的半導體集成電路，其特征在于 進一步包括布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高壓 電位用第 一 電源墊和基準電位用第二電源墊，布置在所述第一電路單元列和所述第二電路單元列中各自的所迷靜電放電保護元件上且與所述第一電源墊電連接的高壓電位的第一布線，以及布置在所述第一電路單元列和所述第二電路單元列中各自的所述低邊 晶體管上且與所述第二電源墊電連接的基準電位的笫二布線。
17. 根據(jù)權利要求16所述的半導體集成電路，其特征在于 進一步包括為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電位的第三布線。
18. 根據(jù)權利要求13所述的半導體集成電路，其特征在于進行的是將所述電平位移電路和所述預驅動器收納在所述低邊晶體管 的單元寬度內的設計。
19. 一種半導體集成電路，在半導體芯片上具有多個分別包括墊的電 路單元，其特征在于所述電路單元包括由靜電放電保護元件、低邊再生二極管以及低邊 晶體管構成的高耐壓驅動器，驅動所述高耐壓驅動器的預驅動器，以及所 述墊；所述靜電放電保護元件和所述低邊再生二極管夾著所述墊相向而設。
20. 根據(jù)權利要求19所述的半導體集成電路，其特征在于 所述靜電放電保護元件、所述墊、所述低邊再生二極管、所述低邊晶體管以及所述預驅動器布置在一條直線上。
21. 根據(jù)權利要求19所述的半導體集成電路，其特征在于 進一步包括布置在所述半導體芯片的中央部位的控制部，和夾著所述控制部與由所述多個電路單元構成的第一電路單元列相向且由多個所述 電路單元構成的第二電路單元列。
22. 根據(jù)權利要求21所述的半導體集成電路，其特征在于 進一步包括布置在所述第一電路單元列和所述第二電路單元列各自的兩端的高壓 電位用第一電源墊和基準電位用第二電源墊，布置在所述第一電路單元列和所述第二電路單元列中各自的所述靜電 放電保護元件上且與所述第一電源墊電連接的高壓電位的第一布線，以及布置在所述第一電路單元列和所述第二電路單元列中各自的所述低邊 晶體管上且與所述第二電源墊電連接的基準電位的第二布線。
23. 根據(jù)權利要求22所述的半導體集成電路，其特征在于 進一步包括為將布置在所述半導體芯片的中央部位的控制部包圍而設的基準電位的第三布線。
24. 根據(jù)權利要求19所述的半導體集成電路，其特征在于 進行的是將所述電平位移電路和所述預驅動器收納在所述低邊晶體管的單元寬度內的設計。
全文摘要
本發(fā)明公開了一種半導體集成電路。在半導體芯片上具有多個分別包括墊的電路單元。電路單元包括由高邊晶體管、電平位移電路、低邊晶體管、預驅動器以及墊。高邊晶體管和低邊晶體管夾著墊相向而設。
文檔編號H01L21/822GK101171679SQ20068001546
公開日2008年4月30日 申請日期2006年9月29日 優(yōu)先權日2006年3月6日
發(fā)明者前島明廣, 安藤仁, 松永弘樹, 笹田昌彥, 金田甚作 申請人:松下電器產業(yè)株式會社