專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造技術(shù)，更特別地涉及可有效地應(yīng)用于包含電阻元件的半導(dǎo)體器件的技術(shù)。
背景技術(shù)：
作為使半導(dǎo)體襯底的主表面上的元件形成區(qū)電隔離的元件隔離的一種，已知稱作例如STI(淺溝道隔離)或SGI(淺溝槽隔離)的溝槽型元件隔離。該溝槽型元件隔離是這樣的技術(shù)，其通過刻蝕半導(dǎo)體襯底的主表面上的元件隔離區(qū)而形成溝槽，其后在溝槽內(nèi)埋置絕緣膜，從而使元件形成區(qū)電隔離。由溝槽型元件隔離所隔離的元件形成區(qū)包括以島狀限定的半導(dǎo)體層(有源層)，并且半導(dǎo)體層使其周邊由埋置于溝槽中的絕緣膜包圍。將絕緣膜埋置于溝槽中，使得在溝槽內(nèi)填充絕緣膜的狀態(tài)下，使用CVD(化學(xué)汽相沉積)方法，例如在半導(dǎo)體襯底的主表面上堆疊由二氧化硅膜形成的絕緣膜，其后使用例如CMP(化學(xué)機(jī)械拋光)方法去除在半導(dǎo)體襯底的主表面上形成的絕緣膜，使得允許絕緣膜選擇性地保留在溝槽中。
在使用CMP方法的溝槽型元件隔離中，當(dāng)溝槽的寬度變得相對(duì)大時(shí)，絕緣膜的拋光速度局部增加，因此容易產(chǎn)生所謂的凹陷現(xiàn)象，其中保留在溝槽中的絕緣膜的中心部分凹陷。
日本未經(jīng)審查專利公布2002-158278號(hào)公開一種技術(shù)，其通過在半導(dǎo)體襯底的主表面上的元件隔離區(qū)中形成不同于用作晶體管元件形成區(qū)的半導(dǎo)體層(有源層)的偽半導(dǎo)體層(偽有源層)，而抑制使用CMP方法去除半導(dǎo)體襯底的主表面上的絕緣膜使得允許絕緣膜選擇性地保留在溝槽內(nèi)時(shí)的凹陷現(xiàn)象。
日本未經(jīng)審查專利公布2002-261244號(hào)公開一種技術(shù)，其抑制使用CMP方法去除半導(dǎo)體襯底的主表面上的絕緣膜使得允許絕緣膜選擇性地保留在溝槽內(nèi)時(shí)的凹陷現(xiàn)象，從而增強(qiáng)在溝槽內(nèi)的絕緣膜(元件隔離氧化膜)上形成多晶硅電阻元件的電阻值的精確度。

發(fā)明內(nèi)容
在半導(dǎo)體器件的制造中，在使用溝槽型元件隔離將半導(dǎo)體襯底的主表面上的元件形成區(qū)電隔離時(shí)，為了抑制歸因于凹陷現(xiàn)象的晶片平整度的降低，將晶片的主表面分成網(wǎng)格形式的多個(gè)假想?yún)^(qū)，并且確定每個(gè)假想?yún)^(qū)中的半導(dǎo)體層的占位比(溝槽中的絕緣膜和半導(dǎo)體層之間的比)。存在有事實(shí)上的標(biāo)準(zhǔn)，例如將晶片的主表面分成具有20[μm]平方大小的多個(gè)假想?yún)^(qū)，并將每個(gè)假想?yún)^(qū)中的半導(dǎo)體層的占位比設(shè)置為處于15～20％或更大范圍內(nèi)的值。當(dāng)不滿足半導(dǎo)體層的占位比的假想?yún)^(qū)存在時(shí)，給元件隔離區(qū)提供偽半導(dǎo)體層(偽有源層)以滿足半導(dǎo)體層的占位比。
在這里，作為構(gòu)成集成電路的元件的一種，例如指定了電阻元件。而且關(guān)于該電阻元件，已知具有各種結(jié)構(gòu)的電阻元件。例如，已知包括通過引入雜質(zhì)到半導(dǎo)體襯底的主表面中而形成的擴(kuò)散層(半導(dǎo)體區(qū))的擴(kuò)散電阻元件、包括在半導(dǎo)體襯底的主表面上形成的多晶硅膜的多晶硅電阻元件，等等。
因?yàn)槎嗑Ч桦娮柙梢垣@得與擴(kuò)散層電阻元件相比的高精確度的電阻值，所以在模擬系統(tǒng)電路中普遍使用多晶硅電阻元件。在模擬系統(tǒng)電路中，使用大量的多晶硅電阻元件，并且通過考慮拖曳布線以及元件的連接以集中方式在預(yù)先確定區(qū)域中布置該大量的多晶硅電阻元件。
一般地通過考慮制造工藝的簡(jiǎn)化在與MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)的柵電極相同的步驟中形成多晶硅電阻元件，因此在半導(dǎo)體襯底的主表面上形成的元件隔離區(qū)中布置多晶硅電阻元件。
多晶硅電阻元件具有與MISFET相比更大的平面尺寸，大量的多晶硅電阻元件以集中方式布置在預(yù)先確定區(qū)域中，因此允許以集中方式布置大量的多晶硅電阻元件的寬闊元件隔離區(qū)變成必需的。
在使用溝槽型元件隔離使半導(dǎo)體襯底的主表面上的元件形成區(qū)電隔離時(shí)，當(dāng)以集中方式在元件隔離區(qū)中布置大量的多晶硅電阻元件時(shí)，滿足半導(dǎo)體層的占位比是困難的。
因此，通過在以集中方式布置大量的多晶硅電阻元件的元件隔離區(qū)中形成偽半導(dǎo)體層來滿足半導(dǎo)體層的占位比。但是，因?yàn)椴荒軐伟雽?dǎo)體層布置在多晶硅電阻元件的下面，所以如圖40，圖41A和圖41B中所示的，形成偽半導(dǎo)體層42，使得偽半導(dǎo)體層42包圍多晶硅電阻元件45。
在這里，圖40是顯示裝配在常規(guī)半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖41A和圖41B是顯示圖40中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖41A是沿著圖40中的線v-v’獲取的示意橫截面視圖，并且圖41B是沿著圖40中的線w-w’獲取的示意橫截面視圖。在圖40，圖41A和圖41B中，數(shù)字40表示半導(dǎo)體襯底，數(shù)字41表示溝槽，數(shù)字42表示偽半導(dǎo)體層(偽有源層)，數(shù)字43表示絕緣膜，數(shù)字44表示井區(qū)，并且數(shù)字45表示多晶硅電阻元件。
不能在多晶硅電阻元件45的下面布置偽半導(dǎo)體層42的原因如下。就是說，當(dāng)在多晶硅電阻元件45的下面布置偽半導(dǎo)體層42時(shí)，使多晶硅電阻元件45形成一種結(jié)構(gòu)，其容易受到特性的波動(dòng)例如由于襯底偏置效應(yīng)的影響導(dǎo)致的多晶硅電阻元件45的電阻值的改變。在體結(jié)構(gòu)中，在井區(qū)44的上方形成多晶硅電阻元件45并在它們之間置入絕緣膜43，從而由于襯底偏置的影響使寄生電容施加到多晶硅電阻元件45上。如圖41中所示，不在多晶硅電阻元件45的下面布置偽半導(dǎo)體層42，增加了絕緣膜43的厚度，從而減小了施加到多晶硅電阻元件45上的寄生電容。但是，當(dāng)在多晶硅電阻元件45的下面布置偽半導(dǎo)體層42時(shí)，在布置了偽半導(dǎo)體層42的部分的絕緣膜的厚度減小，從而增加了施加到多晶硅電阻元件45上的寄生電容。因此，當(dāng)在多晶硅電阻元件45的下面布置偽半導(dǎo)體層42時(shí)，多晶硅電阻元件45容易受到由于偏置效應(yīng)的影響導(dǎo)致的特性波動(dòng)。
在這里出現(xiàn)的缺點(diǎn)是，因?yàn)樵谄矫鎯?nèi)平行布置多晶硅電阻元件45和偽半導(dǎo)體層42，所以增加了元件隔離區(qū)的面積，從而妨礙半導(dǎo)體器件的小型化。因此，本發(fā)明的發(fā)明者進(jìn)行了關(guān)于是否可以將偽半導(dǎo)體層布置在多晶硅電阻元件下面的廣泛研究，并且做出了本發(fā)明。
因此，本發(fā)明的一個(gè)目的在于提供能夠?qū)崿F(xiàn)半導(dǎo)體器件的小型化的技術(shù)。
本發(fā)明的上述及其他目的以及新特征將從本說明書和附圖的描述中變得明白。
為了簡(jiǎn)要地說明在本說明書中公開的典型發(fā)明的概要，它們?nèi)缦隆?br> 通過形成島狀半導(dǎo)體層以及包圍第一絕緣膜上的半導(dǎo)體層的第二絕緣膜，以及通過將由導(dǎo)電膜形成的電阻元件(例如，多晶硅電阻元件)布置在第一絕緣膜上使得由導(dǎo)電膜形成的電阻元件疊蓋平面內(nèi)的半導(dǎo)體層的上表面，從而可以獲得上述目的。
此外，通過在第一絕緣膜上形成用作晶體管元件形成區(qū)的島狀第一半導(dǎo)體層、用來抑制凹陷現(xiàn)象(用來使晶片平坦以及增加半導(dǎo)體層的占位比)并在結(jié)構(gòu)上獨(dú)立于(單獨(dú)地隔離)第一半導(dǎo)體層而形成的島狀第二半導(dǎo)體層，以及埋置于這些半導(dǎo)體層之間的間隙(包圍這些半導(dǎo)體層)的第二絕緣膜，以及通過布置由導(dǎo)電膜形成的電阻元件(例如，多晶硅電阻元件)使得電阻元件疊蓋平面內(nèi)的第二半導(dǎo)體層的上表面，從而可以獲得上述目的。
為了簡(jiǎn)要地說明在本發(fā)明中公開的發(fā)明之中的典型發(fā)明所獲得的有利效果，它們?nèi)缦隆?br> 根據(jù)本發(fā)明，獲得半導(dǎo)體器件的小型化是可能的。


圖1是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案1的半導(dǎo)體器件上的集成電路的布局的示意平面視圖；圖2是根據(jù)本發(fā)明的實(shí)施方案1的半導(dǎo)體器件的示意平面視圖，其中在一個(gè)圖中共同地顯示其上形成低擊穿電壓MISFET的第一區(qū)，其上形成高擊穿電壓MISFET的第二區(qū)，以及其上形成多個(gè)電阻元件的第三區(qū)；圖3是在一個(gè)圖中共同地顯示圖2中所示的低擊穿電壓MISFET、高擊穿電壓MISFET，以及電阻元件的橫截面結(jié)構(gòu)的示意橫截面視圖；圖4是以擴(kuò)大方式顯示圖2中所示的電阻元件的示意平面視圖；圖5A和圖5B是顯示圖4中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖5A是沿著圖4中的線a’-a’截取的示意橫截面視圖，并且圖5B是沿著圖4中的線b’-b’截取的示意橫截面視圖；圖6是顯示根據(jù)本發(fā)明的實(shí)施方案1的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖7是顯示圖6后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖8是顯示圖7后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖9是顯示圖8后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖10是顯示圖9后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖11是顯示圖10后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖12是顯示圖11后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；
圖13是顯示圖12后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖14是顯示圖13后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖15是顯示圖14后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖16是顯示圖15后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖17是顯示圖16后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖18是顯示圖17后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖19是顯示圖18后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖20是顯示圖19后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖21是顯示圖20后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖22是顯示圖21后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖23是顯示圖22后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖24是顯示圖23后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖25是顯示圖24后繼的半導(dǎo)體器件的制造步驟的示意橫截面視圖；圖26是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案2的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖27A和圖27B是顯示圖26中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖27A是沿著圖26中的線c’-c’截取的示意橫截面視圖，并且圖27B是沿著圖26中的線d’-d’截取的示意橫截面視圖；圖28是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案3的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖29A和圖29B是顯示圖28中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖29A是沿著圖28中的線e’-e’截取的示意橫截面視圖，并且圖29B是沿著圖28中的線f’-f’截取的示意橫截面視圖；圖30是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案4的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖31A和圖31B是顯示圖30中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖31A是沿著圖30中的線g’-g’截取的示意橫截面視圖，并且圖31B是沿著圖30中的線h’-h’截取的示意橫截面視圖；圖32是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案5的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖33A和圖33B是顯示圖32中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖33A是沿著圖32中的線i’-i’截取的示意橫截面視圖，并且圖33B是沿著圖32中的線j’-j’截取的示意橫截面視圖；圖34A，圖34B和圖34C是顯示根據(jù)本發(fā)明的實(shí)施方案5的修改的電阻元件的示意構(gòu)造的示意平面視圖；圖35是顯示根據(jù)本發(fā)明的實(shí)施方案6的半導(dǎo)體器件的一部分(其上形成多個(gè)電阻元件的元件隔離區(qū))的示意平面視圖；圖36是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案7的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖37A和圖37B是顯示圖36中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖37A是沿著圖36中的線k’-k’截取的示意橫截面視圖，并且圖37B是沿著圖36中的線l’-l’截取的示意橫截面視圖；圖38是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案8的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖39A和圖39B是顯示圖38中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖39A是沿著圖38中的線m’-m’截取的示意橫截面視圖，并且圖39B是沿著圖38中的線n’-n’截取的示意橫截面視圖；圖40是顯示裝配在常規(guī)半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；圖41A和圖41B是顯示圖40中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖41A是沿著圖40中的線v’-v’截取的示意橫截面視圖，并且圖41B是沿著圖40中的線w’-w’截取的示意橫截面視圖。
具體實(shí)施例方式
在下文中，結(jié)合附圖詳細(xì)說明本發(fā)明的實(shí)施方案。在這里，在用于說明實(shí)施方案的所有附圖中，具有相同功能的部件賦予相同數(shù)字，并且省略它們的重復(fù)說明。
〔實(shí)施方案1〕在實(shí)施方案1中，關(guān)于將本發(fā)明應(yīng)用于包括低擊穿電壓MISFET、高擊穿電壓MISFET，以及電阻元件的半導(dǎo)體器件的例子而進(jìn)行說明。
圖1至圖25是根據(jù)本發(fā)明的實(shí)施方案1的半導(dǎo)體器件的視圖，其中圖1是顯示裝配在半導(dǎo)體器件上的集成電路的布局的示意平面視圖；圖2是半導(dǎo)體器件的示意平面視圖，其中在一個(gè)圖中共同地顯示其上形成低擊穿電壓MISFET的第一區(qū)，其上形成高擊穿電壓MISFET的第二區(qū)，以及其上形成電阻元件的第三區(qū)；圖3是在一個(gè)圖中共同地顯示圖2中所示的低擊穿電壓MISFET、高擊穿電壓MISFET，以及電阻元件的橫截面結(jié)構(gòu)的示意橫截面視圖；圖4是以擴(kuò)大方式顯示圖2中所示的電阻元件的示意平面視圖；圖5A和圖5B是顯示圖4中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖5A是沿著圖4中的線a’-a’截取的示意橫截面視圖，并且圖5B是沿著圖4中的線b’-b’截取的示意橫截面視圖；以及圖6至圖25是顯示半導(dǎo)體器件的制造步驟的示意橫截面視圖。
如圖1中所示，實(shí)施方案1的半導(dǎo)體器件主要包括半導(dǎo)體基體1，其中與其厚度方向相交的其平坦表面形成矩形。在半導(dǎo)體基體1的主表面上形成集成電路。雖然不局限于圖中所示的構(gòu)造，集成電路包括邏輯算術(shù)運(yùn)算模塊32a、SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)電路模塊32b、DPRAM電路模塊32c、SPRAM電路模塊32d、CROM電路模塊32e、模擬電路模塊32f等，并且在半導(dǎo)體基體1的主表面上所形成的內(nèi)部電路形成部分31中排列這些模塊。在內(nèi)部電路形成部分31的周圍，沿著半導(dǎo)體基體1的各個(gè)側(cè)邊布置多個(gè)電極盤(焊盤)34，并且在內(nèi)部電路形成部分31和電極盤34之間，對(duì)應(yīng)于半導(dǎo)體基體1的各個(gè)側(cè)邊布置四個(gè)輸入/輸出單元形成部分33。沿著電極盤34的排列方向，在四個(gè)輸入/輸出單元形成部分33中布置每個(gè)包括輸入/輸出緩沖電路的多個(gè)單元。
在邏輯算術(shù)運(yùn)算電路模塊32a中，作為構(gòu)成電路的元件，使用圖2中所示的低擊穿電壓MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)QL。在輸入/輸出緩沖電路中，作為構(gòu)成電路的元件，使用圖2中所示的高擊穿電壓MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)QH。
在模擬電路模塊32f中，布置了使用圖2中所示的多個(gè)電阻元件13構(gòu)成參考電壓源的模擬電路例如A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器。在這些模擬電路中，如圖2中所示，以集中方式在預(yù)先確定區(qū)域中布置電阻元件13，使得便于線的拖曳以及元件的連接。
在這里，以CMOS構(gòu)造的形式(一對(duì)p溝道導(dǎo)電型MISFET和n溝道導(dǎo)電型MISFET)在一個(gè)半導(dǎo)體基體(半導(dǎo)體芯片)內(nèi)部分別包含低擊穿電壓MISFET和高擊穿電壓MISFET。但是，在下面的說明中省略了p溝道導(dǎo)電型MISFET的說明。
此外，雖然MISFET是一種絕緣柵型晶體管，但是MISFET包括由金屬以外的導(dǎo)電材料制成柵電極的晶體管。
此外，在MISFET中，形成連接源區(qū)和漏區(qū)的電流路徑(溝道)的區(qū)域稱作溝道形成區(qū)，并且在限定于源區(qū)和漏區(qū)之間的溝道形成區(qū)中形成電子溝道(導(dǎo)電路徑)的MISFET稱作n溝道導(dǎo)電型(或簡(jiǎn)單地稱作n型)，而在限定于源區(qū)和漏區(qū)之間的溝道形成區(qū)中形成空穴溝道的MISFET稱作p溝道導(dǎo)電型(或簡(jiǎn)單地稱作p型)。
此外，在MISFET中，由二氧化硅膜形成柵絕緣膜的MISFET一般地稱作MOSFET(金屬氧化物絕緣體場(chǎng)效應(yīng)晶體管)。
如圖2和圖3中所示，半導(dǎo)體基體1被配置以主要包括支持襯底2、在支持襯底2上形成的絕緣膜3、在絕緣膜3上形成的并以島狀形成的半導(dǎo)體層(4a1，4a2，4b1，4b2)，以及在絕緣膜3上形成的絕緣膜7，使得絕緣膜7埋置于這些半導(dǎo)體層之間(包圍這些半導(dǎo)體層)。支持襯底2和半導(dǎo)體層(4a1，4a2，4b1，4b2)例如由單晶硅制成，并且絕緣膜3和絕緣膜7例如由二氧化硅膜制成。也就是說，實(shí)施方案1的半導(dǎo)體基體1具有在絕緣膜上形成硅層的所謂SOI(絕緣體上硅)結(jié)構(gòu)。
半導(dǎo)體基體1的主表面被配置以包括其上形成晶體管元件的元件形成區(qū)(有源區(qū))1a以及使元件形成區(qū)1a電隔離的元件隔離區(qū)(非有源區(qū))1b，其中元件形成區(qū)1a包括島狀半導(dǎo)體層(4a1，4a2)，并且元件隔離區(qū)1b包括島狀半導(dǎo)體層(4b1，4b2)以及絕緣膜7。
通過將絕緣膜3上所形成的半導(dǎo)體層4(見圖6)構(gòu)圖以島狀形成元件形成區(qū)1a中的半導(dǎo)體層(4a1，4a2)以及元件隔離區(qū)1b中的半導(dǎo)體層(4b1，4b2)。形成元件隔離區(qū)1b中的絕緣膜7，使得在通過將半導(dǎo)體層4構(gòu)圖之后形成島狀半導(dǎo)體層(4a1，4a2，4b1，4b2)之后，在絕緣膜7埋置于這些島狀半導(dǎo)體層之間(見圖10)的狀態(tài)下在包括這些島狀半導(dǎo)體層的絕緣膜3的整個(gè)表面上形成絕緣膜7，其后使用CMP(化學(xué)機(jī)械拋光)方法去除(研磨/拋光)絕緣膜7，使得允許絕緣膜7選擇性地保留在島狀半導(dǎo)體層之間(見圖11)。
提供島狀半導(dǎo)體層(4a1，4a2)作為晶體管元件形成區(qū)，并且提供島狀半導(dǎo)體層(4b1，4b2)用于抑制在使用CMP方法拋光絕緣膜7時(shí)的凹陷現(xiàn)象(用于使晶片平坦以及增加半導(dǎo)體層的占位比)。在結(jié)構(gòu)上獨(dú)立于(單獨(dú)地隔離)用作晶體管元件形成區(qū)的島狀半導(dǎo)體層(4a1，4b2)而形成島狀半導(dǎo)體層(4b1，4b2)。
也就是說，半導(dǎo)體基體1的主表面被配置以包括在絕緣膜3上形成的構(gòu)成晶體管元件形成區(qū)的島狀半導(dǎo)體層(4a1，4a2)、用來抑制凹陷現(xiàn)象并在結(jié)構(gòu)上獨(dú)立于(單獨(dú)地隔離)構(gòu)成晶體管元件形成區(qū)的島狀半導(dǎo)體層(4a1，4a2)而在絕緣膜3上形成的島狀半導(dǎo)體層(4b1，4b2)，以及在絕緣膜3上形成的使得埋置于島狀半導(dǎo)體層之間的(包圍各個(gè)島狀半導(dǎo)體層)絕緣膜7。
提供多個(gè)半導(dǎo)體層4a1和4a2。在元件隔離區(qū)1b中在半導(dǎo)體層4a1和4a2周圍布置半導(dǎo)體層4b1。在元件隔離區(qū)1b中的以集中方式布置多個(gè)電阻元件13的區(qū)域中布置半導(dǎo)體層4b2。
將雜質(zhì)引入半導(dǎo)體層4a1和4a2中，從而將p型導(dǎo)電性給予半導(dǎo)體層4a1和4a2。基本上不將雜質(zhì)引入半導(dǎo)體層4b1和4b2中，因此半導(dǎo)體層4b1和4b2表現(xiàn)出比本征半導(dǎo)體或半導(dǎo)體層(4a1，4a2)的雜質(zhì)濃度低的雜質(zhì)濃度。
在半導(dǎo)體層4a1上形成n溝道導(dǎo)電型低擊穿電壓MISFET-QL。在半導(dǎo)體層4a2上形成n溝道導(dǎo)電型高擊穿電壓MISFET-QL。
如圖3中所示，低擊穿電壓MISFET-QL被配置以主要包括溝道形成區(qū)、用作柵絕緣膜的絕緣膜9、柵電極11、源區(qū)，以及漏區(qū)。在半導(dǎo)體層4a1的主表面上形成絕緣膜9。經(jīng)由絕緣膜9在半導(dǎo)體層4a1的主表面上形成柵電極11。在布置于柵電極11正下方的半導(dǎo)體層4a1的表面層部分上形成溝道形成區(qū)。在溝道形成區(qū)的溝道的縱向方向上(柵的縱向方向上)將溝道形成區(qū)夾入源區(qū)和漏區(qū)之間時(shí)，在半導(dǎo)體層4a1的表面層部分上形成源區(qū)和漏區(qū)。
如圖3中所示，高擊穿電壓MISFET-QH被配置以主要包括溝道形成區(qū)、用作柵絕緣膜的絕緣膜8b、柵電極12、源區(qū)，以及漏區(qū)。在半導(dǎo)體層4a2的主表面上形成絕緣膜8b。經(jīng)由絕緣膜8b在半導(dǎo)體層4a2的主表面上形成柵電極12。在布置于柵電極12正下方的半導(dǎo)體層4a2的表面層部分上形成溝道形成區(qū)。在溝道形成區(qū)的溝道的縱向方向上(柵的縱向方向上)將溝道形成區(qū)夾入源區(qū)和漏區(qū)之間時(shí)，在半導(dǎo)體層4a2的表面層部分上形成源區(qū)和漏區(qū)。
為了獲得高擊穿強(qiáng)度，形成高擊穿電壓MISFET-QH，使得絕緣膜8b具有比低擊穿電壓MISFET-QL的絕緣膜9的厚度更大的厚度(8b＞9)。此外，溝道長度(CL1)大于低擊穿電壓MISFET-QL的溝道長度(CL2)(CL1＞CL2)。
在低擊穿電壓和高擊穿電壓MISFET(QL，QH)中，源區(qū)和漏區(qū)包括構(gòu)成擴(kuò)展區(qū)的一對(duì)n型半導(dǎo)體區(qū)14以及構(gòu)成接觸區(qū)的一對(duì)n型半導(dǎo)體區(qū)16。在n型半導(dǎo)體區(qū)14與柵電極(11，12)聯(lián)結(jié)的狀態(tài)下，在半導(dǎo)體層(4a1，4a2)的主表面上形成這對(duì)n型半導(dǎo)體區(qū)14。在n型半導(dǎo)體區(qū)16與布置于柵電極(11，12)的側(cè)壁上的側(cè)壁隔離器15聯(lián)結(jié)的狀態(tài)下，在半導(dǎo)體層(4a1，4a2)的主表面上形成這對(duì)n型半導(dǎo)體區(qū)16。
構(gòu)成擴(kuò)展區(qū)的n型半導(dǎo)體區(qū)14具有比構(gòu)成接觸區(qū)的n型半導(dǎo)體區(qū)16的雜質(zhì)濃度低的雜質(zhì)濃度。也就是，該實(shí)施方案1的低擊穿電壓MISFET-QL和高擊穿電壓MISFET-QH采用LDD(漏輕摻雜)結(jié)構(gòu)，其中降低了漏區(qū)的溝道形成區(qū)側(cè)的雜質(zhì)濃度。
在低和高擊穿電壓MISFET(QL，QH)中，用作柵絕緣膜的各個(gè)絕緣膜(9，8b)例如由二氧化硅膜制成。各個(gè)柵電極(11，12)主要由例如構(gòu)成半導(dǎo)體膜的多晶硅膜制成。
為了降低電阻，在各個(gè)柵電極(11，12)的表面以及各個(gè)n型半導(dǎo)體區(qū)16的表面上形成硅化物層(金屬-半導(dǎo)體反應(yīng)層)。使用例如硅化物技術(shù)形成硅化物層以與側(cè)壁隔離器15聯(lián)結(jié)。例如，硅化鈷(CoSi2)層用作硅化物層19。此外，雖然在該實(shí)施方案中將硅化鈷層作為硅化物層19的例子，但是硅化物層19不局限于硅化鈷層，并且硅化物層19可以由其他材料例如硅化鈦(TiSi2)或硅化鎳(NiSi2)制成。
用半導(dǎo)體基體1的主表面上所形成隔層絕緣膜20覆蓋低擊穿電壓MISFET-QL和高擊穿電壓MISFET-QH。隔層絕緣膜20由例如二氧化硅膜制成。在低擊穿電壓和高擊穿電壓MISFET(QL，QH)的各個(gè)n型半導(dǎo)體區(qū)16上面形成連接孔21，使得連接孔21從隔層絕緣膜20的表面穿透隔層絕緣膜20之后到達(dá)硅化物層19，并且將導(dǎo)電插栓23插入連接孔21內(nèi)。各個(gè)n型半導(dǎo)體區(qū)16經(jīng)由硅化物層19以及導(dǎo)電插栓23電連接到在隔層絕緣膜20上延伸的線25。
在這里，雖然在圖中沒有顯示，但是低擊穿電壓和高擊穿電壓MISFET(QL，QH)電連接到在隔層絕緣膜20上延伸的線。
如圖2中所示，在半導(dǎo)體基體1的主表面上所形成的元件隔離區(qū)1b中以集中方式布置多個(gè)電阻元件13。如圖4中所示，電阻元件13具有與其厚度方向相交并形成具有長邊和短邊的矩形的平面形狀。在實(shí)施方案1中，電阻元件13具有例如7[μm]×2[μm]的矩形平面形狀。
如圖4，圖5A和圖5B中所示，電阻元件13被配置以包括體部分13a、連接到體部分13a的一個(gè)端側(cè)的接觸部分13b，以及連接到與體部分13a的一個(gè)端側(cè)相對(duì)的體部分13a的另一端側(cè)的接觸部分13c。體部分13a以及接觸部分(13b，13c)主要由例如構(gòu)成半導(dǎo)體膜的多晶硅膜制成。在接觸部分(13b，13c)的上表面上，形成硅化物層19用于減小與接觸部分(13b，13c)上方的線的接觸電阻。不在體部分13a上形成硅化物層19。也就是，電阻元件13主要由多晶硅膜(多晶性硅膜)制成，并且電阻元件13被配置使得在位于彼此相對(duì)側(cè)的多晶硅膜兩個(gè)端部上形成硅化物層19。
如圖3，圖5A和圖5B中所示，用在半導(dǎo)體基體1的主表面上形成的隔層絕緣膜20覆蓋電阻元件13。在電阻元件13的各個(gè)接觸部分(13b，13c)上形成連接孔22，使得連接孔22從隔層絕緣膜20的表面穿透隔層絕緣膜20之后到達(dá)硅化物層19，并且將導(dǎo)電插栓24插入連接孔22內(nèi)。各個(gè)接觸部分(13b，13c)經(jīng)由硅化物層19以及導(dǎo)電插栓24電連接到在隔層絕緣膜20上延伸的線26。
電阻元件13與低和高擊穿電壓MISFET(QL，QH)的柵電極(11，12)一起(在相同步驟中)形成，并且電阻元件13的硅化物層19也與柵電極(11，12)以及n型半導(dǎo)體區(qū)16的硅化物層19一起(在相同步驟中)形成。
如圖4，圖5A和圖5B中所示，在半導(dǎo)體基體1的主表面上所形成的元件隔離區(qū)1b中，布置電阻元件13以疊蓋平面內(nèi)的半導(dǎo)體層4b2的上表面。在該實(shí)施方案1中，布置電阻元件13以疊蓋平面內(nèi)的整個(gè)半導(dǎo)體層4b2。半導(dǎo)體層4b2具有與其厚度方向相交的并形成具有長邊和短邊的矩形的平面形狀。在該實(shí)施方案1中，半導(dǎo)體層4b2具有比電阻元件13的平面尺寸小的平面尺寸。也就是，半導(dǎo)體層4b2形成例如4.8[μm]×1.6[μm]的矩形平面形狀。
在布置電阻元件13的長邊(或短邊)以沿著與半導(dǎo)體層4b2的長邊(或短邊)相同的方向延伸的狀態(tài)下，布置電阻元件13以覆蓋整個(gè)半導(dǎo)體層4b2。
如圖5A和圖5B中所示，用絕緣膜8c覆蓋半導(dǎo)體層4b2的上表面。絕緣膜8c的上表面具有比絕緣膜7的上表面低的高度，因此沿著半導(dǎo)體層4b2的外周圍形成了由于絕緣膜8c和絕緣膜7之間的高度的差異(高度差)導(dǎo)致的臺(tái)階部分S2。將絕緣膜8c布置在半導(dǎo)體層4b2和電阻元件13之間，使得將電阻元件13和半導(dǎo)體層4b2電隔離。
電阻元件13的體部分13a在長邊方向和短邊方向上經(jīng)過臺(tái)階部分S2，并且被布置以在半導(dǎo)體層4b2上(在絕緣膜8c上)以及在絕緣膜7上延伸(橫跨)。在絕緣膜7上布置電阻元件13的各個(gè)接觸部分(13b，13c)，并且在絕緣膜7上還布置接觸部分的硅化物層19，但是不在半導(dǎo)體層4b2上布置各個(gè)接觸部分的硅化物層19。
在電阻元件13中，用絕緣膜17覆蓋體部分13a的上表面，并且形成各個(gè)接觸部分(13a，13b)的硅化物層19以與體部分13a的上表面上所形成的絕緣膜17聯(lián)結(jié)。
半導(dǎo)體層4a1和4a2連接到線，這些線用來將各個(gè)半導(dǎo)體層的電勢(shì)固定到預(yù)先確定的電勢(shì)，并且在運(yùn)行集成電路時(shí)將電勢(shì)固定。半導(dǎo)體層4b1和4b2不連接到用來將各個(gè)半導(dǎo)體層的電勢(shì)固定到預(yù)先確定電勢(shì)的線，因此即使在運(yùn)行集成電路時(shí)，半導(dǎo)體層4b1和4b2保持在電勢(shì)浮動(dòng)狀態(tài)。
接下來，結(jié)合圖6至圖25說明實(shí)施方案1的半導(dǎo)體器件的制造。
首先，制備如圖6中所示的半導(dǎo)體基體1。半導(dǎo)體基體1具有所謂的SOI結(jié)構(gòu)，其中如圖6中所示，在支持襯底2上經(jīng)由絕緣膜3形成半導(dǎo)體層4。支持襯底2和半導(dǎo)體層4由例如單晶硅制成，并且絕緣膜3由二氧化硅膜制成。
接下來，如圖7中所示，使半導(dǎo)體層4的主表面熱氧化以形成具有例如大約5至15[nm]厚度的二氧化硅膜5，其后使用CVD(化學(xué)汽相沉積)方法在二氧化硅膜5上形成具有例如大約150[nm]厚度的氮化硅膜6作為氧化防護(hù)膜。二氧化硅膜5構(gòu)成緩沖膜，用于抑制當(dāng)在半導(dǎo)體層4上直接形成氮化硅膜6時(shí)熱應(yīng)變保留在其表面上并引起晶體缺陷的缺點(diǎn)。
接下來，如圖8中所示，在氮化硅膜6上形成由例如光刻膠膜制成的掩模M1。以這樣的圖案形成掩模M1，其中掩模M1覆蓋半導(dǎo)體基體1的主表面上的元件形成區(qū)1a，并且覆蓋在半導(dǎo)體基體1的主表面上的元件隔離區(qū)1b中形成的島狀半導(dǎo)體層(4b1，4b2)的區(qū)域。也就是，以這樣的圖案形成掩模M1，其中暴露出在元件隔離區(qū)中形成絕緣膜7的區(qū)域。
在這里，在圖6至圖25中，省略了形成島狀半導(dǎo)體層4b1的區(qū)域的說明。
接下來，使用掩模M1作為刻蝕掩模，通過構(gòu)圖順序地形成氮化硅膜6、二氧化硅膜5，以及半導(dǎo)體層4，并且如圖9中所示，在元件形成區(qū)1a中形成島狀半導(dǎo)體層(4a1，4a2)，同時(shí)在元件隔離區(qū)1b中形成島狀半導(dǎo)體層4b2。雖然在圖中沒有顯示，但是在元件隔離區(qū)1b中也形成島狀半導(dǎo)體層4b1。
形成半導(dǎo)體層(4a1，4a2)作為用于形成晶體管元件的區(qū)域。形成半導(dǎo)體層(4b1，4b2)用于抑制在隨后步驟中使用CMP方法拋光絕緣膜7時(shí)的凹陷現(xiàn)象(用于使晶片平坦以及增加半導(dǎo)體層的占位比)。在元件隔離區(qū)1b中布置了電阻元件13的區(qū)域中形成半導(dǎo)體層4b2。執(zhí)行半導(dǎo)體層4的構(gòu)圖，使得用于形成晶體管元件的區(qū)域的半導(dǎo)體層(4a1，4a2)與提供用于抑制凹陷現(xiàn)象的半導(dǎo)體層(4b1，4b2)變成在結(jié)構(gòu)上彼此獨(dú)立(彼此單獨(dú)地隔離)。
接下來，去除掩模M1，然后如圖10中所示，使用CVD方法在包括島狀半導(dǎo)體層的絕緣膜3的整個(gè)表面上形成由例如二氧化硅膜制成的絕緣膜7，使得絕緣膜7埋置于島狀半導(dǎo)體層(4a1，4a2，4b1，4b2)之間。
接下來，通過使用CMP方法拋光絕緣膜7而使絕緣膜7變平坦，使得絕緣膜7選擇性地保留在各個(gè)半導(dǎo)體層(4a1，4a2，4b1，4b2)之間。由于該步驟，如圖11中所示，絕緣膜7選擇性地埋置于各個(gè)半導(dǎo)體層(4a1，4a2，4b1，4b2)之間，因此絕緣膜7包圍各個(gè)半導(dǎo)體層。
此外，由于這種步驟，所以半導(dǎo)體基體1的主表面包括在絕緣膜3上形成的作為晶體管元件形成區(qū)的島狀半導(dǎo)體層(4a1，4a2)以及在絕緣膜3上形成的與島狀半導(dǎo)體層(4a1，4a2)在結(jié)構(gòu)上獨(dú)立的用來抑制凹陷現(xiàn)象的島狀半導(dǎo)體層(4b1，4b2)。
在這里，在該步驟中，用作氧化防護(hù)膜的氮化硅膜6作為防止布置于氮化硅膜6下面的半導(dǎo)體層(4a1，4a2，4b1，4b2)被拋光的停止層。
接下來，通過熱處理，使各個(gè)半導(dǎo)體層(4a1，4a2，4b1，4b2)之間的絕緣膜7致密(烘硬)，其后如圖12中所示，去除氮化硅膜6以及二氧化硅膜5。在該步驟中，各個(gè)半導(dǎo)體層(4a1，4a2，4b1，4b2)的上表面具有比絕緣膜7的上表面低的高度，因此沿著各個(gè)半導(dǎo)體層的外周邊形成了由于各個(gè)半導(dǎo)體層與絕緣膜7之間的高度的差異(高度差)導(dǎo)致的臺(tái)階部分S1。
接下來，如圖13中所示，在用例如光刻膠膜所形成的掩模M2覆蓋半導(dǎo)體層(4b1，4b2)的上部分的狀態(tài)下，通過離子注入將用于減小半導(dǎo)體層的電阻值的雜質(zhì)e1或者用于調(diào)節(jié)閾值等的雜質(zhì)e1注入到半導(dǎo)體層(4a1，4a2)的主表面中。在該步驟中，不對(duì)半導(dǎo)體層(4b1，4b2)應(yīng)用雜質(zhì)e1的離子注入。
接下來，在去除掩模M2之后，施加用于激活雜質(zhì)的熱處理。
接下來，通過施加熱氧化處理，如圖14中所示，在各個(gè)半導(dǎo)體層(4a1，4a2，4b1，4b2)的主表面上形成由氮化硅膜制成的絕緣膜(8a，8b，8c)。形成絕緣膜(8a，8b，8c)，使得絕緣膜具有例如大約7[nm]的厚度。絕緣膜8b用作高擊穿電壓MISFET-QH的柵絕緣膜。絕緣膜8c用作使半導(dǎo)體層4b2與電阻元件13電隔離的絕緣膜。
接下來，選擇性地去除在半導(dǎo)體層4a1上形成的絕緣膜8a，然后通過施加熱氧化處理，如圖15中所示，在半導(dǎo)體層4a1的主表面上形成由二氧化硅膜制成的絕緣膜9。形成絕緣膜9，使得絕緣膜9具有例如大約2[nm]的厚度。絕緣膜9用作低擊穿電壓MISFET-QL的柵絕緣膜。
在該步驟中，絕緣膜8c的上表面具有比絕緣膜7的上表面的高度低的高度，因此沿著半導(dǎo)體層4b2的外周邊形成了由于絕緣膜8c與絕緣膜7之間的高度的差異(高度差)導(dǎo)致的臺(tái)階部分S2。此外，同樣地在其他半導(dǎo)體層(4a1，4a2，4b1)中，沿著各個(gè)半導(dǎo)體層的外周邊形成了由于半導(dǎo)體層上的絕緣膜(8b，8c，9)與絕緣膜7之間的高度差導(dǎo)致的臺(tái)階部分。
接下來，如圖16中所示，使用CVD方法在包括絕緣膜(8b，8c，9)的上部分的半導(dǎo)體基體1的整個(gè)主表面上形成了構(gòu)成半導(dǎo)體膜的多晶硅膜10。
接下來，通過離子注入將減小電阻值的雜質(zhì)(例如，砷(As)注入到多晶硅膜10中，其后通過構(gòu)圖形成多晶硅膜10，使得如圖17中所示，分別地在半導(dǎo)體層4a1上經(jīng)由絕緣膜9形成柵電極11，在半導(dǎo)體層4a2上經(jīng)由絕緣膜8b形成柵電極12，以及在半導(dǎo)體層4b2上經(jīng)由絕緣膜8c形成電阻元件13。電阻元件13的體部分13a在長邊方向以及短邊方向上經(jīng)過臺(tái)階部分S2，并且被布置以在半導(dǎo)體層4b2上(在絕緣膜8c上)以及在絕緣膜7上延伸(橫跨)。在絕緣膜7上布置電阻元件13的各個(gè)接觸部分(13b，13c)。
接下來，如圖18中所示，在用例如光刻膠膜制成的掩模M3覆蓋電阻元件13的狀態(tài)下，通過離子注入將雜質(zhì)(例如，As)e2注入到半導(dǎo)體層4a1和4a2中。在該步驟中，不對(duì)電阻元件13應(yīng)用雜質(zhì)e2的離子注入。
接下來，去除掩模M3，其后施加激活雜質(zhì)e2的熱處理，并且如圖19中所示，分別地在半導(dǎo)體層4a1的主表面上形成與柵電極11聯(lián)結(jié)的一對(duì)n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))14，以及在半導(dǎo)體層4a2的主表面上形成與柵電極12聯(lián)結(jié)的一對(duì)n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))14。
接下來，如圖20中所示，在柵電極(11，12)的側(cè)壁以及電阻元件13的側(cè)壁上形成側(cè)壁隔離器15。按以下方式形成側(cè)壁隔離器15。也就是，使用CVD方法在半導(dǎo)體基體1的整個(gè)主表面上形成由例如二氧化硅膜制成的絕緣膜，其中將各向異性刻蝕例如RIE(反應(yīng)離子刻蝕)等應(yīng)用于絕緣膜。
接下來，如圖21中所示，在用例如光刻膠膜制成的掩模M4覆蓋電阻元件13的狀態(tài)下，通過離子注入將雜質(zhì)(例如，As)e3注入到半導(dǎo)體層4a1和4a2中。在該步驟中，不對(duì)半導(dǎo)體層4b1和4b2應(yīng)用雜質(zhì)e3的離子注入。
接下來，去除掩模M4，其后施加激活雜質(zhì)e3的熱處理，并且如圖22中所示，分別地在半導(dǎo)體層4a1的主表面上形成與柵電極11的側(cè)壁隔離器15聯(lián)結(jié)的一對(duì)n型半導(dǎo)體區(qū)(接觸區(qū))16，以及在半導(dǎo)體層4a2的主表面上形成與柵電極12的側(cè)壁隔離器15聯(lián)結(jié)的一對(duì)n型半導(dǎo)體區(qū)(接觸區(qū))16。
接下來，如圖23中所示，在電阻元件13的上表面上形成覆蓋體部分13a但不覆蓋各個(gè)接觸部分(13b，13c)的絕緣膜17。絕緣膜17由例如二氧化硅膜形成，并且構(gòu)成在電阻元件13的上表面上形成的硅化物層。
接下來，去除天然氧化物層，并且暴露出電阻元件13的各個(gè)接觸部分(13b，13c)的表面、電極(11，12)的表面，以及n型半導(dǎo)體區(qū)16的表面，其后如圖24中所示，通過濺射方法在包括這些表面的半導(dǎo)體基體1的整個(gè)主表面上形成高熔點(diǎn)金屬膜(例如，鈷(Co)膜)18。
接下來，實(shí)施允許電阻元件13的各個(gè)接觸部分(13b，13c)、柵電極(11，12)，以及n型半導(dǎo)體區(qū)16與高熔點(diǎn)金屬膜18反應(yīng)的熱處理，從而如圖25中所示，在各個(gè)接觸部分(13b，13c)的表面、柵電極(11，12)的表面，以及n型半導(dǎo)體區(qū)16的表面上形成硅化物層(例如，CoSi2層)19。在柵電極(11，12)上以及在n型半導(dǎo)體區(qū)16中形成的硅化物層19被形成，使得硅化物層19與側(cè)壁隔離器15聯(lián)結(jié)。在電阻元件13上形成的硅化物層19被形成，以與絕緣膜17聯(lián)結(jié)。此外，雖然在該實(shí)施方案中以硅化鈷層作為硅化物層19的例子，但是硅化物層19不局限于硅化鈷層，并且硅化物層可以由硅化鈦(TiSi2)、硅化鎳(NiSi2)等制成。
接下來，選擇性地去除還沒有反應(yīng)的高熔點(diǎn)金屬膜18。由于該步驟，基本上完成了具有硅化物結(jié)構(gòu)的低和高擊穿電壓MISFET(QL，QH)。此外，也基本上完成了由多晶硅膜制成的并且在各個(gè)接觸部分(13b，13c)上具有硅化物層19的電阻元件13。
其后，在半導(dǎo)體基體1的主表面上形成隔層絕緣膜20，并且然后順序地形成連接孔(21，22)、導(dǎo)電插栓(23，24)、線(25，26)等，從而構(gòu)成圖3中所示的結(jié)構(gòu)。
在半導(dǎo)體器件的制造中，在使用溝槽型元件隔離將半導(dǎo)體基體1的主表面上所形成的元件形成區(qū)1a電隔離時(shí)，為了抑制歸因于凹陷現(xiàn)象的晶片平整度的降低，將晶片的主表面分成網(wǎng)格形式的多個(gè)假想?yún)^(qū)，并且確定每個(gè)假想?yún)^(qū)中的半導(dǎo)體層的占位比(溝槽中的絕緣膜和半導(dǎo)體層之間的比)。存在有事實(shí)上的標(biāo)準(zhǔn)，例如將晶片的主表面分成具有20[μm]平方大小的多個(gè)假想?yún)^(qū)，并將每個(gè)假想?yún)^(qū)中的半導(dǎo)體層的占位比設(shè)置為處于15～20％或更大范圍內(nèi)的值。當(dāng)不滿足半導(dǎo)體層的占位比的假想?yún)^(qū)存在時(shí)，如圖2和圖3中所示，給元件隔離區(qū)1b提供偽半導(dǎo)體層(4b1，4b2)，從而滿足半導(dǎo)體層的占位比。
在實(shí)施方案1中，如圖3中所示，在結(jié)構(gòu)上獨(dú)立于用作晶體管元件形成區(qū)的半導(dǎo)體層(4a1，4a2)而形成半導(dǎo)體層4b2的狀態(tài)下，以及在半導(dǎo)體層4b2被絕緣膜3和絕緣膜7電隔離的狀態(tài)下，在絕緣膜3上形成半導(dǎo)體層4b2。由于這種結(jié)構(gòu)，半導(dǎo)體層4b2不受歸因于半導(dǎo)體層(4a1，4a2)的電勢(shì)固定和支持襯底2的電勢(shì)固定的襯底偏置的影響，因此即使當(dāng)在電阻元件13疊蓋平面內(nèi)的半導(dǎo)體層4b2的狀態(tài)下布置電阻元件13時(shí)，也可以抑制由于襯底偏置效應(yīng)導(dǎo)致的電阻元件13的特性的波動(dòng)。
因此，在提供用于抑制凹陷現(xiàn)象(用于使晶片平坦以及增加半導(dǎo)體層的占位比)的半導(dǎo)體層4b2上，可以在電阻元件13疊蓋平面內(nèi)的半導(dǎo)體層4b2的狀態(tài)下布置電阻元件13，因此與圖40和圖41中所示的其中在平面內(nèi)布置電阻元件45和偽半導(dǎo)體層42的常規(guī)情況相比，可以減小元件隔離區(qū)1b的面積，從而實(shí)現(xiàn)半導(dǎo)體器件的小型化。
可以通過在平面內(nèi)使半導(dǎo)體層4b2的一部分與電阻元件13交疊來執(zhí)行元件隔離區(qū)1b的面積減小。但是，如實(shí)施方案1中所示，通過在電阻元件13覆蓋整個(gè)半導(dǎo)體層4b2的狀態(tài)下布置電阻元件13，半導(dǎo)體層4b2的占用面積被電阻元件13的占用面積所抵消，因此在減小元件隔離區(qū)1b的面積時(shí)更加有效。
在該實(shí)施方案1中，如圖4和圖5中所示，在絕緣膜7上形成位于電阻元件13的兩個(gè)端部的接觸部分(13b，13c)，但是不在半導(dǎo)體層4b2上形成接觸部分(13b，13c)。因?yàn)椴辉诎雽?dǎo)體層4b2上形成接觸部分(13b，13c)，所以可以抑制這樣的缺點(diǎn)，即由于接觸形成損害而破壞絕緣膜8c使得半導(dǎo)體層4b2和電阻元件13短路。
在實(shí)施方案1中，如圖14中所示，在與形成用作高擊穿電壓MISFET-QH的柵絕緣膜的絕緣膜8b的相同步驟中形成布置于半導(dǎo)體層4b2和電阻元件13之間的絕緣膜8c。通過以這樣的方式在與高擊穿電壓MISFET-QH的柵絕緣膜形成步驟相同的步驟中形成絕緣膜8c，可以簡(jiǎn)化工藝。
此外，也可以在與用作低擊穿電壓MISFET-QL的柵絕緣膜的絕緣膜9的形成步驟相同的步驟中形成絕緣膜8c來簡(jiǎn)化工藝(參見圖15)。但是，因?yàn)榻^緣膜9具有小于絕緣膜8b的膜厚度，通過考慮半導(dǎo)體層4b2和電阻元件13之間的絕緣性質(zhì)，如實(shí)施方案1中所示，優(yōu)選地在與高擊穿電壓MISFET-QH的柵絕緣膜形成步驟相同的步驟中形成絕緣膜8c。
此外，通過在與高擊穿電壓MISFET-QH的柵絕緣膜形成步驟相同的步驟中形成具有大厚度的絕緣膜8c，可以減小施加到電阻元件13上的寄生電容。
在實(shí)施方案1的半導(dǎo)體器件的制造中，如圖13中所示，在用例如光刻膠膜所形成的掩模M2覆蓋半導(dǎo)體層(4b1，4b2)的上部分的狀態(tài)下，通過離子注入將用于減小半導(dǎo)體層的電阻值的雜質(zhì)e1或用于調(diào)節(jié)閾值等的雜質(zhì)e1注入到半導(dǎo)體層(4a1，4a2)的主表面中，但不通過離子注入將雜質(zhì)e1注入半導(dǎo)體層4b2中。通過以這種方式避免用離子注入將雜質(zhì)e1注入半導(dǎo)體層4b2中，半導(dǎo)體層4b2容易被耗盡，因此由于電阻元件13可以減小支持襯底2的寄生電容。
在實(shí)施方案1的半導(dǎo)體器件的制造中，在形成MISFET的擴(kuò)展區(qū)(半導(dǎo)體區(qū)14)的步驟中，如圖18中所示，在用例如光刻膠膜所制成的掩模M3覆蓋電阻元件13的狀態(tài)下，通過離子注入將雜質(zhì)(例如，As)e2注入到半導(dǎo)體層4a1和4a2中，但是不通過離子注入將雜質(zhì)e2注入電阻元件13中。此外，在形成MISFET的接觸區(qū)(半導(dǎo)體區(qū)16)的步驟中，如圖21中所示，在用例如光刻膠膜所制成的掩模M4覆蓋電阻元件13的狀態(tài)下，通過離子注入將雜質(zhì)(例如，As)e3注入到半導(dǎo)體層4a1和4a2中，但是不通過離子注入將雜質(zhì)e3注入到半導(dǎo)體層4b2中。
會(huì)有這樣的情況，其中絕緣膜例如天然氧化物膜保留在由多晶硅膜制成的電阻元件13的上表面，從而在通過離子注入的雜質(zhì)注入中產(chǎn)生不規(guī)則。因此，如實(shí)施方案1中所描述，在通過離子注入形成MISFET的源區(qū)和漏區(qū)的雜質(zhì)注入步驟中，通過避免用離子注入將雜質(zhì)注入到電阻元件13中，可以增強(qiáng)電阻元件13的電阻值的均勻性，從而形成具有高精確度的電阻元件13。
〔實(shí)施方案2〕圖26是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案2的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖27A和圖27B是顯示圖26中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖27A是沿著圖26中的線c’-c’截取的示意橫截面視圖，并且圖27B是沿著圖26中的線d’-d’截取的示意橫截面視圖。
如圖26，圖27A和圖27B中所示，半導(dǎo)體層4b2具有與其厚度方向相交的并形成具有長邊和短邊的矩形的平面形狀。在該實(shí)施方案2中，半導(dǎo)體層4b2具有比電阻元件13的平面尺寸(7[μm]×2[μm])大的平面尺寸。也就是，半導(dǎo)體層4b2形成例如7.6[μm]×2.6[μm]的矩形平面形狀。
在電阻元件13的長邊(或短邊)沿著與半導(dǎo)體層4b2的長邊(或短邊)相同的方向延伸的狀態(tài)下，布置電阻元件13以疊蓋平面內(nèi)的半導(dǎo)體層4b2的一部分。也就是，布置電阻元件13以覆蓋半導(dǎo)體層4b2的一部分。此外，在電阻元件13的長邊位于半導(dǎo)體層4b2的長邊內(nèi)，并且電阻元件13的短邊位于半導(dǎo)體層4b2的短邊內(nèi)的狀態(tài)下，布置電阻元件13。
用絕緣膜8c覆蓋半導(dǎo)體層4b2的上表面。絕緣膜8c的上表面具有比絕緣膜7的上表面低的高度，因此沿著半導(dǎo)體層4b2的外周圍形成了由于絕緣膜8c和絕緣膜7之間的高度的差異(高度差)導(dǎo)致的臺(tái)階部分S2。
在半導(dǎo)體層4b2上(在絕緣膜8c上)布置整個(gè)電阻元件13，因此電阻元件13不在長邊方向以及短邊方向上經(jīng)過臺(tái)階部分S2。由于這種構(gòu)造，所以電阻元件13不受電阻元件13的長邊方向以及短邊方向上的臺(tái)階部分S2的影響，從而可以形成平坦的電阻元件，因此增強(qiáng)了電阻元件13的電阻值均勻性。
〔實(shí)施方案3〕圖28是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案3的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖29A和圖29B是顯示圖28中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖29A是沿著圖28中的線e’-e’截取的示意橫截面視圖，并且圖29B是沿著圖28中的線f’-f’截取的示意橫截面視圖。
如圖28，圖29A和圖29B中所示，半導(dǎo)體層4b2具有與其厚度方向相交的并形成具有長邊和短邊的矩形的平面形狀。在實(shí)施方案3中，半導(dǎo)體層4b2具有關(guān)于電阻元件13的平面尺寸(7[μm]×2[μm])的較短長邊和較長短邊的平面尺寸。也就是，半導(dǎo)體層4b2形成例如4.8[μm]×2.6[μm]的矩形平面形狀。
在電阻元件13的長邊(或短邊)沿著與半導(dǎo)體層4b2的長邊(或短邊)相同的方向延伸的狀態(tài)下，布置電阻元件13以疊蓋平面內(nèi)的半導(dǎo)體層4b2的一部分，換句話說，布置電阻元件13以覆蓋半導(dǎo)體層4b2的一部分。此外，在電阻元件13的長邊位于半導(dǎo)體層4b2的長邊內(nèi)，并且電阻元件13的短邊位于半導(dǎo)體層4b2的短邊外的狀態(tài)下，布置電阻元件13。
用絕緣膜8c覆蓋半導(dǎo)體層4b2的上表面。絕緣膜8c的上表面具有比絕緣膜7的上表面低的高度，因此沿著半導(dǎo)體層4b2的外周圍形成了由于絕緣膜8c和絕緣膜7之間的高度的差異(高度差)導(dǎo)致的臺(tái)階部分S2。
電阻元件13的體部分13a在長邊方向上經(jīng)過臺(tái)階部分S2，并且被布置以在半導(dǎo)體層4b2上(在絕緣膜8c上)以及在絕緣膜7上延伸(橫跨)，而電阻元件13的體部分13a不在短邊方向上經(jīng)過臺(tái)階部分S2，并且不布置在絕緣膜7上。
在絕緣膜7上布置電阻元件13的各個(gè)接觸部分(13b，13c)，并且也在絕緣膜7上布置各個(gè)接觸部分的硅化物層19，但不在半導(dǎo)體層4b2上形成各個(gè)接觸部分的硅化物層19。
在電阻元件13覆蓋半導(dǎo)體層4b2的一部分的狀態(tài)下在半導(dǎo)體層4b2上(在絕緣膜8c上)布置電阻元件13，并且電阻元件13不在短邊方向上經(jīng)過臺(tái)階部分S2。由于這種構(gòu)造，電阻元件13不受電阻元件13的短邊方向上的臺(tái)階部分S2的影響，因此可以形成平臺(tái)的電阻元件13，從而增強(qiáng)電阻元件13的電阻值均勻性。
電阻元件13的兩個(gè)端部的接觸部分(13b，13c)布置在絕緣膜7上，但不布置在半導(dǎo)體層4b2上。
此外，因?yàn)椴辉诎雽?dǎo)體層4b2上形成接觸部分(13b，13c)，所以可以抑制這樣的缺點(diǎn)，即由于接觸形成損害而破壞絕緣膜8c使得半導(dǎo)體層4b2和電阻元件13短路。
〔實(shí)施方案4〕圖30是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案4的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖31A和圖31B是顯示圖30中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖31A是沿著圖30中的線g’-g’截取的示意橫截面視圖，并且圖31B是沿著圖30中的線h’-h’截取的示意橫截面視圖。
如圖30，圖31A和圖31B中所示，半導(dǎo)體層4b2具有與其厚度方向相交的并形成具有長邊和短邊的矩形的平面形狀。在實(shí)施方案4中，半導(dǎo)體層4b2具有關(guān)于電阻元件13的平面尺寸(7[μm]×2[μm])的較短長邊和較長短邊的平面尺寸。也就是，半導(dǎo)體層4b2形成例如4.8[μm]×2.6[μm]的矩形平面形狀。
在布置電阻元件13的長邊(或短邊)以沿著與半導(dǎo)體層4b2的長邊(或短邊)相同的方向延伸的狀態(tài)下，布置電阻元件13以疊蓋平面內(nèi)的半導(dǎo)體層4b2的一部分。也就是，布置電阻元件13以覆蓋半導(dǎo)體層4b2的一部分。此外，在電阻元件13的長邊位于半導(dǎo)體層4b2的長邊內(nèi)，并且電阻元件13的短邊位于半導(dǎo)體層4b2的短邊外的狀態(tài)下，布置電阻元件13。
電阻元件13的體部分13a不在長邊方向以及短邊方向上經(jīng)過臺(tái)階部分S2，并且被布置在半導(dǎo)體層4b2上。電阻元件13的接觸部分(13b，13c)在長邊方向上經(jīng)過臺(tái)階部分S2，并且被布置以在半導(dǎo)體層4b2上(在絕緣膜8c上)以及在絕緣膜7上延伸(橫跨)。接觸部分(13b，13c)的硅化物層19也在長邊方向上經(jīng)過臺(tái)階部分S2，并且被布置以在半導(dǎo)體層4b2上(在絕緣膜8c上)以及在絕緣膜7上延伸(橫跨)。
主要基于體部分13a的電阻值設(shè)置電阻元件13的電阻值。因此，通過允許接觸部分(13b，13c)經(jīng)過臺(tái)階部分S2，并且體部分13a不經(jīng)過臺(tái)階部分S2，可以消除在電阻元件13的長邊方向和短邊方向上的臺(tái)階部分S2的影響，從而可以增強(qiáng)電阻元件13的電阻值的均勻性。
〔實(shí)施方案5〕圖32是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案5的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖33A和圖33B是顯示圖32中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖33A是沿著圖32中的線i’-i’截取的示意橫截面視圖，并且圖33B是沿著圖32中的線j’-j’截取的示意橫截面視圖。
在上述實(shí)施方案1至4中，關(guān)于在一個(gè)電阻元件13下面布置一個(gè)半導(dǎo)體層4b2的情況進(jìn)行了說明。但是，在實(shí)施方案5中，如圖32，圖33中所示，在一個(gè)電阻元件13下面布置多個(gè)小的矩形半導(dǎo)體層4b2。在實(shí)施方案5中，具有方形平面形狀的多個(gè)半導(dǎo)體層4b2布置成兩行。
以這樣的方式，通過在一個(gè)電阻元件13下面布置多個(gè)小的矩形半導(dǎo)體層4b2，可以精細(xì)地控制半導(dǎo)體層的占位比。
此外，通過在電阻元件13下面布置多個(gè)半導(dǎo)體層4b2，可以使臺(tái)階部分S2關(guān)于多個(gè)電阻元件13的影響變平坦，因此可以增強(qiáng)電阻元件13的偶精確度(pair accuracy)。
圖34A，34B和34C是根據(jù)實(shí)施方案5的修改的電阻元件的示意平面視圖。如圖34A中所示，可以按錯(cuò)列圖案布置多個(gè)小的矩形半導(dǎo)體層4b2。此外，如圖34B中所示，多個(gè)小的矩形半導(dǎo)體層4b2可以形成矩形并且可以布置成多個(gè)行。此外，如圖34C中所示，多個(gè)小的矩形半導(dǎo)體層4b2可以形成矩形，并且可以布置成一個(gè)行。
〔實(shí)施方案6〕圖35是顯示安裝在根據(jù)本發(fā)明的實(shí)施方案6的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖；如圖35中所示，在半導(dǎo)體基體1的主表面上所形成的元件隔離區(qū)1b中，可以按矩陣陣列布置多個(gè)半導(dǎo)體層4b2，并且可以在半導(dǎo)體層4b2上布置多個(gè)電阻元件13。在該情況中，需要考慮掩模的未對(duì)準(zhǔn)。
〔實(shí)施方案7〕圖36是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案7的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖37A和圖37B是顯示圖36中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖37A是沿著圖36中的線k’-k’截取的示意橫截面視圖，并且圖37B是沿著圖36中的線l’-l’截取的示意橫截面視圖。
在上述實(shí)施方案1至6中，關(guān)于半導(dǎo)體層4b2的電勢(shì)不固定的情況進(jìn)行了說明。但是，在實(shí)施方案7中，關(guān)于半導(dǎo)體層4b2的電勢(shì)固定的情況進(jìn)行說明。
圖36，圖37A和圖37B中所示，布置電阻元件13以疊蓋平面內(nèi)的半導(dǎo)體層4b2的一部分。在不疊蓋電阻元件13的半導(dǎo)體層4b2的區(qū)域中，形成硅化物層19。在硅化物層19上面提供連接孔22a，使得連接孔22a從隔層絕緣膜20的表面穿透隔層絕緣膜20之后到達(dá)硅化物層19，并且將導(dǎo)電插栓24a插入連接孔22a內(nèi)。半導(dǎo)體層4b2經(jīng)由硅化物層19以及導(dǎo)電插栓24a電連接到線26a。線26a是用來將半導(dǎo)體層4b2的電勢(shì)固定到電源電勢(shì)或參考電勢(shì)的線。
以這樣的方式，通過固定半導(dǎo)體層4b2的電勢(shì)，可以使用半導(dǎo)體層4b2作為防護(hù)層，因此半導(dǎo)體層4b2可以吸收噪聲，由此可以抑制電阻元件13的電阻值的波動(dòng)，從而增強(qiáng)電阻元件13的電阻值精確度。
〔實(shí)施方案8〕圖38是顯示裝配在根據(jù)本發(fā)明的實(shí)施方案8的半導(dǎo)體器件上的電阻元件的示意構(gòu)造的示意平面視圖，并且圖39A和圖39B是顯示圖38中所示的電阻元件的橫截面結(jié)構(gòu)的視圖，其中圖39A是沿著圖38中的線m’-m’截取的示意橫截面視圖，并且圖39B是沿著圖38中的線n’-n’截取的示意橫截面視圖。
在上述實(shí)施方案1中，在電阻元件13的區(qū)域上的其中電阻元件13連接到導(dǎo)電插栓24的地方形成硅化物層19。在實(shí)施方案8中，在電阻元件13的體部分13a的整個(gè)表面上形成硅化物層19。
當(dāng)要求電阻元件13具有的電阻值很小時(shí)，如同本實(shí)施方案的情況中，可以使電阻元件13的整個(gè)表面形成硅化物。
在這里，可以省略上述實(shí)施方案1的圖23中所示的絕緣膜17。在該情況中，可以簡(jiǎn)化電阻元件13的制造步驟。
此外，作為實(shí)施方案的修改，可以混合地布置如同實(shí)施方案1的情況中使用上述絕緣膜17在電阻元件13上選擇性地形成硅化物層19的電阻元件，以及如同實(shí)施方案8的情況中在整個(gè)電阻元件13上形成硅化物層19的電阻元件。
此外，可以結(jié)合其他實(shí)施方案2至7使用實(shí)施方案8的構(gòu)造。這種組合也可以獲得與實(shí)施方案2至7所獲得的有利效果類似的有利效果。
雖然在此之前結(jié)合實(shí)施方案具體地說明了本發(fā)明的發(fā)明者所做出的發(fā)明，但是無需指出本發(fā)明不局限于上述實(shí)施方案，并且可以做出各種修改而不背離本發(fā)明的主旨。
權(quán)利要求
1.一種半導(dǎo)體器件，包括在第一絕緣膜上形成的島狀半導(dǎo)體層；在第二絕緣膜包圍半導(dǎo)體層的狀態(tài)下，在第一絕緣膜上形成的第二絕緣膜；以及在電阻元件疊蓋平面內(nèi)的半導(dǎo)體層的上表面的狀態(tài)下，在第一絕緣膜上形成的電阻元件。
2.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的島狀半導(dǎo)體層、以及在第二絕緣膜包圍半導(dǎo)體層的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中在電阻元件疊蓋平面內(nèi)的半導(dǎo)體層的上表面的狀態(tài)下布置電阻元件。
3.根據(jù)權(quán)利要求1或權(quán)利要求2的半導(dǎo)體器件，其中在電阻元件疊蓋平面內(nèi)的半導(dǎo)體層的一部分或全部的狀態(tài)下，布置電阻元件。
4.根據(jù)權(quán)利要求1或權(quán)利要求2的半導(dǎo)體器件，其中半導(dǎo)體層具有比電阻元件的平面尺寸小的平面尺寸，以及其中在電阻元件覆蓋整個(gè)半導(dǎo)體層的狀態(tài)下，布置電阻元件。
5.根據(jù)權(quán)利要求1或權(quán)利要求2的半導(dǎo)體器件，其中半導(dǎo)體層具有比電阻元件的平面尺寸大的平面尺寸，以及其中在整個(gè)電阻元件位于半導(dǎo)體層上的狀態(tài)下，布置電阻元件。
6.根據(jù)權(quán)利要求1或權(quán)利要求2的半導(dǎo)體器件，其中電阻元件形成具有長邊和短邊的矩形平面形狀，其中半導(dǎo)體層形成具有比電阻元件的長邊短的長邊以及比電阻元件的短邊長的短邊的矩形平面形狀，以及其中在電阻元件的短邊位于半導(dǎo)體層的短邊外以及電阻元件的長邊位于半導(dǎo)體層的長邊內(nèi)的狀態(tài)下，布置電阻元件。
7.根據(jù)權(quán)利要求1至6的任意一個(gè)的半導(dǎo)體器件，其中用具有比第二絕緣膜的上表面低的高度的第三絕緣膜覆蓋半導(dǎo)體層的上表面。
8.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中電阻元件由硅膜制成。
9.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中電阻元件包括在硅膜的上表面的兩個(gè)端部上形成的硅膜和硅化物層，以及其中在第二絕緣膜上布置硅化物層。
10.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中電阻元件包括在硅膜的上表面的兩個(gè)端部上形成硅膜和硅化物層，以及其中布置硅化物層以在第二絕緣膜和半導(dǎo)體層上延伸。
11.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的并且形成島狀的多個(gè)半導(dǎo)體層、以及在第二絕緣膜包圍各個(gè)半導(dǎo)體層的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中在電阻元件疊蓋平面內(nèi)的半導(dǎo)體層的每個(gè)上表面的狀態(tài)下布置電阻元件。
12.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的并且形成島狀的多個(gè)半導(dǎo)體層、以及在第二絕緣膜包圍各個(gè)半導(dǎo)體層的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中半導(dǎo)體層包括在第一半導(dǎo)體層疊蓋平面內(nèi)的電阻元件的狀態(tài)下布置的多個(gè)第一半導(dǎo)體層、以及包圍電阻元件而布置的多個(gè)第二半導(dǎo)體層。
13.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的島狀半導(dǎo)體層、以及在第二絕緣膜包圍半導(dǎo)體層的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，其中在電阻元件疊蓋半導(dǎo)體層的上表面的狀態(tài)下布置電阻元件，以及其中用于固定半導(dǎo)體層的電勢(shì)的布線耦連到半導(dǎo)體層。
14.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，以及晶體管元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的并且其上形成晶體管元件的島狀第一半導(dǎo)體層、在第一絕緣膜上形成的結(jié)構(gòu)上獨(dú)立于第一半導(dǎo)體層的島狀第二半導(dǎo)體層、以及在第二絕緣膜包圍第一和第二半導(dǎo)體層的每個(gè)的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中在電阻元件疊蓋平面內(nèi)的第二半導(dǎo)體層的上表面的狀態(tài)下布置電阻元件。
15.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中在電阻元件的一部分或全部疊蓋平面內(nèi)的第二半導(dǎo)體層的狀態(tài)下，布置電阻元件。
16.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中半導(dǎo)體層具有比電阻元件的平面尺寸小的平面尺寸，以及其中在電阻元件覆蓋整個(gè)半導(dǎo)體層的狀態(tài)下，布置電阻元件。
17.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中半導(dǎo)體層具有比電阻元件的平面尺寸大的平面尺寸，以及其中在整個(gè)電阻元件位于半導(dǎo)體層上的狀態(tài)下，布置電阻元件。
18.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中電阻元件形成具有長邊和短邊的矩形平面形狀，其中半導(dǎo)體層形成具有比電阻元件的長邊短的長邊以及比電阻元件的短邊長的短邊的矩形平面形狀，以及其中在電阻元件的短邊位于半導(dǎo)體層的短邊內(nèi)以及電阻元件的長邊位于半導(dǎo)體層的長邊外的狀態(tài)下，布置電阻元件。
19.根據(jù)權(quán)利要求14至18的任意一個(gè)的半導(dǎo)體器件，其中用具有比第二絕緣膜的上表面低的高度的第三絕緣膜覆蓋半導(dǎo)體層的上表面。
20.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中電阻元件由硅膜制成。
21.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中晶體管元件包括MISFET。
22.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中電阻元件包括在硅膜的上表面的兩個(gè)端部上形成的硅膜和硅化物層，以及其中在第二絕緣膜上布置硅化物層。
23.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中電阻元件包括在硅膜的上表面的兩個(gè)端部上形成硅膜和硅化物層，以及其中布置硅化物層使得在第二絕緣膜和第二半導(dǎo)體層上延伸。
24.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，以及晶體管元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的并且其上形成晶體管元件的島狀第一半導(dǎo)體層、在第一絕緣膜上形成的結(jié)構(gòu)上獨(dú)立于第一半導(dǎo)體層的島狀第二半導(dǎo)體層、以及在第二絕緣膜包圍第一和第二半導(dǎo)體層的每個(gè)的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中在電阻元件疊蓋平面內(nèi)的第二半導(dǎo)體層的狀態(tài)下布置電阻元件。
25.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，以及晶體管元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的并且其上形成晶體管元件的島狀第一半導(dǎo)體層、在第一絕緣膜上形成的結(jié)構(gòu)上獨(dú)立于第一半導(dǎo)體層的島狀第二半導(dǎo)體層、以及在第二絕緣膜包圍第一和第二半導(dǎo)體層的每個(gè)的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中第二半導(dǎo)體層包括在第三半導(dǎo)體層疊蓋平面內(nèi)的電阻元件的狀態(tài)下布置的第三半導(dǎo)體層、以及包圍電阻元件而布置的第四半導(dǎo)體層。
26.一種半導(dǎo)體器件，包括半導(dǎo)體基體；以及在半導(dǎo)體基體的主表面上布置的電阻元件，以及晶體管元件，其中在半導(dǎo)體基體的主表面上形成在第一絕緣膜上形成的并且其上形成晶體管元件的島狀第一半導(dǎo)體層、在第一絕緣膜上形成的結(jié)構(gòu)上獨(dú)立于第一半導(dǎo)體層的島狀第二半導(dǎo)體層、以及在第二絕緣膜包圍第一和第二半導(dǎo)體層的每個(gè)的狀態(tài)下在第一絕緣膜上形成的第二絕緣膜，以及其中用于固定第二半導(dǎo)體層的電勢(shì)的布線耦連到第二半導(dǎo)體層。
27.根據(jù)權(quán)利要求24至26的任意一個(gè)的半導(dǎo)體器件，其中晶體管元件包括MISFET。
28.一種制造半導(dǎo)體器件的方法，包括步驟通過將第一絕緣膜上的半導(dǎo)體層構(gòu)圖而在第一絕緣膜上形成用作晶體管元件形成區(qū)的島狀第一半導(dǎo)體層、以及結(jié)構(gòu)上獨(dú)立于第一半導(dǎo)體層的島狀第二半導(dǎo)體層；在第一絕緣膜上堆疊第二絕緣膜，使得第二絕緣膜埋置于第一和第二半導(dǎo)體層之間的間隙中；使用CMP方法去除絕緣膜，以便允許絕緣膜保留在第一和第二半導(dǎo)體層之間的間隙中；以及在電阻元件疊蓋平面內(nèi)的第二半導(dǎo)體層的狀態(tài)下，在第二半導(dǎo)體層上形成電阻元件。
29.一種制造半導(dǎo)體器件的方法，包括步驟(a)通過將第一絕緣膜上的半導(dǎo)體層構(gòu)圖而在第一絕緣膜上形成用作MISFET元件形成部分的島狀第一半導(dǎo)體層、以及結(jié)構(gòu)上獨(dú)立于第一半導(dǎo)體層的島狀第二半導(dǎo)體層；(b)在第一絕緣膜上堆疊第二絕緣膜，使得第二絕緣膜埋置于第一和第二半導(dǎo)體層之間的間隙中；(c)使用CMP方法去除絕緣膜，以便允許絕緣膜選擇性地保留在第一和第二半導(dǎo)體層之間的間隙中；(d)在用掩模覆蓋第二半導(dǎo)體層的狀態(tài)下，通過離子注入將雜質(zhì)注入到第一半導(dǎo)體層中；(e)在第一和第二半導(dǎo)體層上以及在第二絕緣膜上形成硅膜；(f)通過將硅膜構(gòu)圖而在第一半導(dǎo)體層上形成柵電極，同時(shí)在電阻元件疊蓋平面內(nèi)的第二半導(dǎo)體層的狀態(tài)下在第二半導(dǎo)體層上形成電阻元件。
30.根據(jù)權(quán)利要求29的制造半導(dǎo)體器件的方法，還包括在步驟(f)之后，在用掩模覆蓋第二半導(dǎo)體層的狀態(tài)下通過離子注入將雜質(zhì)注入到第一半導(dǎo)體層而形成源區(qū)和漏區(qū)的步驟。
全文摘要
半導(dǎo)體器件及其制造方法。本發(fā)明為實(shí)現(xiàn)半導(dǎo)體器件的小型化，在第一絕緣膜上，形成島狀半導(dǎo)體層以及包圍半導(dǎo)體層的第二絕緣膜，并且布置由導(dǎo)電膜制成的電阻元件(例如，多晶硅電阻元件)使得疊蓋平面內(nèi)的半導(dǎo)體層的上表面。
文檔編號(hào)H01L21/82GK101043032SQ20071000526
公開日2007年9月26日 申請(qǐng)日期2007年2月12日 優(yōu)先權(quán)日2006年3月23日
發(fā)明者鈴木貴也, 一法師隆志 申請(qǐng)人:株式會(huì)社瑞薩科技