專利名稱：多芯片堆疊結(jié)構(gòu)及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制法，特別涉及一種多芯片堆疊 結(jié)構(gòu)及其制法。
背景技術(shù)：
10 由于電子產(chǎn)品的微小化以及高運(yùn)行速度需求的增加，而為提高單
一半導(dǎo)體封裝結(jié)構(gòu)的性能與容量以符合電子產(chǎn)品小型化的需求，半導(dǎo)
體封裝結(jié)構(gòu)以多芯片模塊化(Multichip Module)乃成一趨勢(shì)，從而借此 將兩個(gè)或兩個(gè)以上的芯片組合在單一封裝結(jié)構(gòu)中，以縮減電子產(chǎn)品整 體電路結(jié)構(gòu)體積，并提升電性功能。亦即，多芯片封裝結(jié)構(gòu)可通過將
15兩個(gè)或兩個(gè)以上的芯片組合在單一封裝結(jié)構(gòu)中，來使系統(tǒng)運(yùn)行速度的 限制最小化；此外，多芯片封裝結(jié)構(gòu)可減少芯片間連接線路的長度而 降低信號(hào)延遲以及存取時(shí)間。
常見的多芯片封裝結(jié)構(gòu)為采用并排式(side-by-side)多芯片封裝結(jié) 構(gòu)，其是將兩個(gè)以上的芯片彼此并排地安裝于一共同基板的主要安裝
20 面。芯片與共同基板上導(dǎo)電線路間的連接一般是通過導(dǎo)線焊接方式 (wire bonding)達(dá)成。然而該并排式多芯片封裝構(gòu)造的缺點(diǎn)為封裝成本 太高及封裝結(jié)構(gòu)尺寸太大，因該共同基板的面積會(huì)隨著芯片數(shù)目的增 加而增加。
為解決上述現(xiàn)有技術(shù)的問題，近年來為使用垂直式的堆疊方法來
25安裝所增加的芯片，其堆疊的方式按照其芯片的設(shè)計(jì)，打線制程各有 不同，但若該芯片被設(shè)計(jì)為焊墊集中于一邊時(shí)，例如記憶卡的電子裝
置中所設(shè)的閃存芯片(flash memory chip)或動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片 (Dynamic Random Access Memory, DRAM)等，為了打線的便利性，其 堆疊方式是以階梯狀的形式進(jìn)行，如圖1A及圖IB所示的美國專利第 30 6，538，331號(hào)所揭示的多芯片堆疊結(jié)構(gòu)(其中該圖IB為對(duì)應(yīng)圖1A的俯 視圖)，是在芯片承載件10上堆疊了多個(gè)內(nèi)存芯片，以將第一內(nèi)存芯片11安裝于芯片承載件10上，第二內(nèi)存芯片12以一偏移的距離而不妨 礙第一內(nèi)存芯片11焊墊的打線作業(yè)為原則下呈階狀堆疊于該第一內(nèi)存 芯片11上，另外，于該記憶卡的電子裝置中復(fù)設(shè)有控制芯片
(controller)13，該控制芯片13的周邊設(shè)有多個(gè)焊墊，并通過多條焊線 515將該第一及第二內(nèi)存芯片11、 12及控制芯片13電性連接至該芯片 承載件10。
而為節(jié)省基板使用空間，可將該控制芯片13堆疊于該第二內(nèi)存芯 片12上，但是如此將增加整體結(jié)構(gòu)的高度；再者由于一般控制芯片13 的平面尺寸遠(yuǎn)小于該第一及第二內(nèi)存芯片11、 12的平面尺寸，因此在 10利用焊線15將該控制芯片13電性連接至該芯片承載件10時(shí)，該些焊 線15勢(shì)必跨越該控制芯片13下方的第一及第二內(nèi)存芯片11、 12，如 此即易造成焊線15觸碰至第一及第二內(nèi)存芯片11、 12而發(fā)生短路問 題，同時(shí)亦增加焊線作業(yè)的困難度。
相對(duì)地，如欲將該控制芯片13置于芯片承載件10上未供接置第 15—及第二內(nèi)存芯片11、 12的區(qū)域，又會(huì)增加芯片承載件10的使用面 積，不利整體結(jié)構(gòu)的小型化。
因此，如何提供一種堆疊多芯片的結(jié)構(gòu)及其制法，以達(dá)成整合多 個(gè)芯片又不需額外增加封裝結(jié)構(gòu)面積、高度，以適用于薄型電子裝置， 同時(shí)降低焊線作業(yè)困難度及避免發(fā)生短路問題，實(shí)為目前亟待達(dá)成的
20 目標(biāo)。

發(fā)明內(nèi)容
鑒于以上現(xiàn)有技術(shù)缺點(diǎn)，本發(fā)明的一目的是提供一種多芯片堆疊 結(jié)構(gòu)及其制法，從而可在不額外增加封裝結(jié)構(gòu)面積及高度原則下，進(jìn) 25行多層芯片的堆疊。
本發(fā)明的另一目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，可以適 用于薄型電子裝置。
本發(fā)明的又一目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，得以降 低焊線作業(yè)困難度及避免焊線碰觸芯片而發(fā)生短路問題。 30 為達(dá)到上述目的，本發(fā)明提供一種多芯片堆疊結(jié)構(gòu)的制法，包括:
提供一具相對(duì)第一及第二表面的芯片承載件，以將一第一芯片及一第二芯片接置于該芯片承載件第一表面，并通過焊線電性連接至該芯片 承載件；將一第三芯片間隔一黏著層而同時(shí)堆疊于該第一及第二芯片 上，其中該第三芯片是呈階狀方式接置于該第一芯片上，且避免接觸
至該第一及第二芯片的焊線；以及利用焊線電性連接該第三芯片及芯
5片承載件。該第一、第二及第三芯片于單邊表面設(shè)有多個(gè)焊墊，該第
一及第三芯片例如為內(nèi)存芯片，該第二芯片例如為控制芯片，該黏著
層例如為絕緣的膠帶(tape)。
通過前述制法，本發(fā)明還提供一種多芯片堆疊結(jié)構(gòu)，包括具相 對(duì)第一及第二表面的芯片承載件；第一芯片，接置于該芯片承載件第 10 —表面，且通過焊線電性連接至該芯片承載件；第二芯片，接置于該 芯片承載件第一表面，且通過焊線電性連接至該芯片承載件；以及第 三芯片，間隔一黏著層而同時(shí)堆疊于該第一及第二芯片上，其中該第 三芯片是呈階狀方式接置于該第一芯片上，且避免接觸至該第一及第 二芯片的焊線。
15 此外，復(fù)可于該第三芯片上以階狀方式堆疊第四芯片。另該些芯
片可以一般打線方式或反向焊接(Reverse Wire Bonding)方式而與該芯 片承載件電性連接，其中該反向焊接方式是使焊線外端先焊結(jié)至該芯 片承載件上，再將其內(nèi)端焊接至該芯片，藉以降低線弧高度，以提供 更輕薄的多芯片堆疊結(jié)構(gòu)。
20 該第一、第三及第四芯片于單邊表面設(shè)有多個(gè)焊墊(例如為內(nèi)存芯
片)，且對(duì)應(yīng)其具焊墊的一側(cè)乃偏離下方芯片一預(yù)先設(shè)定的距離，而呈 階梯狀堆疊。該第二芯片亦于單邊表面設(shè)有多個(gè)焊墊(例如為控制芯 片)，且該第二芯片的平面尺寸小于第一、第三及第四芯片平面尺寸。 再者，當(dāng)該第二芯片于多邊表面具有焊墊時(shí)，可先于該第二芯片
25 上利用線路重布置層(Redistribution layer， RDL)技術(shù)，將該第二芯片上 的焊墊集中于單邊表面，以通過焊線電性連接該第二芯片焊墊及芯片 承載件，同時(shí)避免于該第一及第二芯片上堆疊第三芯片時(shí)，該第三芯 片壓迫至第一及第二芯片的焊線。
因此，本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法，將第一及第二芯片接
30置于芯片承載件表面，并利用焊線電性連接至該芯片承載件，再于該 第一及第二芯片上同時(shí)堆疊有第三片芯片，其中該第三芯片是呈階狀方式接置于該第一芯片上，且避免接觸至該第一及第二芯片的焊線, 并通過焊線電性連接至芯片承載件，藉以避免現(xiàn)有技術(shù)將該平面尺寸 遠(yuǎn)小于第一及第三芯片(內(nèi)存芯片)平面尺寸的第二芯片(控制芯片)堆疊 于第三芯片時(shí)，增加整體結(jié)構(gòu)的高度，且可避免焊線跨越及觸碰至第 5 —及第三芯片(內(nèi)存芯片)而發(fā)生短路與增加焊線作業(yè)困難度問題，再 者，因該第二芯片是直接接置于芯片承載件上且由第三芯片間隔一黏 著層而堆疊于該第一及第二芯片上，如此即可節(jié)省芯片承載件使用空 間，以利整體結(jié)構(gòu)的小型化。
10


圖1A及圖IB為美國專利第6,538,331號(hào)所公開的多芯片堆疊結(jié) 構(gòu)剖面及平面示意圖2A至圖2C為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第一實(shí)施例的 剖面示意15 圖3為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第二實(shí)施例的剖面示意
圖4為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第三實(shí)施例的剖面示意 圖；以及
圖5A至圖5C為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第四實(shí)施例的 20 剖面示意圖。
主要元件符號(hào)說明.-
10芯片承載件
11第一內(nèi)存芯片
12第二內(nèi)存芯片
13控制芯片
15焊線
20芯片承載件
21第一芯片
22第一心片
23第三芯片
210,220,230焊墊251,252,253焊線
26黏著層
30芯片承載件
31第一芯片
32第二芯片
33第二心片
34第四芯片
354焊線
40芯片承載件
41第一心片
42第一心片
43第二心片
410,420,430焊墊
451,452,453焊線
50芯片承載件
51第一芯片
52第二芯片
53第三芯片
551,552,553焊線
56黏著層
具體實(shí)施例方式
以下通過特定的具體實(shí)施例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù) 人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功
25 效。
請(qǐng)參閱圖2A至圖2C，為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第一 實(shí)施例的剖面示意圖。
如圖2A所示，提供一具相對(duì)第一及第二表面的芯片承載件20， 以將至少一第一芯片21及至少一第二芯片22接置于該芯片承載件20 30 第一表面。
該第一芯片21及第二芯片22例如為內(nèi)存芯片及控制芯片，該第二芯片22平面尺寸小于第一芯片21平面尺寸，且該第一芯片21單邊 表面邊緣設(shè)有多個(gè)焊墊210，該第二芯片22單邊表面邊緣復(fù)設(shè)有多個(gè) 焊墊220，以分別通過焊線251、 252而電性連接至該芯片承載件20。 于該芯片承載件20上接置該第一及第二芯片21、 22時(shí)，該第一 5 及第二芯片21、 22間是盡可能相互接近，但是應(yīng)避免接觸，藉以減少 芯片承載件使用面積，進(jìn)而節(jié)省制造成本，且該第一芯片21具焊墊210 的一側(cè)是與該第二芯片22具焊墊220的一側(cè)相互遠(yuǎn)離，以進(jìn)行打線作 業(yè)。該芯片承載件20可為一球柵陣列式(BGA)基板、平面柵陣列式 (LGA)基板或?qū)Ь€架。
io 如圖2B及圖2C所示，將至少一第三芯片23間隔一黏著層26而
同時(shí)堆疊于該第一及第二芯片21、 22上，其中該第三芯片23是呈階 狀方式接置于該第一芯片21上，且避免接觸至該第一及第二芯片21、 22的焊線251、 252。
接著，利用焊線253電性連接該第三芯片23及芯片承載件20。
15 該第三芯片23例如為具單邊焊墊的內(nèi)存芯片，該第三芯片23單
邊表面邊緣設(shè)有多個(gè)焊墊230，并以偏離該第一芯片21焊墊210 —預(yù) 先設(shè)定的距離而堆疊于該第一及第二芯片21、 22上，使得該第三芯片 23不致?lián)醯降谝恍酒?1的焊墊210垂直向上區(qū)域，以供該第一及第三 芯片21、 23得以通過多條焊線251、 253電性連接至該芯片承載件20。
20該黏著層26例如可使用一般的絕緣膠帶(tape)，以節(jié)省制造成本，且其 厚度約為10-25微米。
再者，當(dāng)該第二芯片22 (控制芯片)于多邊具有焊墊時(shí)，可利用線 路重布置層(Redistribution layer, RDL)技術(shù)，將該第二芯片上的焊墊集 中于單邊表面，以通過焊線電性連接該第二芯片焊墊及芯片承載件，
25同時(shí)避免于該第一及第二芯片上堆疊第三芯片時(shí)，該第三芯片壓迫至 第一及第二芯片的焊線。
如此相較現(xiàn)有技術(shù)將多個(gè)芯片單純進(jìn)行堆疊而言，本申請(qǐng)是將第 一芯片21連同第二芯片22接置于芯片承載件20上，再將第三芯片23 間隔一黏著層26而同時(shí)堆疊于該第一及第二芯片21、 22上，并使該
30第三芯片23呈階狀方式堆疊于該第一芯片21上，且避免接觸至該第 一及第二芯片21、 22的焊線251、 252，以達(dá)輕薄短小目的，同時(shí)可避免連接第二芯片22與芯片承載件20的焊線252跨越及觸碰至第一及 第三芯片21、 23而發(fā)生短路與增加焊線作業(yè)困難度問題。
通過前述制法，本發(fā)明復(fù)揭示一種多芯片堆疊結(jié)構(gòu)，包括 一具 相對(duì)第一及第二表面的芯片承載件20;第一芯片21，接置于該芯片承 5載件20第一表面，且通過焊線251電性連接至該芯片承載件20;第二 芯片22，接置于該芯片承載件20第一表面，且通過焊線252電性連接 至該芯片承載件20;以及第三芯片23，間隔一黏著層26而同時(shí)堆疊 于該第一及第二芯片21、 22上，并通過焊線253電性連接至該芯片承 載件20，其中該第三芯片23是呈階狀方式接置于該第一芯片21上，
io且避免接觸至該第一及第二芯片21、 22的焊線251、 252。
因此，本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法，是將第一及第二芯片 接置于芯片承載件表面，并利用焊線電性連接至該芯片承載件，再于 該第一及第二芯片上同時(shí)堆疊有第三片芯片，其中該第三芯片是呈階 狀方式接置于該第一芯片上，且避免接觸至該第一及第二芯片的焊線，
15并通過焊線電性連接至芯片承載件，藉以避免現(xiàn)有技術(shù)將該平面尺寸 遠(yuǎn)小于第一及第三芯片(內(nèi)存芯片)平面尺寸的第二芯片(控制芯片)堆疊 于第三芯片時(shí)，增加整體結(jié)構(gòu)的高度，且可避免焊線跨越及觸碰至第 一及第三芯片(內(nèi)存芯片)而發(fā)生短路與增加焊線作業(yè)困難度問題，再 者，因該第二芯片是直接接置于芯片承載件上且由第三芯片間隔一黏
20著層而堆疊于該第一及第二芯片上，如此即可節(jié)省芯片承載件使用空 間，以利整體結(jié)構(gòu)的小型化。 第二實(shí)施例
復(fù)請(qǐng)參閱圖3，為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第二實(shí)施例的 示意圖。本實(shí)施例與前述實(shí)施例大致相同，主要差異是在接置于第一 25及第二芯片31、 32的第三芯片33上，得持續(xù)以階狀方式堆疊如內(nèi)存 芯片的第四芯片34，并通過焊線354電性連接至芯片承載件30，以提 升整體結(jié)構(gòu)的記憶容量。
第三實(shí)施例
復(fù)請(qǐng)參閱圖4，為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第三實(shí)施例的 30示意圖。本實(shí)施例與前述實(shí)施例大致相同，主要差異是在接置于芯片 承載件40第一表面上的第一芯片41及第二芯片42,以及堆疊于該第一及第二芯片41、 42上的第三芯片43是可采用反向焊接方式(Reverse WireBonding)而電性連接至芯片承載件40，亦即將用以連接第一、第 二及第三芯片41、 42、 43與芯片承載件40的焊線451、 452、 453外 端先燒球焊結(jié)至第一、第二及第三芯片41、 42、 43的焊墊410、 420、 5430，以形成一凸柱(stud),再從芯片承載件40焊接、上引并焊接至該 凸柱上，以將焊線451、 452、 453內(nèi)端縫接(StitchBond)至該凸柱上， 如此，將可縮減芯片與芯片承載件間電性連接的線弧高度，以進(jìn)一步 縮減整體堆疊結(jié)構(gòu)的高度。 第四實(shí)施例
io 復(fù)請(qǐng)參閱圖5A至圖5C，為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第
四實(shí)施例的示意圖。本實(shí)施例與第一實(shí)施例大致相同，主要差異是在 完成芯片接置作業(yè)后，再進(jìn)行打線作業(yè)。
如圖5A所示，提供一具相對(duì)第一及第二表面的芯片承載件50， 以將至少一第一芯片51及至少一第二芯片52接置于該芯片承載件50
15 第一表面。
如圖5B所示，將至少一第三芯片53間隔一黏著層56而同時(shí)堆疊 于該第一及第二芯片51、 52上，其中該第三芯片53是呈階狀方式接 置于該第一芯片51上。
如圖5C所示，進(jìn)行打線作業(yè)，以供該第一、第二及第三芯片51、 2052、 53分別通過焊線551、 552、 553電性連接至芯片承載件50。
亦即，于本實(shí)施例中是先將該第一、第二及第三芯片先后接置于 該芯片承載件上，再同時(shí)利用焊線電性連接該些第一、第二及第三芯 片與芯片承載件，從而可簡(jiǎn)化制程步驟及順序，加快制程速度，同時(shí) 亦可避免先利用焊線電性連接第一、第二芯片與芯片承載件，再將第 25三芯片接置于該第一及第二芯片上時(shí)，第三芯片誤觸至第一及第二芯 片的焊線問題。
以上所述的具體實(shí)施例，僅用以例釋本發(fā)明的特點(diǎn)及功效，而非 用以限定本發(fā)明的可實(shí)施范疇，在未脫離本發(fā)明上述的精神與技術(shù)范 疇下，任何運(yùn)用本發(fā)明所揭示內(nèi)容而完成的等效改變及修飾，均仍應(yīng) 30為權(quán)利要求書的范圍所涵蓋。
權(quán)利要求
1、一種多芯片堆疊結(jié)構(gòu)的制法，包括提供一具相對(duì)第一及第二表面的芯片承載件，以將一第一芯片及第二芯片接置于該芯片承載件第一表面，并通過焊線電性連接至該芯片承載件；將一第三芯片同時(shí)堆疊于該第一及第二芯片上，其中該第三芯片是呈階狀方式接置于該第一芯片上，且避免接觸至該第一及第二芯片的焊線；以及利用焊線電性連接該第三芯片及芯片承載件。
2、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第二 芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
3、根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一芯片及第三芯片為內(nèi)存芯片，該第二芯片為控制芯片。
4、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一、 第二及第三芯片單邊表面邊緣設(shè)有多個(gè)焊墊。
5、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該芯片承載件為球柵陣列式基板、平面柵陣列式基板及導(dǎo)線架的其中一者。
6、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，復(fù)包括于第三25芯片上以階狀方式堆疊第四芯片。
7、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一、第二及第三芯片選擇利用一般打線方式及反向焊接方式的其中一者， 而電性連接至該芯片承載件。
8、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第三芯片是間隔一黏著層而同時(shí)堆疊于該第一及第二芯片上。
9、根據(jù)權(quán)利要求8所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該黏著層為絕緣膠帶。
10、 一種多芯片堆疊結(jié)構(gòu)的制法，包括提供一具相對(duì)第一及第二表面的芯片承載件，以將一第一芯片及 第二芯片接置于該芯片承載件第一表面；將一第三芯片同時(shí)堆疊于該第一及第二芯片上，其中該第三芯片是呈階狀方式接置于該第一芯片上；以及 10 利用焊線電性連接該第一、第二及第三芯片與芯片承載件。
11、根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第 二芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
12、根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一芯片及第三芯片為內(nèi)存芯片，該第二芯片為控制芯片。
13、 根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第 一、第二及第三芯片單邊表面邊緣設(shè)有多個(gè)焊墊。
14、 根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該芯 片承載件為球柵陣列式基板、平面柵陣列式基板及導(dǎo)線架的其中一者。
15、 根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，復(fù)包括于第三芯片上以階狀方式堆疊第四芯片。
16、 根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第 一、第二及第三芯片選擇利用一般打線方式及反向焊接方式的其中一 者，而電性連接至該芯片承載件。
17、 根據(jù)權(quán)利要求10所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第 三芯片是間隔一黏著層而同時(shí)堆疊于該第一及第二芯片上。
18、根據(jù)權(quán)利要求17所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該黏著層為絕緣膠帶。
19、 一種多芯片堆疊結(jié)構(gòu)，包括具相對(duì)第一及第二表面的芯片承載件；第一芯片，接置于該芯片承載件第一表面，且通過焊線電性連接至該芯片承載件；第二芯片，接置于該芯片承載件第一表面，且通過焊線電性連接 10至該芯片承載件；以及第三芯片，同時(shí)堆疊于該第一及第二芯片上，其中該第三芯片是 呈階狀方式接置于該第一芯片上，且避免接觸至該第一及第二芯片的 焊線。
20、根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，其中，該第二芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
21、 根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，其中，該第一芯片 及第三芯片為內(nèi)存芯片，該第二芯片為控制芯片。
22、 根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，其中，該第一、第 二及第三芯片單邊表面邊緣設(shè)有多個(gè)焊墊。
23、 根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，其中，該芯片承載 25件為球柵陣列式基板、平面柵陣列式基板及導(dǎo)線架的其中一者。
24、 根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，復(fù)包括有第四芯片， 以階狀方式堆疊于該第三芯片上。
25、根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，其中，該第一、第二及第三芯片選擇利用一般打線方式及反向焊接方式的其中一者，而 電性連接至該芯片承載件。
26、 根據(jù)權(quán)利要求19所述的多芯片堆疊結(jié)構(gòu)，其中，該第三芯片 是間隔一黏著層而同時(shí)堆疊于該第一及第二芯片上。
27、 根據(jù)權(quán)利要求26所述的多芯片堆疊結(jié)構(gòu)，其中，該黏著層為 絕緣膠帶。
全文摘要
本發(fā)明公開了一種多芯片堆疊結(jié)構(gòu)及其制法，提供一具相對(duì)第一及第二表面的芯片承載件，以將一第一及第二芯片接置于該芯片承載件第一表面，并通過焊線電性連接至該芯片承載件，再將一第三芯片間隔一黏著層而同時(shí)堆疊于該第一及第二芯片上，其中該第三芯片是呈階狀方式接置于該第一芯片上，且避免接觸至該第一及第二芯片的焊線，接著通過焊線電性連接該第三芯片及芯片承載件，從而可節(jié)省芯片承載件使用空間，以利整體結(jié)構(gòu)的小型化。
文檔編號(hào)H01L21/50GK101452860SQ20071018654
公開日2009年6月10日 申請(qǐng)日期2007年12月7日 優(yōu)先權(quán)日2007年12月7日
發(fā)明者劉正仁, 張翊峰, 江政嘉, 黃榮彬 申請(qǐng)人:矽品精密工業(yè)股份有限公司