專利名稱：多芯片堆疊結(jié)構(gòu)及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制法，特別涉及一種多芯片堆疊 結(jié)構(gòu)及其制法。
背景技術(shù)：
10 由于電子產(chǎn)品的微小化以及高運行速度需求的增加，為提高單一
半導(dǎo)體封裝結(jié)構(gòu)的性能與容量以符合電子產(chǎn)品小型化的需求，半導(dǎo)體
封裝結(jié)構(gòu)采多芯片模塊化(Multichip Module)乃成一趨勢，從而借此將 兩個或兩個以上的芯片組合在單一封裝結(jié)構(gòu)中，以縮減電子產(chǎn)品整體 電路結(jié)構(gòu)體積，并提升電性功能。亦即，多芯片封裝結(jié)構(gòu)可通過將兩
15個或兩個以上的芯片組合在單一封裝結(jié)構(gòu)中，來使系統(tǒng)運行速度的限 制最小化；此外，多芯片封裝結(jié)構(gòu)可減少芯片間連接線路的長度而降 低信號延遲以及存取時間。
常見的多芯片封裝結(jié)構(gòu)為采用并排式(side-by-side)多芯片封裝結(jié) 構(gòu)，其是將兩個以上的芯片彼此并排地安裝于一共同基板上。芯片與
20 共同基板上導(dǎo)電線路間的連接一般是通過導(dǎo)線焊接方式(wire bonding) 達(dá)成。然而該并排式多芯片封裝構(gòu)造的缺點為封裝成本太高及封裝結(jié) 構(gòu)尺寸太大，因該共同基板的面積會隨著芯片數(shù)目的增加而增加。
為解決上述現(xiàn)有技術(shù)的問題，近年來使用堆疊方法來安裝所增加 的芯片，其堆疊的方式按照其芯片的設(shè)計，打線制程各有不同，但若
25該芯片被設(shè)計為焊墊集中于一邊時，例如記憶卡的電子裝置中所設(shè)的 閃存芯片(flash memory chip)或動態(tài)隨機(jī)存取內(nèi)存芯片(Dynamic Random Access Memory, DRAM)等，為了打線的便利性，其堆疊方式 是以階梯狀的形式進(jìn)行，如圖1A及圖IB所示的美國專利第6,538,331 號所公開的多芯片堆疊結(jié)構(gòu)(其中該圖IB為對應(yīng)圖1A的俯視圖)，是
30在芯片承載件10上堆疊了多個內(nèi)存芯片，以將第一內(nèi)存芯片11安裝 于芯片承載件10上，第二內(nèi)存芯片12以一偏移的距離而不妨礙第一內(nèi)存芯片11焊墊的打線作業(yè)為原則下呈階狀堆疊于該第一內(nèi)存芯片11
上，另外，于該記憶卡的電子裝置中復(fù)設(shè)有控制芯片(controller)13，其 中為節(jié)省基板使用空間，是將該控制芯片13堆疊于該第二內(nèi)存芯片12 上，并通過多條焊線15將該些內(nèi)存芯片11、 12及控制芯片13電性連 5接至該芯片承載件10。
再者，為增加記憶卡的記憶容量，勢必伴隨增加內(nèi)存芯片的堆疊 數(shù)量，如圖2所示的美國專利第6,621,155號所公開的多芯片堆疊技術(shù)， 是在芯片承載件20上以階狀方式堆疊多個內(nèi)存芯片21、 22、 23、 24， 然后再于該些內(nèi)存芯片21、 22、 23、 24上方接置控制芯片25。
io 但是，前述現(xiàn)有技術(shù)最大缺點為堆疊較多層的芯片時，因其堆疊
方式為不斷地往一邊傾斜，使整個內(nèi)存芯片堆疊的投影面積不斷加大， 如此當(dāng)持續(xù)不斷朝單一方向以階梯方式堆疊內(nèi)存芯片時，于堆疊至一 定層數(shù)時，內(nèi)存芯片勢必將超出可封裝范圍，而此時即必須增加封裝 件的芯片承載件面積以完成芯片堆疊，但增加封裝件的面積亦影響到
15整體電子產(chǎn)品的體積，而有違今日電子產(chǎn)品強(qiáng)調(diào)體積小且多功能的特 性需求。
況且， 一般該控制芯片的平面尺寸遠(yuǎn)小于該內(nèi)存芯片的平面尺寸， 因此在利用焊線將該控制芯片電性連接至該芯片承載件時，該些焊線 勢必跨越該控制芯片下方的內(nèi)存芯片，如此即易造成焊線觸碰至內(nèi)存 20芯片而發(fā)生短路問題，同時增加焊線作業(yè)的困難度。
相對地，如將該控制芯片置于芯片承載件上未供接置內(nèi)存芯片的 區(qū)域者，又會增加芯片承載件的使用面積，不利整體結(jié)構(gòu)的小型化。
再者，請參閱圖3，中國臺灣專利號第1255492號公開另一種多芯 片堆疊技術(shù)，是將多個內(nèi)存芯片31、 32呈階梯狀而堆疊于一芯片承載 25 件30上，并通過焊線36電性連接至該芯片承載件30，再通過一接置 于該些內(nèi)存芯片31、 32上的緩沖層37，可供額外的多個內(nèi)存芯片33、 34再以階狀方式接置于該緩沖層37上，之后再于該些內(nèi)存芯片33、 34上接置控制芯片35，從而可在不超出可封裝范圍的情況下增加芯片 堆疊數(shù)目。
30 然而，前述方法仍無法解決在利用焊線將該控制芯片電性連接至
該芯片承載件時，焊線跨越該控制芯片下方過多的內(nèi)存芯片，容易造成焊線觸碰至內(nèi)存芯片而發(fā)生短路問題，及增加焊線作業(yè)困難度問題; 另外此方法所需的焊線長度過長及焊弧過高，不僅增加制造成本且容
易導(dǎo)致焊線偏移(wire sweep)問題。
同時，由于前述方法需在芯片堆疊過程中額外增設(shè)緩沖層，因而 5造成制造成本及步驟的增加；再者，因緩沖層的增置，亦導(dǎo)致多芯片 堆疊結(jié)構(gòu)的高度無法有效降低，而不利于薄型電子裝置(例如Micro-SD 卡)的制作。
再者，于前述制造技術(shù)中，均是將控制芯片堆疊在內(nèi)存芯片最上
方，不僅堆疊結(jié)構(gòu)的高度會有限制，且若焊線弧高未控制好時易發(fā)生 10外露問題，另焊線過長亦會導(dǎo)致電性連接質(zhì)量下降，況且當(dāng)堆疊層數(shù)
變多時，于界面層處產(chǎn)生脫層的機(jī)率即會上升且增加制程復(fù)雜度，造
成制程控制需更嚴(yán)謹(jǐn)及費時。
因此，如何提供一種堆疊多芯片的結(jié)構(gòu)及其制法，以達(dá)成整合多
個芯片又不需額外增加封裝結(jié)構(gòu)面積、高度，以適用于薄型電子裝置， 15減少焊線長度及焊弧高度以強(qiáng)化電性質(zhì)量，同時降低焊線作業(yè)困難度、
制造成本以及避免發(fā)生焊線偏移、短路問題，實為目前亟待達(dá)成的目標(biāo)
發(fā)明內(nèi)容
.
20 鑒于以上現(xiàn)有缺點，本發(fā)明的一目的是提供一種多芯片堆疊結(jié)構(gòu)
及其制法，從而可在不額外增加封裝結(jié)構(gòu)面積及高度原則下，進(jìn)行多 層芯片的堆疊。
本發(fā)明的另一目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，得以降 低堆疊高度，進(jìn)而適用于薄型電子裝置。 25 本發(fā)明的又一目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，得以降
低焯線作業(yè)困難度及避免焊線碰觸芯片而發(fā)生短路問題。
本發(fā)明的再一 目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，減少所 需的焊線長度及焊弧高度，以減少制造成本及焊線偏移問題，強(qiáng)化電 性連接質(zhì)量。
30 本發(fā)明的復(fù)一目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，可減少
堆疊層數(shù)、于界面層處產(chǎn)生脫層的機(jī)率。本發(fā)明的又再一目的是提供一種多芯片堆疊結(jié)構(gòu)及其制法，可簡 化制程復(fù)雜度。
為達(dá)到上述及其它目的，本發(fā)明提供一種多芯片堆疊結(jié)構(gòu)的制法， 包括將包含有多個第一芯片的第一芯片組以階狀方式接置于一芯片 5承載件上，并于該第一芯片組最頂層的第一芯片上接置一第二芯片， 其中該第一及第二芯片通過焊線電性連接至該芯片承載件；將一第三
芯片間隔一絕緣膠膜(film)而堆疊于該第一芯片組及第二芯片上，并使
該絕緣膠膜包覆該第一芯片組最頂層的第一芯片部分焊線端及至少部 分第二芯片；以及通過焊線電性連接該第三芯片與該芯片承載件。其
10后復(fù)可于該第三芯片上以階狀方式堆疊第四芯片，并以焊線電性連接 該第四芯片及芯片承載件；另于置晶完成后，再于該芯片承載件上形 成一包覆該些芯片的封裝膠體；此外，該絕緣膠膜使用的厚度是避免 該第一芯片及第二芯片的焊線觸碰至其上方的第三芯片的非作用面。 通過前述制法，本發(fā)明還提供一種多芯片堆疊結(jié)構(gòu)，包括 一芯
15片承載件；包含有多個第一芯片的第一芯片組，是以階狀方式接置于 一芯片承載件上，其中該第一芯片通過焊線電性連接至該芯片承載件； 第二芯片，接置于該第一芯片組最頂層的第一芯片上，其中該第二芯 片通過焊線電性連接至該芯片承載件；以及第三芯片，間隔一絕緣膠 膜而堆疊于該第一芯片組及第二芯片上，并使該絕緣膠膜包覆該第一
20芯片組最頂層的第一芯片部分焊線端及至少部分第二芯片，其中該第 三芯片通過焊線電性連接至該芯片承載件。
該多芯片堆疊結(jié)構(gòu)復(fù)可包括有堆疊于該第三芯片上的第四芯片， 以及包覆該第一芯片組與第二、第三及第四芯片的封裝膠體；另該絕 緣膠膜使用的厚度是避免該第一芯片及第二芯片的焊線觸碰至其上方
25的第三芯片的非作用面。
該些芯片可以一般打線方式或反向悍接(Reverse Wire Bonding)方 式而與該芯片承載件電性連接，其中該反向焊接方式是使焊線先焊結(jié) 至該芯片承載件上(形成球形焊點)，再將其焊接至該芯片(形成縫接焊 點)，藉以降低線弧高度，進(jìn)而減少絕緣膠膜的厚度，以提供更輕薄的
30多芯片堆疊結(jié)構(gòu)。
該第一、第三、第四芯片具單邊焊墊(例如為內(nèi)存芯片)，且對應(yīng)其具焊墊的一側(cè)而偏離下方芯片一預(yù)先設(shè)定的距離，而呈階梯狀堆疊。 該第二芯片至少一邊設(shè)有多個焊墊(例如為控制芯片)，且該第二芯片的 平面尺寸小于第一、第三、第四芯片平面尺寸。
因此，本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法，是將包含有多個第一 5芯片(內(nèi)存芯片)的第一芯片組以階狀方式接置于一芯片承載件上，并于 該第一芯片組最頂層的第一芯片上接置第二芯片(控制芯片)，其中該第 一及第二芯片通過焊線電性連接至該芯片承載件，再于該第一及第二
芯片上利用膠膜包線技術(shù)(Film over Wire, FOW)間隔一絕緣膠膜而使 第三芯片(內(nèi)存芯片)堆疊于該第一及第二芯片上，并使該絕緣膠膜包覆
10該第一芯片組最頂層的第一芯片部分焊線端及至少部分第二芯片，且 通過焊線使該第三芯片電性連接至該芯片承載件，藉以避免現(xiàn)有技術(shù) 將平面尺寸遠(yuǎn)小于內(nèi)存芯片的控制芯片直接堆疊于多個內(nèi)存芯片上 時，增加整體結(jié)構(gòu)高度問題，以及減少控制芯片的焊線跨越及觸碰至 內(nèi)存芯片而發(fā)生短路與增加焊線作業(yè)困難度問題。此外，因該控制芯
15片是設(shè)置在內(nèi)存芯片間，而非現(xiàn)有技術(shù)將控制芯片堆疊在多個內(nèi)存芯 片最上方，故得減少所需的焊線長度及焊弧高度，及減少制造成本及 焊線偏移問題，強(qiáng)化電性連接質(zhì)量，同時亦可減少芯片堆疊層數(shù)，降 低于界面層處產(chǎn)生脫層的機(jī)率，以及簡化制程復(fù)雜度。再者，本發(fā)明 是將第二芯片(控制芯片)接置于第一芯片(內(nèi)存芯片)上，再由第三芯片
20 (內(nèi)存芯片)利用膠膜包線技術(shù)以間隔一絕緣膠膜而堆疊于該第一及第 二芯片上，并使該絕緣膠膜至少包覆第一芯片組最頂層的第一芯片部 分焊線端及部分第二芯片，省略現(xiàn)有緩沖層的設(shè)置，以利整體結(jié)構(gòu)的 薄型化。
2

圖1A及圖1B為美國專利第6,538,331號所公開的多芯片堆疊結(jié) 構(gòu)剖面及平面示意圖2為美國專利第6,621,155號所公開的多芯片堆疊技術(shù)示意圖； 圖3為中國臺灣專利號第I255492號所公開的另一種多芯片堆疊技 30 術(shù)示意圖4A至圖4D為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第一實施例的剖面示意圖；以及
圖5為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第二實施例的剖面示意圖。
主要元件符號說明
510芯片承載件
11第一內(nèi)存芯片
12第二內(nèi)存芯片
13控制芯片
15焊線
1020芯片承載件
21,22,23,24內(nèi)存芯片
25控制芯片
30芯片承載件
31，32，33，34內(nèi)存芯片
1535控制芯片
36焊線
37緩沖層
40芯片承載件
41第一心片
2041，第一芯片組
410,420,430,440焊墊
42第二芯片
43第二心片
431第三芯片非作用面
2544第四芯片
46,46，焊線
47絕緣膠膜
48封裝膠體
30
具體實施例方式
以下通過特定的具體實施例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)
11人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點與功 效。
請參閱圖4A至圖4D，為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第一
實施例的剖面示意圖。
5 如圖4A所示，提供一芯片承載件40，以將包含有多個第一芯片
41的第一芯片組41，以階狀方式接置于該芯片承載件40上，并于該第 一芯片組41，最頂層的第一芯片41上接置一第二芯片42，其中該第一 及第二芯片41 、 42通過焊線46電性連接至該芯片承載件40。
該第一芯片41及第二芯片42例如為內(nèi)存芯片及控制芯片，該第
io二芯片42平面尺寸小于第一芯片41平面尺寸，且該第一芯片41單邊 表面邊緣設(shè)有多個焊墊410，該第二芯片42至少一邊設(shè)有多個焊墊 420(本圖示是以多邊設(shè)有焊墊表示的)，以分別通過焊線46而電性連接 至該芯片承載件40。該芯片承載件40可為一球柵陣列式(BGA)基板、 平面柵陣列式(LGA)基板或?qū)Ь€架。該第二芯片42相對該芯片承載件
15 40的投影位置可位于該第一芯片組41'相對該芯片承載件40的投影位 置內(nèi)，而不致增加芯片承載件40使用面積。
如圖4B所示，利用膠膜包線(Film over Wire, FOW)技術(shù)，將一第 三芯片43間隔一絕緣膠膜(film)47而堆疊于該第一芯片組41，上，并使 該絕緣膠膜47包覆該第一芯片組41'最頂層的第一芯片41部分焊線端
20 及至少部分第二芯片42。該絕緣膠膜47使用的厚度是避免該第一芯片 41及第二芯片42的焊線46觸碰至其上方的第三芯片43的非作用面 431。該第三芯片43例如為具單邊焊墊的內(nèi)存芯片。該第三芯片43相 對該芯片承載件40的投影位置是可位于該第一芯片組41，相對該芯片 承載件40的投影位置內(nèi)，而不致增加芯片承載件40使用面積。
25 該絕緣膠膜47的材料可以為選自環(huán)氧樹脂(印oxy)的材料，且預(yù)先
貼附于該第三芯片43下方的非作用面431，并以熱源加熱于芯片承載 件40下方(未圖標(biāo))，此第三芯片43及預(yù)先貼附的絕緣膠膜47再堆疊 于該第一芯片組41，及第二芯片42上，該絕緣膠膜47因受熱而呈現(xiàn)膠 質(zhì)狀，而不致壓傷該第一芯片組41'及第二芯片42的焊線46，之后移
30 除該熱源，該絕緣膠體47即會固化而支撐第三芯片43且包覆住該焊 線46。如圖4C圖所示，復(fù)可于該第三芯片43上以階狀方式堆疊第四芯
片44，該第四芯片44例如為具單邊焊墊的內(nèi)存芯片，該第四芯片44 是以其具焊墊440的一側(cè)而偏離第三芯片43 —預(yù)先設(shè)定的距離，使得 該第四芯片44不致?lián)醯降谌酒?3的焊墊430垂直向上區(qū)域，以供 5該第三及第四芯片43、 44得以通過多條焊線46電性連接至該芯片承 載件40。
如圖4D所示，之后即可于該芯片承載件40上形成包覆該第一芯 片組41，及第二、第三、第四芯片42、 43、 44與焊線46的封裝膠體48。 通過前述制法，本發(fā)明復(fù)提供一種多芯片堆疊結(jié)構(gòu)，包括 一芯
io片承載件40;包含有多個第一芯片41的第一芯片組41'，以階狀方式 接置于該芯片承載件40上，其中該第一芯片41通過焊線46電性連接 至該芯片承載件40;第二芯片42，接置于該第一芯片組41'最頂層的 第一芯片41上，其中該第二芯片42通過焊線46電性連接至該芯片承 載件40;至少一第三芯片43，間隔一絕緣膠膜(film)47而堆疊于該第
15 —芯片組41，及第二芯片42上，并使該絕緣膠膜47包覆該第一芯片組 41，最頂層的第一芯片41部分焊線端及至少部分第二芯片42，其中該 第三芯片43通過焊線46電性連接至該芯片承載件40，且該絕緣膠膜 47使用的厚度是避免該第一芯片41及第二芯片42的焊線46觸碰至其 上方的第三芯片43的非作用面431 。
20 再者，該多芯片堆疊結(jié)構(gòu)復(fù)可包括有堆疊于該第三芯片43上的第
四芯片44，以及包覆該第一芯片組41，與第二、第三及第四芯片42、 43、 44的封裝膠體48。 第二實施例
復(fù)請參閱圖5，為本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法第二實施例的
25示意圖。本實施例與前述實施例大致相同，主要差異是在于第一芯片
組最頂層的第一芯片與第二芯片可采用反向焊接方式(Reverse Wire Bonding)而電性連接至芯片承載件。
如圖所示，主要是可將用以連接第一芯片組41'最頂層的第一芯片 41及第二芯片42與芯片承載件40的焊線46'外端先燒球焊結(jié)至第一芯 30片41的焊墊410及第二芯片42的焊墊420，以形成一凸柱(未圖標(biāo))， 再于該芯片承載件40形成球形焊點，并焊接至該凸柱上形成縫接焊點，如此，將可縮減該第一、第二芯片41、 42與芯片承載件40電性連接 的線弧高度，進(jìn)而降低供第三芯片43接置于該第一及第二芯片41、 42 上所需的絕緣膠膜47厚度，以進(jìn)一步縮減整體堆疊結(jié)構(gòu)的高度。
另外，其余的第一、第三、第四芯片是可以一般打線方式或反向 5焊接方式而通過焊線電性連接至該芯片承載件。
因此，本發(fā)明的多芯片堆疊結(jié)構(gòu)及其制法，是將包含有多個第一 芯片(內(nèi)存芯片)的第一芯片組以階狀方式接置于一芯片承載件上，并于 該第一芯片組最頂層的第一芯片上接置第二芯片(控制芯片)，其中該第 一及第二芯片通過焊線電性連接至該芯片承載件，再于該第一及第二
io芯片上利用膠膜包線技術(shù)間隔一絕緣膠膜而使第三芯片(內(nèi)存芯片)堆 疊于該第一及第二芯片上，并使該絕緣膠膜包覆該第一芯片組最頂層 的第一芯片部分焊線端及至少部分第二芯片，且通過焊線使該第三芯 片電性連接至該芯片承載件，藉以避免現(xiàn)有技術(shù)將平面尺寸遠(yuǎn)小于內(nèi) 存芯片的控制芯片直接堆疊于多個內(nèi)存芯片上時，增加整體結(jié)構(gòu)高度
15問題，以及減少控制芯片的焊線跨越及觸碰至內(nèi)存芯片而發(fā)生短路與 增加焊線作業(yè)困難度問題。此外，因該控制芯片是設(shè)置在內(nèi)存芯片間， 而非現(xiàn)有技術(shù)將控制芯片堆疊在多個內(nèi)存芯片最上方，故得減少所需 的焊線長度及焊弧高度，及減少制造成本及焊線偏移問題，強(qiáng)化電性 連接質(zhì)量，同時亦可減少芯片堆疊層數(shù)，降低于界面層處產(chǎn)生脫層的
20機(jī)率，以及簡化制程復(fù)雜度。再者，本發(fā)明是將第二芯片(控制芯片) 接置于第一芯片(內(nèi)存芯片)上，再由第三芯片(內(nèi)存芯片)利用膠膜包線 技術(shù)以間隔一絕緣膠膜而堆疊于該第一及第二芯片上，并使該絕緣膠 膜至少包覆第一芯片組最頂層的第一芯片部分焊線端及部分第二芯 片，省略現(xiàn)有技術(shù)緩沖層的設(shè)置，以利整體結(jié)構(gòu)的薄型化。
25 以上所述的具體實施例，僅用以例釋本發(fā)明的特點及功效，而非
用以限定本發(fā)明的可實施范疇，在未脫離本發(fā)明上述的精神與技術(shù)范 疇下，任何運用本發(fā)明所揭示內(nèi)容而完成的等效改變及修飾，均仍應(yīng) 為權(quán)利要求書的范圍所涵蓋。
權(quán)利要求
1、一種多芯片堆疊結(jié)構(gòu)的制法，包括將包含有多個第一芯片的第一芯片組以階狀方式接置于一芯片承載件上，并于該第一芯片組最頂層的第一芯片上接置一第二芯片，其中該第一及第二芯片通過焊線電性連接至該芯片承載件；將一第三芯片間隔一絕緣膠膜而堆疊于該第一芯片組及第二芯片上，并使該絕緣膠膜包覆該第一芯片組最頂層的第一芯片部分焊線端及至少部分第二芯片；以及通過焊線電性連接該第三芯片與芯片承載件。
2、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第二 芯片平面尺寸小于第一芯片平面尺寸。
3、根據(jù)權(quán)利要求l所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一芯片及第三芯片為內(nèi)存芯片，該第二芯片為控制芯片。
4、 根據(jù)權(quán)利要求3所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一 芯片及第三芯片單邊表面邊緣設(shè)有多個焊墊，該第二芯片至少一邊表20 面邊緣設(shè)有多個焊墊。
5、 根據(jù)權(quán)利要求l所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該芯片 承載件為球柵陣列式基板、平面柵陣列式基板及導(dǎo)線架的其中一者。
6、根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第三芯片是利用膠膜包線技術(shù)，以間隔一絕緣膠膜而堆疊于該第一芯片組 及第二芯片上。
7、根據(jù)權(quán)利要求l所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該絕緣 30膠膜預(yù)先貼附于該第三芯片的一非作用面，并以熱源加熱于芯片承載 件下方，再將該第三芯片及預(yù)先貼附的絕緣膠膜堆疊于該第一芯片組及第二芯片上，之后移除該熱源，該絕緣膠體即固化而支撐第三芯片 且包覆住該焊線。
8、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第一 5芯片及第二芯片選擇利用一般打線方式及反向焊接方式的其中一者，而電性連接至該芯片承載件。
9、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，復(fù)包括于第三 芯片上以階狀方式堆疊第四芯片。
10、 根據(jù)權(quán)利要求9所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第 三芯片及第四芯片選擇利用一般打線方式及反向焊接方式的其中一 者，而電性連接至該芯片承載件。
11、根據(jù)權(quán)利要求9所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第四芯片為內(nèi)存芯片。
12、 根據(jù)權(quán)利要求9所述的多芯片堆疊結(jié)構(gòu)的制法，復(fù)包括于該 芯片承載件上形成包覆該第一芯片組與第二、第三及第四芯片的封裝 膠體。
13、 根據(jù)權(quán)利要求1所述的多芯片堆疊結(jié)構(gòu)的制法，其中，該第二及第三芯片相對該芯片承載件的投影位置是位于該第一芯片組相對 該芯片承載件的投影位置內(nèi)。25
14、 一種多芯片堆疊結(jié)構(gòu)，其包含芯片承載件；包含有多個第一芯片的第一芯片組，以階狀方式接置于一芯片承載件上，其中該第一芯片通過焊線電性連接至該芯片承載件； 第二芯片，接置于該第一芯片組最頂層的第一芯片上，其中該第二芯片通過焊線電性連接至該芯片承載件；以及第三芯片，間隔一絕緣膠膜而堆疊于該第一芯片組及第二芯片上，并使該絕緣膠膜包覆該第一芯片組最頂層的第一芯片部分焊線端及至 少部分第二芯片，其中該第三芯片通過焊線電性連接至該芯片承載件。
15、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該第二芯片 平面尺寸小于第一芯片平面尺寸。
16、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該第一芯片 及第三芯片為內(nèi)存芯片，該第二芯片為控制芯片。
17、根據(jù)權(quán)利要求16所述的多芯片堆疊結(jié)構(gòu)，其中，該第一芯片及第三芯片單邊表面邊緣設(shè)有多個焊墊，該第二芯片至少一邊表面邊 緣設(shè)有多個焊墊。
18、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該芯片承載 15件為球柵陣列式基板、平面柵陣列式基板及導(dǎo)線架的其中一者。
19、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該第三芯片 利用膠膜包線技術(shù)，以間隔一絕緣膠膜而堆疊于該第一芯片組及第二 芯片上。
20、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該第一芯片 及第二芯片選擇利用一般打線方式及反向焊接方式的其中一者，而電 性連接至該芯片承載件。
21、根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，復(fù)包括于第三芯片上以階狀方式堆疊第四芯片。
22、 根據(jù)權(quán)利要求21所述的多芯片堆疊結(jié)構(gòu)，其中，該第三芯片 及第四芯片選擇利用一般打線方式及反向焊接方式的其中一者，而電 性連接至該芯片承載件。
23、 根據(jù)權(quán)利要求21所述的多芯片堆疊結(jié)構(gòu)，其中，該第四芯片為內(nèi)存芯片。
24、 根據(jù)權(quán)利要求21所述的多芯片堆疊結(jié)構(gòu)，復(fù)包括于該芯片承 載件上形成包覆該第一芯片組與第二、第三及第四芯片的封裝膠體。
25、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該絕緣膠膜 為環(huán)氧樹脂材料。
26、 根據(jù)權(quán)利要求14所述的多芯片堆疊結(jié)構(gòu)，其中，該第二及第 io三芯片相對該芯片承載件的投影位置是位于該第一芯片組相對該芯片承載件的投影位置內(nèi)。
全文摘要
本發(fā)明公開了一種多芯片堆疊結(jié)構(gòu)及其制法，是將包含有多個第一芯片的第一芯片組以階狀方式接置于一芯片承載件上，并于該第一芯片組最頂層的第一芯片上接置第二芯片，以通過焊線使該第一及第二芯片電性連接至該芯片承載件，再利用膠膜包線技術(shù)(Film over Wire，F(xiàn)OW)將一第三芯片間隔一絕緣膠膜堆疊于該第一及第二芯片上，并使該絕緣膠膜包覆該第一芯片組最頂層的第一芯片部分焊線端及至少部分第二芯片，且通過焊線電性連接該第三芯片及芯片承載件，藉以避免現(xiàn)有技術(shù)將平面尺寸遠(yuǎn)小于第一芯片的第二芯片直接堆疊于多個第一芯片上時，增加整體結(jié)構(gòu)高度及焊線作業(yè)困難度問題。
文檔編號H01L21/50GK101452861SQ200710186548
公開日2009年6月10日 申請日期2007年12月7日 優(yōu)先權(quán)日2007年12月7日
發(fā)明者劉正仁, 張翊峰, 張錦煌, 黃榮彬 申請人:矽品精密工業(yè)股份有限公司