專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置，特別涉及具有能夠使安裝設(shè)計(jì)容易的構(gòu)成的半導(dǎo)體集成電路裝置。
背景技術(shù)：
以往的半導(dǎo)體集成電路裝置的安裝設(shè)計(jì)的潮流是，由于開發(fā)資源的問題，為了盡 可能高效率地進(jìn)行半導(dǎo)體集成電路裝置的安裝作業(yè)，首先制作成為基礎(chǔ)的邏輯電路的塊， 并把它翻轉(zhuǎn)展開。圖1表示半導(dǎo)體集成電路裝置的一例的俯視圖。圖1的半導(dǎo)體集成電路裝置中，包含作為邏輯電路的塊的模塊1和模塊2，在該各 個(gè)模塊中包含6個(gè)高速緩沖存儲(chǔ)器。而且，在圖1例的情況下，這6個(gè)高速緩沖存儲(chǔ)器的每 個(gè)都具有同樣的安裝設(shè)計(jì)的內(nèi)容，因而使安裝設(shè)計(jì)容易了。在此，所謂翻轉(zhuǎn)展開，就是說把安裝設(shè)計(jì)的內(nèi)容，例如如圖1中成為左右對(duì)稱那 樣，按原樣復(fù)制。在圖ι的例中，對(duì)于由6個(gè)高速緩沖存儲(chǔ)器構(gòu)成的模塊(block) 1，把它的 安裝設(shè)計(jì)的內(nèi)容以成為左右對(duì)稱的方式進(jìn)行復(fù)制，來生成模塊2的安裝設(shè)計(jì)的內(nèi)容。采用 這樣構(gòu)成整體的底層編輯(Floorplan)的設(shè)計(jì)方法。圖2表示在具有圖1的構(gòu)成的半導(dǎo)體集成電路裝置的上位層所設(shè)置的凸塊和半導(dǎo) 體集成電路裝置所包含的各高速緩沖存儲(chǔ)器之間的位置關(guān)系的例，圖3表示這樣的半導(dǎo)體 集成電路裝置中的凸塊的配置和電源構(gòu)造(斜視圖)的例。圖3所示的構(gòu)造例如與圖2中6個(gè)高速緩沖存儲(chǔ)器中的一個(gè)高速緩沖存儲(chǔ)器的部 分相當(dāng)。在此，所謂凸塊(bump)就是用于對(duì)半導(dǎo)體集成電路裝置從外部供給電源的電極， 也稱為電源端子。圖2表示關(guān)于模塊1中包含的6個(gè)高速緩沖存儲(chǔ)器其中之一的高速緩沖存儲(chǔ)器 的、與上位層的凸塊之間的位置關(guān)系。圖中VSS、VDD分別表示VSS凸塊、VDD凸塊的位置。 所謂VSS凸塊、VDD凸塊，分別地一方為電源側(cè)的端子(即正極)，另一方為接地側(cè)的端子 (即負(fù)極)。而且，如圖2所示，與各VSS凸塊、VDD凸塊的配置間隔相當(dāng)?shù)木嚯x被稱為凸塊 間距。此外，如圖2和圖3所示，作為不同種類的凸塊的VDD凸塊和VSS凸塊，以不同種 類的凸塊彼此鄰接的方式交替地排列，同一種類的凸塊，例如VDD凸塊彼此或VSS凸塊彼此 不鄰接。這是由于為了供給電源需要把正極和負(fù)極相互對(duì)應(yīng)而設(shè)置。圖3表示模塊的上位層中的VSS凸塊Bll B14、VDD凸塊B21 B25的配置和下 位層的電源圖案(pattern) VSS、VDD、Pll P15、P21 P25的配置。在此，分別地，在圖中的最上位層上用圓表示VSS凸塊、VDD凸塊，圖中在最下部， 分別將電源圖案VSS、VDD表示為在縱橫方向延展的細(xì)長的帶狀的圖案。在上位層所設(shè)置的VSS凸塊、VDD凸塊和下位層的電源圖案VSS、VDD通過通路(via)等相互電連接，因而通過上位層的VDD凸塊、VSS凸塊，對(duì)下位層的電源圖案VSS、VDD 從外部供給電源。如圖3所示那樣，半導(dǎo)體集成電路裝置的電源圖案VSS、VDD針對(duì)上位層的VDD凸塊、VDD凸塊的凸塊間距以一定間隔被配置多個(gè)。另一方面，對(duì)于半導(dǎo)體集成電路裝置中的比電源圖案VSS、VDD更下位層的高速緩 沖存儲(chǔ)器等的設(shè)計(jì)，為了使半導(dǎo)體集成電路裝置的芯片面積做得更小，每個(gè)高速緩沖存儲(chǔ) 器的宏觀尺寸(即該高速緩沖存儲(chǔ)器整體的尺寸)被盡可能做得更小來設(shè)計(jì)。這樣的設(shè)計(jì)方法由于使每個(gè)高速緩沖存儲(chǔ)器省面積，所以可以稱為有效的方法。但是若根據(jù)這樣的設(shè)計(jì)方法，例如如圖2所示那樣，就會(huì)發(fā)生每個(gè)高速緩沖存儲(chǔ) 器的宏觀尺寸與上位層的VSS凸塊、VDD凸塊的凸塊間距不符合的狀況。也就是說，在圖2的例中，如圖所示，與上位層的VSS凸塊、VDD凸塊之間的位置關(guān) 系所表示的高速緩沖存儲(chǔ)器的縱橫方向各個(gè)長度(即宏觀尺寸)比凸塊間距的3倍大，4倍 小。另外，如圖2所示，4個(gè)VSS凸塊(圖2中，與記載為VSS的矩形對(duì)應(yīng))和5個(gè)VDD凸塊 (同樣，與記載為VDD矩形對(duì)應(yīng))屬于高速緩沖存儲(chǔ)器。圖4表示半導(dǎo)體集成電路裝置中包含的各個(gè)高速緩沖存儲(chǔ)器C1、C2的俯視圖。而 且，在圖4的構(gòu)成中，以等間隔配置電源圖案。圖4的各高速緩沖存儲(chǔ)器C1、C2中的電源圖案與上述圖3中的電源圖案之間的關(guān) 系如以下所示。在圖3的例中，為了容易理解上位層的凸塊和電源圖案之間的關(guān)系，表示了對(duì)各 個(gè)凸塊設(shè)置了 2根電源圖案的例。在圖3的情況下，VSS凸塊B14與2根電源圖案P11、P12 對(duì)應(yīng)，同樣地VDD凸塊B24和2根電源圖案P21、P22對(duì)應(yīng)。另一方面，與一個(gè)凸塊對(duì)應(yīng)的電源圖案的數(shù)量一般比該例多。在圖4的例中，和圖 3的情況一樣，2根電源圖案與一個(gè)凸塊B連接。而且在圖4中將各電源圖案VSS、VDD表示 為在圖中上下方向延展的細(xì)長的帶狀的圖案。而且，在圖4中，和圖3的情況一樣，凸塊B 中著色的一方表示VSS凸塊，未著色的一方表示VDD凸塊。另夕卜，圖4中，針A、B、C、D分別表示在設(shè)置了電源圖案VSS、VDD的層的更下位層 所設(shè)置的邏輯電路模塊的輸入輸出端子。為了把這些針A、B、C、D與該半導(dǎo)體集成電路裝 置的外部進(jìn)行電連接，如圖所示，以與各針A、B、C、D連接的方式設(shè)置了圖中向下方向延展 的布線圖案P151、P152。此處，在將高速緩沖存儲(chǔ)器的內(nèi)部的端子與高速緩沖存儲(chǔ)器的外部連接時(shí)，需要 避開電源圖案VSS、VDD、P111、P121、P112、P122等進(jìn)行布線。另外，在為了高效率進(jìn)行安裝作業(yè)而采用了將邏輯電路的模塊翻轉(zhuǎn)展開的設(shè)計(jì)方 法的情況下，若考慮以在翻轉(zhuǎn)展開后上位層的電源圖案VSS、VDD和用于將高速緩沖存儲(chǔ)器 的內(nèi)部端子與上述高速緩沖存儲(chǔ)器的外部連接的布線不短路的方式進(jìn)行布線，則優(yōu)選，在 各高速緩沖存儲(chǔ)器中，用于將高速緩沖存儲(chǔ)器的內(nèi)部端子與上述高速緩沖存儲(chǔ)器的外部連 接的布線相對(duì)于上位層的電源圖案VSS、VDD的相對(duì)位置，針對(duì)其他高速緩沖存儲(chǔ)器不變而 為一定，如此來配置用于將高速緩沖存儲(chǔ)器的內(nèi)部端子與上述高速緩沖存儲(chǔ)器的外部連接 的布線。在此，在各個(gè)高速緩沖存儲(chǔ)器的尺寸比凸塊間距的3倍大比4倍小那樣的情況下，假設(shè)上位層的VSS、VDD凸塊的位置和下位層的各個(gè)高速緩沖存儲(chǔ)器的位置之間的相對(duì)關(guān) 系，成為按高速緩沖存儲(chǔ)器的每個(gè)而不同的位置關(guān)系。在此情況下，如圖4所示，存在成為 上位層的電源圖案VSS、VDD與高速緩沖存儲(chǔ)器C1、C2之間的相對(duì)位置按高速緩沖存儲(chǔ)器的 每個(gè)而不同的構(gòu)成的情況。也就是說，在圖4的例的情況下，在高速緩沖存儲(chǔ)器Cl的針A、B的左側(cè)存在電源 圖案VSS、Plll和VDD、121。對(duì)此，在也與高速緩沖存儲(chǔ)器Cl同樣地配置了針A、B的的高 速緩沖存儲(chǔ)器C2中，針A、B的左側(cè)的電源圖案VSS、P111、VDD、P121，與高速緩沖存儲(chǔ)器Cl 相比，相對(duì)地向左側(cè)偏移而被配置。另外，如上所述，為了以一定的間隔來配置上位層的電源圖案VSS、VDD，在高速緩 沖存儲(chǔ)器C2中，針A、B的右側(cè)的電源圖案VSS、P112、VDD、P122的位置，與高速緩沖存儲(chǔ)器 Cl相比，與上述同樣相對(duì)地向左側(cè)偏移。在這種情況下，在對(duì)高速緩沖存儲(chǔ)器C2進(jìn)行與高 速緩沖存儲(chǔ)器Cl同樣的布線時(shí)，產(chǎn)生不理想的情況。也就是說，從高速緩沖存儲(chǔ)器Cl的針A、B過來的布線圖案P151、P152，如圖所示 在高速緩沖存儲(chǔ)器Cl的下端的附近被彎曲成鉤狀，其路徑被向右側(cè)移位。但是，在對(duì)高速 緩沖存儲(chǔ)器C2的布線圖案P161、P162按原樣也采用該布線圖案的路徑的情況下，如圖明示 那樣，從針B過來的布線圖案P162與鄰近的電源圖案VSS、P112接觸，造成短路。為了避免 這樣的狀況，如圖4所示，在是高速緩沖存儲(chǔ)器C2的情況下，與高速緩沖存儲(chǔ)器Cl不同，使 從針A、B過來的布線如圖所示那樣在高速緩沖存儲(chǔ)器C2的下端的附近彎曲成鉤狀，將其路 徑向左側(cè)移位。因此，存在需要按每個(gè)高速緩沖存儲(chǔ)器變更從內(nèi)部端子引向外部的布線路 徑的情況。這樣，需要個(gè)別地對(duì)各個(gè)高速緩沖存儲(chǔ)器中的安裝設(shè)計(jì)進(jìn)行研究，從而認(rèn)為安裝 設(shè)計(jì)的效率惡化。專利文獻(xiàn)1 日本特開平7-22510號(hào)公報(bào)專利文獻(xiàn)2 日本特開平11-250700號(hào)公報(bào)

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題點(diǎn)而完成的，本發(fā)明的目的是提供不使安裝效率降低而能 夠提高安裝設(shè)計(jì)的效率的構(gòu)成的半導(dǎo)體集成電路裝置。本發(fā)明是包含多個(gè)各個(gè)都由邏輯電路的集合構(gòu)成的單位的半導(dǎo)體集成電路裝置， 各個(gè)上述由邏輯電路的集合構(gòu)成的單位具有彼此共同的安裝設(shè)計(jì)的圖案，上述由邏輯電路 的集合構(gòu)成的單位的每個(gè)具有用于從外部對(duì)該半導(dǎo)體集成電路裝置供給電源的電源端子 間的間隔的偶數(shù)倍的尺寸。根據(jù)本發(fā)明，能夠在解決半導(dǎo)體集成電路裝置的安裝效率低下的問題的同時(shí)，使 其中包含的各個(gè)高速緩沖存儲(chǔ)器中與上位層的凸塊之間的相對(duì)位置關(guān)系保持固定，所以， 能夠?qū)⒁粋€(gè)高速緩沖存儲(chǔ)器的設(shè)計(jì)內(nèi)容按原樣適用于其他的高速緩沖存儲(chǔ)器，從而能夠提 高安裝設(shè)計(jì)的效率。


圖1是用于說明半導(dǎo)體集成電路裝置的安裝設(shè)計(jì)的一例的俯視圖。
圖2是用于說明半導(dǎo)體集成電路裝置的安裝設(shè)計(jì)中的以前的問題點(diǎn)的圖(其1)。圖3是用于說明半導(dǎo)體集成電路裝置的安裝設(shè)計(jì)的一例的斜視圖。圖4是用于說明半導(dǎo)體集成電路裝置的安裝設(shè)計(jì)中的以前的問題點(diǎn)的圖(其2)。圖5是用于說明基于本發(fā)明的一實(shí)施例的半導(dǎo)體集成電路裝置的構(gòu)成的俯視圖。圖6是用于說明基于本發(fā)明的一實(shí)施例的半導(dǎo)體集成電路裝置中包含的高速緩 沖存儲(chǔ)器所包含的時(shí)鐘發(fā)生器的電路構(gòu)成的圖。圖7是用于說明基于本發(fā)明的另外的實(shí)施例的半導(dǎo)體集成電路裝置的構(gòu)成的俯 視圖。
圖8是用于說明基于本發(fā)明的實(shí)施例的半導(dǎo)體集成電路裝置的構(gòu)成的俯視圖(其 1)。圖9是用于說明基于本發(fā)明的實(shí)施例的半導(dǎo)體集成電路裝置的構(gòu)成的俯視圖(其 2)。符號(hào)的說明11、13、21、23、31、33 存儲(chǔ)器單元陣列12、22、32 控制電路14、16、24、26、34、361/0 電路15、25、35時(shí)鐘發(fā)生器37標(biāo)準(zhǔn)單元區(qū)域C1、C2、C11、C21、C31、C41、C42 高速緩沖存儲(chǔ)器B、B11 B15、B21 B24 凸塊Pll P15、P21 P25 電源圖案P111、P112、P121、P121 電源圖案P151、P152、P161、P162 布線圖案
具體實(shí)施例方式在圖2的例的情況下，如上所述，各個(gè)高速緩沖存儲(chǔ)器的縱橫方向各個(gè)長度比凸 塊間距的3倍大比4倍小，因此產(chǎn)生了上述的問題點(diǎn)，但是，使各個(gè)高速緩沖存儲(chǔ)器的縱橫 方向各個(gè)長度為凸塊間距的偶數(shù)倍，例如成為4倍那樣來進(jìn)行各個(gè)高速緩沖存儲(chǔ)器的安裝 設(shè)計(jì)。其結(jié)果，各個(gè)高速緩沖存儲(chǔ)器中與上位層的VSS、VDD凸塊的位置之間的相對(duì)位置 關(guān)系不會(huì)按每個(gè)高速緩沖存儲(chǔ)器不同，而能夠保持固定。從而消除了上述問題。也就是說， 不需要個(gè)別地研究各個(gè)高速緩沖存儲(chǔ)器中的安裝設(shè)計(jì)的內(nèi)容，而能夠把針對(duì)一個(gè)高速緩沖 存儲(chǔ)器的安裝設(shè)計(jì)的內(nèi)容，對(duì)其他的高速緩沖存儲(chǔ)器按原樣應(yīng)用而不需要特別地進(jìn)行研允。在此，在將各個(gè)高速緩沖存儲(chǔ)器的縱橫方向各個(gè)長度不是設(shè)為凸塊間距的偶數(shù)倍 而是奇數(shù)倍的情況下，產(chǎn)生了以下的問題。如上所述，需要凸塊由電源側(cè)的凸塊和接地側(cè)的凸塊2種凸塊(即VDD、VSS)構(gòu) 成。這是因?yàn)楣┙o電源需要正極和負(fù)極。在此，若假設(shè)高速緩沖存儲(chǔ)器的縱橫方向各個(gè)長度為凸塊間距的奇數(shù)倍的情況，例如每個(gè)為凸塊間距的3倍的情況，則如上所述，作為屬于各個(gè)高速緩沖存儲(chǔ)器的凸塊， VSS是4個(gè)，而VDD為5個(gè)，兩者的個(gè)數(shù)不一致。另一方面，由于如上所述的理由，VDD、VSS 的2種電極應(yīng)該是分別成對(duì)的電極，需要使其個(gè)數(shù)一致。對(duì)此，如本發(fā)明，在將高速緩沖存儲(chǔ)器的縱橫方向各個(gè)長度設(shè)為凸塊間距的偶數(shù) 倍的情況下，例如在上述例的情況下，把各個(gè)高速緩沖存儲(chǔ)器的縱橫方向的尺寸設(shè)計(jì)成是 各個(gè)凸塊間距的4倍，據(jù)此，屬于各個(gè)高速緩沖存儲(chǔ)器的2種凸塊VSS、VDD的個(gè)數(shù)總能保持一致。而且，在這樣將高速緩沖存儲(chǔ)器的縱橫方向各個(gè)長度設(shè)為凸塊間距的偶數(shù)倍的情 況下，不一定需要對(duì)該高速緩沖存儲(chǔ)器的縱橫方向?qū)⒃撆紨?shù)倍的偶數(shù)都設(shè)為相等的偶數(shù)， 例如4倍，也可以設(shè)為彼此不同的偶數(shù)(例如，縱向長度為4倍，橫向長度為6倍等)。這種 情況下也可以和上述的情況同樣，使屬于各個(gè)高速緩沖存儲(chǔ)器的2種凸塊VSS、VDD的個(gè)數(shù)
保持一致。以下，就本發(fā)明的實(shí)施例，與圖示一起進(jìn)行說明。而且，以下以高速緩沖存儲(chǔ)器為 例進(jìn)行說明。在本實(shí)施例中，在半導(dǎo)體集成電路裝置的安裝設(shè)計(jì)中，通過擴(kuò)大高速緩沖存儲(chǔ)器 的面積，使高速緩沖存儲(chǔ)器的縱橫方向的尺寸與凸塊間距的2n(其中η是正的整數(shù)，下同) 相一致。而且，也可以在高速緩沖存儲(chǔ)器的內(nèi)部包含基于重復(fù)圖案的邏輯電路、測試電路等 定型的邏輯電路等。在本實(shí)施例中，也可以通過在半導(dǎo)體集成電路裝置中包含的高速緩沖存儲(chǔ)器的內(nèi) 部編入邏輯電路、測試電路等定型的邏輯電路等，來使高速緩沖存儲(chǔ)器的宏觀尺寸與凸塊 間距Χ2η相一致。其結(jié)果，能夠消除通過上位設(shè)計(jì)得到的基本模塊中有可能產(chǎn)生的無用的 死區(qū)空間(deadspace)。其結(jié)果，在上位設(shè)計(jì)中進(jìn)行的基本模塊的翻轉(zhuǎn)展開后，對(duì)于用于從高速緩沖存儲(chǔ) 器的外部向高速緩沖存儲(chǔ)器的內(nèi)部的端子連接的布線的路徑，不需要個(gè)別地研究與上位層 的電源圖案之間的相對(duì)位置，而能夠利用重復(fù)圖案作為各個(gè)高速緩沖存儲(chǔ)器的安裝設(shè)計(jì)的 內(nèi)容，能夠大幅度提高安裝設(shè)計(jì)作業(yè)的效率。進(jìn)而，通過在高速緩沖存儲(chǔ)器內(nèi)設(shè)置標(biāo)準(zhǔn)單元區(qū)域，能夠盡可能減小在高速緩沖 存儲(chǔ)器之外產(chǎn)生新的位置的必要性，因而能夠縮短高速緩沖存儲(chǔ)器彼此的間隔而進(jìn)行配 置，能夠提高半導(dǎo)體集成電路裝置的芯片整體的安裝密度。另外，通過使高速緩沖存儲(chǔ)器的宏觀尺寸與凸塊間距X 2η相一致，高速緩沖存儲(chǔ) 器的宏觀尺寸可以產(chǎn)生富余，利用其空閑的空間(space)，使高速緩沖存儲(chǔ)器內(nèi)部包含的各 個(gè)基本電路的模塊的面積擴(kuò)大。其結(jié)果，能夠進(jìn)行考慮了 DFM(Design for Manufacturing, 制造設(shè)計(jì))的安裝設(shè)計(jì)，能夠擴(kuò)大晶體管的配置間隔和信號(hào)布線間隔，能夠?qū)崿F(xiàn)降低高速 緩沖存儲(chǔ)器內(nèi)部的信號(hào)布線間容量且抗噪聲能力強(qiáng)的高速緩沖存儲(chǔ)器，并且能夠提高產(chǎn)品 的成品率。
圖5是用于說明本發(fā)明的一實(shí)施例的半導(dǎo)體集成電路裝置中包含的高速緩沖存 儲(chǔ)器的概略構(gòu)成的圖。圖5中(a)是未應(yīng)用本實(shí)施例的情況的構(gòu)成。在圖5的(a)中，作為高速緩沖存 儲(chǔ)器Cll的主要電路，具有存儲(chǔ)器單元陣列11、13、時(shí)鐘生成器15、作為與外部之間的接口的輸入輸出電路14、16以及地址譯碼器等控制電路12作為基本電路的模塊。圖5中(a)表示對(duì)于這樣的電路構(gòu)成的高速緩沖存儲(chǔ)器的安裝設(shè)計(jì)，主要考慮優(yōu) 先安裝效率即以使安裝面積最小為出發(fā)點(diǎn)進(jìn)行的安裝設(shè)計(jì)的情況下的配置構(gòu)成。在此情況下，在圖5的(a)中，如圖所示，高速緩沖存儲(chǔ)器Cll的縱橫方向的尺寸 與凸塊間距X2n不一致。為此，可以認(rèn)為，需要個(gè)別地對(duì)各個(gè)高速緩沖存儲(chǔ)器的安裝設(shè)計(jì) 進(jìn)行研究，安裝設(shè)計(jì)的效率惡化。
另一方面，圖5中(b)表示本實(shí)施例的半導(dǎo)體集成電路裝置中包含的高速緩沖存 儲(chǔ)器C21的配置構(gòu)成。圖5中(b)的高速緩沖存儲(chǔ)器C21的安裝設(shè)計(jì)是使高速緩沖存儲(chǔ)器的縱橫方向的 尺寸是凸塊間距的偶數(shù)倍、即凸塊間距X2n而完成的。其結(jié)果能夠使安裝設(shè)計(jì)的效率提
尚ο在圖5中(b)的情況下，如圖所示，與圖5中(a)的情況相比較，通過把高速緩沖 存儲(chǔ)器的內(nèi)部包含的基本電路的模塊的面積擴(kuò)大，使高速緩沖存儲(chǔ)器的宏觀尺寸與凸塊間 距X2n相一致。對(duì)于圖5中(b)所示的高速緩沖存儲(chǔ)器C21，作為其主要的電路也具有存儲(chǔ)器單元 陣列21、23、時(shí)鐘生成器25、輸入輸出電路24、26、控制電路22作為基本電路的模塊。各基 本電路模塊的構(gòu)成和功能與圖5中(a)圖示的高速緩沖存儲(chǔ)器Cll是同樣的，但是各基本 電路模塊的面積如圖所示，與圖5中(a)所圖示的高速緩沖存儲(chǔ)器Cll中的情況相比被擴(kuò) 大了。作為擴(kuò)大基本電路的模塊的面積的方法之一，列舉了擴(kuò)大晶體管的配置間隔和 信號(hào)布線間隔的方法。通常，為了把高速緩沖存儲(chǔ)器的宏觀尺寸設(shè)計(jì)得盡可能小，按照 MDR(Mask Design Rule，模板設(shè)計(jì)標(biāo)準(zhǔn))的最小規(guī)則進(jìn)行配置、布線，但是，在本實(shí)施例中， 通過擴(kuò)大高速緩沖存儲(chǔ)器的各基本電路的模塊的面積，以使高速緩沖存儲(chǔ)器的宏觀尺寸與 凸塊間距X2η相一致的方式進(jìn)行安裝設(shè)計(jì)。因此，高速緩沖存儲(chǔ)器的宏觀尺寸產(chǎn)生富余， 從而能夠利用空閑的空間擴(kuò)大各基本電路的模塊內(nèi)的晶體管的配置間隔和信號(hào)布線間隔。其結(jié)果，能夠?qū)崿F(xiàn)降低高速緩沖存儲(chǔ)器內(nèi)部的信號(hào)布線間容量且抗噪聲能力強(qiáng)的 高速緩沖存儲(chǔ)器。即能夠進(jìn)行考慮了 DFM(Design forManufacturing，制造設(shè)計(jì))的安裝設(shè) 計(jì)，能夠使成品率提高。作為用于擴(kuò)大高速緩沖存儲(chǔ)器的各基本電路的模塊的面積的其他的方法，例如， 也可以在時(shí)鐘生成器15中包含如圖6所示那樣的時(shí)刻調(diào)整電路51B、芯片改版用的虛擬晶 體管(dummy transistor) 51E或測試電路51C等。時(shí)鐘發(fā)生器15包含圖6中(a)所示的時(shí)鐘信號(hào)的相位或占空比調(diào)整用的電路 51A、51D等。占空比調(diào)整用的電路51A、51D從高速緩沖存儲(chǔ)器的外部接受主時(shí)鐘信號(hào)CLK 的供給，并向高速緩沖存儲(chǔ)器內(nèi)的其他的基本電路的模塊分配時(shí)鐘。因此，如圖所示那樣， 利用彼此串聯(lián)連接的反向電路INV和NAND電路NAND的功能，提供適當(dāng)調(diào)整時(shí)鐘的相位或 占空比的功能。近年來，隨著半導(dǎo)體集成電路裝置的安裝構(gòu)造的細(xì)微化，存在晶體管的制造偏差 成為大的問題的情況。特別地半導(dǎo)體集成電路裝置中的高速緩沖存儲(chǔ)器，存在難以進(jìn)行高 速緩沖存儲(chǔ)器內(nèi)部的時(shí)鐘調(diào)整的情況，在最壞的情況下，也可以設(shè)想由于晶體管的制造偏差而使高速緩沖存儲(chǔ)器不動(dòng)作那樣的狀況。對(duì)此，如果利用通過擴(kuò)大構(gòu)成高速緩沖存儲(chǔ)器的基本電路模塊的面積而得到的空 間，而使用于調(diào)整被提供到高速緩沖存儲(chǔ)器內(nèi)部的時(shí)鐘的時(shí)刻的時(shí)刻調(diào)整電路51B包含在 時(shí)鐘發(fā)生器15內(nèi)，則能夠進(jìn)行高速緩沖存儲(chǔ)器內(nèi)部的細(xì)微的時(shí)刻調(diào)整，從而能夠?qū)崿F(xiàn)對(duì)制 造偏差具有較強(qiáng)抵抗力的高速緩沖存儲(chǔ)器。圖6中(b)表示時(shí)刻調(diào)整電路51B的電路構(gòu)成例。圖6中(b)所示的時(shí)刻調(diào)整電路51B，由反向電路INV和通道晶體管PAS (pass transistor)的組合構(gòu)成，能夠通過通道晶體管PAS的開關(guān)切換控制，調(diào)整構(gòu)成時(shí)刻調(diào)整電 路51B的彼此串聯(lián)連接的反相器的個(gè)數(shù)，其結(jié)果，能夠調(diào)整輸出信號(hào)的延遲量?；蛘?，如果利用通過擴(kuò)大構(gòu)成高速緩沖存儲(chǔ)器的基本電路的模塊的面積 而產(chǎn)生的 空間，在時(shí)鐘發(fā)生器15內(nèi)包含半導(dǎo)體集成電路裝置的芯片改版用的虛擬晶體管51E，則在 以高速緩沖存儲(chǔ)器為主要因素在半導(dǎo)體集成電路裝置的芯片中發(fā)生問題時(shí)，不用進(jìn)行整體 改版(即晶體管的配置變更等)，就能夠只通過金屬改版(晶體管間的布線的變更等)來實(shí) 現(xiàn)半導(dǎo)體集成電路裝置的芯片的改版，從而能夠大幅度消減由芯片改版引起的成本。圖6中(c)表示虛擬晶體管51E的電路構(gòu)成例。圖6中(c)所示的虛擬晶體管51E由彼此串聯(lián)連接的多個(gè)反相器構(gòu)成。通過金屬 改版，把虛擬晶體管電路51E適當(dāng)插入相位或占空比調(diào)整用的電路51D，由此，能夠變更相 位、占空比調(diào)整用電路51D中生成的時(shí)鐘信號(hào)的波形。這樣，就能夠應(yīng)對(duì)因進(jìn)行芯片改版導(dǎo) 致芯片產(chǎn)生問題的情況。或者，通過利用通過擴(kuò)大構(gòu)成高速緩沖存儲(chǔ)器的基本電路的模塊的面積而產(chǎn)生的 空間，在時(shí)鐘發(fā)生器15內(nèi)插入測試電路51C，從而能夠成為能夠使用測試電路51C進(jìn)行高速 緩沖存儲(chǔ)器試驗(yàn)的構(gòu)成。圖6中(d)表示測試電路5IC的電路構(gòu)成例。圖6中(d)所示的測試電路51C由反向電路INV和通道晶體管PAS的組合構(gòu)成， 利用從外部供給的測試用的信號(hào)TEST進(jìn)行通道晶體管PAS的開關(guān)切換控制，由此，能夠調(diào) 整構(gòu)成測試電路51C的彼此串聯(lián)連接的反相器的個(gè)數(shù)，其結(jié)果，能夠調(diào)整從測試電路51C輸 出的信號(hào)的延遲量。這樣，能夠驗(yàn)證針對(duì)各種各樣的延遲量的電路的動(dòng)作。另外，在為了使高速緩沖存儲(chǔ)器的宏觀尺寸與凸塊間距X2n相一致而擴(kuò)大高速 緩沖存儲(chǔ)器內(nèi)部的各基本電路的模塊的面積時(shí)，在擴(kuò)大面積的前后，在高速緩沖存儲(chǔ)器的 宏觀尺寸的變化量超過一定量(例如ΙΟΟμπι左右)的情況下，基本電路的模塊間的布線距 離變長，從結(jié)果來看，可以設(shè)想產(chǎn)生高速緩沖存儲(chǔ)器的在動(dòng)作上的延遲量的增加的情況。在這種情況下，對(duì)于通過只擴(kuò)大構(gòu)成高速緩沖存儲(chǔ)器的各基本電路的模塊的面積 來使高速緩沖存儲(chǔ)器的縱橫方向的尺寸與凸塊間距的2η倍相一致的方法，可以采用以下 的方法來代替。如圖7所示，利用上述的方法以一定量擴(kuò)大構(gòu)成高速緩沖存儲(chǔ)器的各基本電路的 模塊的面積的同時(shí)，進(jìn)而在高速緩沖存儲(chǔ)器的內(nèi)部編入不需要用復(fù)雜的邏輯表現(xiàn)的中繼器 那樣的標(biāo)準(zhǔn)單元。作為基于圖7中(b)所示的本實(shí)施例的高速緩沖存儲(chǔ)器C31的主要電路，具有存 儲(chǔ)器單元陣列31、33、時(shí)鐘生成器35、輸入輸出電路34、36、控制電路32作為基本電路的模塊。各基本電路的模塊的構(gòu)成和功能與圖7中(a)所示的高速緩沖存儲(chǔ)器Cll是同樣的， 但是各個(gè)電路模塊的面積如圖所示，與高速緩沖存儲(chǔ)器Cll的情況相比擴(kuò)大了一定量。進(jìn)而，在圖7中(b)所示的實(shí)施例的情況下，在高速緩沖存儲(chǔ)器C31內(nèi)設(shè)置用于配 置標(biāo)準(zhǔn)單元的標(biāo)準(zhǔn)單元區(qū)域37。其結(jié)果，如圖7中(b)所示，高速緩沖存儲(chǔ)器C31的面積進(jìn) 一步擴(kuò)大了，高速緩沖存儲(chǔ)器C31的縱橫方向的尺寸成為凸塊間距的2η倍。通過采用圖7中(b)所示的方法，不用加長構(gòu)成高速緩沖存儲(chǔ)器的各個(gè)基本電路 模塊間的布線距離，就能夠使高速緩沖存儲(chǔ)器的宏觀尺寸與凸塊間距X2n相一致。如圖7中(b)那樣，通過采用把中繼器那樣的標(biāo)準(zhǔn)單元編入高速緩沖存儲(chǔ)器的內(nèi) 部的方法，在上位設(shè)計(jì)中，在進(jìn)行基本模塊的翻轉(zhuǎn)后，能夠盡可能省去在高速緩沖存儲(chǔ)器之 外另外設(shè)置標(biāo)準(zhǔn)單元區(qū)域等的位置的必要性，其結(jié)果，如圖8所示，能夠使高速緩沖存儲(chǔ)器 緊湊配置，能夠提高作為半導(dǎo)體集成電路裝置的芯片整體的安裝密度。這樣，通過分別擴(kuò)大構(gòu)成高速緩沖存儲(chǔ)器的各基本電路的模塊的面積或把標(biāo)準(zhǔn)單 元編入高速緩沖存儲(chǔ)器的內(nèi)部，而使高速緩沖存儲(chǔ)器的宏觀尺寸與凸塊間距X2n相一致， 由此，如圖9所示那樣，在上位設(shè)計(jì)中，對(duì)于用于從高速緩沖存儲(chǔ)器的外部向其內(nèi)部的端子 進(jìn)行連接的布線圖案P151、P152的配置，不需要對(duì)每個(gè)高速緩沖存儲(chǔ)器個(gè)別地考慮上位層 的電源圖案P111、P121、P112、P122之間的相對(duì)位置。其結(jié)果，能夠利用重復(fù)圖案進(jìn)行各高 速緩沖存儲(chǔ)器的安裝設(shè)計(jì)，因而能夠使安裝設(shè)計(jì)作業(yè)大幅度省力。在圖9的情況下，由于使各高速緩沖存儲(chǔ)器C41、C42的縱橫方向的尺寸為凸塊間 距的2η倍，所以屬于各高速緩沖存儲(chǔ)器C41、C42的每個(gè)的、其上位層的凸塊B的內(nèi)容不隨 各個(gè)高速緩沖存儲(chǔ)器的每個(gè)而變化，成為固定。而且，在圖9中，與圖4中的情況同樣，凸塊 B之中被著色的一方表示VSS凸塊，未被著色的一方表示VDD凸塊。在高速緩沖存儲(chǔ)器的縱橫方向的尺寸為凸塊間距的奇數(shù)倍，例如3倍的情況下， 屬于各高速緩沖存儲(chǔ)器的9個(gè)(3X3 = 9)凸塊，對(duì)于一個(gè)高速緩沖存儲(chǔ)器，VDD為5個(gè)而 VSS成為4個(gè)，在其鄰接的高速緩沖存儲(chǔ)器中，VDD為4個(gè)而VSS卻為5個(gè)。因此，與高速緩 沖存儲(chǔ)器相對(duì)應(yīng)的凸塊隨每個(gè)高速緩沖存儲(chǔ)器而變化不能保持固定。對(duì)此，如本實(shí)施例那樣，在高速緩沖存儲(chǔ)器的縱橫方向的尺寸為凸塊間距的偶數(shù) (2η倍)，例如4倍的情況下，可以將與各高速緩沖存儲(chǔ)器對(duì)應(yīng)的16個(gè)(4X4 = 16)凸塊總 是設(shè)定為，VDD為8個(gè)且VSS為8個(gè)，而且其排列也能夠總是固定。因此，若以圖9為例，能 夠使各高速緩沖存儲(chǔ)器C41、C42和其上位層的凸塊B之間的相對(duì)配置關(guān)系不隨每個(gè)高速緩 沖存儲(chǔ)器而變化，保持固定。其結(jié)果，在凸塊B的下位且在構(gòu)成高速緩沖存儲(chǔ)器的邏輯電路 的層的上位配置的、與凸塊B連接的電源圖案的配置，也不會(huì)在各個(gè)高速緩沖存儲(chǔ)器間變 化，能夠如圖9所示那樣固定。其結(jié)果，構(gòu)成各高速緩沖存儲(chǔ)器C41、C42的邏輯電路中的端子亦即針A、B、C、D的 配置與其上位的電源圖案Pill、P121、P112、P122等的配置之間的相對(duì)位置關(guān)系也在高速 緩沖存儲(chǔ)器C41、C42之間成為固定。另外，關(guān)于從這些針A、B、C、D開始向外部的布線圖案 P151、P152等的路徑，也能夠在每個(gè)高速緩沖存儲(chǔ)器C41、C42中都保持固定。因此，對(duì)于各 高速緩沖存儲(chǔ)器C41、C42的安裝設(shè)計(jì)，不用按每個(gè)高速緩沖存儲(chǔ)器進(jìn)行個(gè)別的研究，而能 夠按原樣將對(duì)一個(gè)高速緩沖存儲(chǔ)器的安裝設(shè)計(jì)對(duì)其他的高速緩沖存儲(chǔ)器應(yīng)用。從而，能夠在各高速緩沖存儲(chǔ)器的安裝設(shè)計(jì)中利用重復(fù)圖案，從而能夠提高安裝設(shè)計(jì)的效率。根據(jù)本發(fā)明的實(shí)施例，能夠有效地縮短半導(dǎo)體集成電路裝置的整體開發(fā)工時(shí)，消減成本，并且能在短時(shí)間內(nèi)制造高性能以及高成品率的產(chǎn)品。而且，在圖1、2、4、5、7、8、9中，為了容易理解，圖示了高速緩沖存儲(chǔ)器間的間隔， 但是實(shí)際上鄰接的高速緩沖存儲(chǔ)器之間或高速緩沖存儲(chǔ)器與標(biāo)準(zhǔn)單元區(qū)域之間的間隔，與 高速緩沖存儲(chǔ)器的宏觀尺寸相比，小得幾乎可以忽略。因此能夠認(rèn)為，所謂“將高速緩沖存 儲(chǔ)器的縱橫方向的尺寸設(shè)為凸塊間距的偶數(shù)倍”與“將分割半導(dǎo)體電路裝置的基板來分配 針對(duì)各高速緩沖存儲(chǔ)器的區(qū)域時(shí)的、對(duì)該各高速緩沖存儲(chǔ)器所分配的區(qū)域的縱橫方向的尺 寸設(shè)為凸塊間距的偶數(shù)倍”是同等含義，在這樣的構(gòu)成中，如上所述，能夠使各高速緩沖存 儲(chǔ)器與其上位層的凸塊之間的相對(duì)配置關(guān)系，不按每個(gè)高速緩沖存儲(chǔ)器而變化，保持一定。在上述實(shí)施例中，作為一例，圖示了使高速緩沖存儲(chǔ)器的縱橫方向的尺寸為凸塊 間距的偶數(shù)倍(例如4倍)的構(gòu)成，但是，不限于該例，例如可以是使高速緩沖存儲(chǔ)器的至 少縱向或橫向的尺寸為凸塊間距的偶數(shù)倍那樣的構(gòu)成的實(shí)施例。
權(quán)利要求
一種半導(dǎo)體集成電路裝置，包含多個(gè)各個(gè)都由邏輯電路的集合構(gòu)成的單位，各個(gè)上述由邏輯電路的集合構(gòu)成的單位，具有彼此共同的安裝設(shè)計(jì)的內(nèi)容，將每個(gè)上述由邏輯電路的集合構(gòu)成的單位的縱向和橫向的長度分別設(shè)為用于從外部對(duì)該半導(dǎo)體集成電路裝置供給電源的電源端子間的間隔的偶數(shù)倍。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中，在每個(gè)上述由邏輯電路的集合構(gòu)成的單位中，設(shè)置了與其對(duì)應(yīng)的與上述電源端子連接 的用于供給電源的電源圖案，使上述電源端子之中的偶數(shù)個(gè)屬于每個(gè)上述由邏輯電路的集合構(gòu)成的單位。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中，每個(gè)上述由邏輯電路的集合構(gòu)成的單位中構(gòu)成了高速緩沖存儲(chǔ)器。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其中，在上述高速緩沖存儲(chǔ)器的內(nèi)部包含重復(fù)圖案邏輯電路、測試電路和標(biāo)準(zhǔn)單元中的至少 一個(gè)電路。
5.一種半導(dǎo)體裝置，具有等間隔配置的多個(gè)凸塊和高速緩沖存儲(chǔ)器，其特征在于， 將上述高速緩沖存儲(chǔ)器的橫向方向的寬度和縱向方向的寬度設(shè)為相鄰的凸塊彼此的間隔的偶數(shù)倍。
全文摘要
本發(fā)明是一種半導(dǎo)體集成電路裝置，包含多個(gè)各個(gè)由邏輯電路的集合構(gòu)成的單位，各個(gè)由上述邏輯電路的集合構(gòu)成的單位，具有彼此共同的安裝設(shè)計(jì)的圖案，另外，具有用于從外部對(duì)該半導(dǎo)體集成電路裝置供給電源的電源端子間的間隔的偶數(shù)倍的尺寸。
文檔編號(hào)H01L27/04GK101816067SQ20078010095
公開日2010年8月25日 申請(qǐng)日期2007年10月9日 優(yōu)先權(quán)日2007年10月9日
發(fā)明者淋靖英 申請(qǐng)人:富士通株式會(huì)社