封裝結構及其制法
【專利摘要】一種封裝結構及其制法，該封裝結構的制法為先于一中介板的各凹孔中的部分空間中形成導電凸塊，再形成導電穿孔于該些凹孔中的導電凸塊上，接著，移除該中介板的部分材質，以令各該導電凸塊凸出該中介板，之后結合外部件于該導電凸塊上。借由移除該中介板的部分材質后，即可顯露該些導電凸塊而進行回焊制程，所以無須進行如圖案化制程、電鍍焊錫材料制程、移除光阻、導電層制程等制作導電凸塊的步驟，因而本發(fā)明能縮減制程步驟與時間，且降低制作材料及成本。
【專利說明】 封裝結構及其制法
【技術領域】
[0001]本發(fā)明涉及一種封裝結構,尤指一種具中介板(interposer)的封裝結構及其制法。
【背景技術】
[0002]隨著電子產業(yè)的蓬勃發(fā)展，電子產品在型態(tài)上趨于輕薄短小，而為了滿足半導體裝置的高積集度(Integration)以及微型化(Miniaturization)需求,可借由覆晶(Flipchip)封裝方式，例如，芯片尺寸構裝(Chip Scale Package, CSP)、芯片直接貼附封裝(Direct ChipAttached, DCA)以及多芯片模塊封裝(Mult1-Chip Module, MCM)等型態(tài)的封裝模塊，以提升布線密度、縮小芯片封裝面積及縮短訊號傳輸路徑。
[0003]在覆晶封裝制程中，在信賴度熱循環(huán)測試，因半導體芯片與封裝基板間的熱膨脹系數(thermal expansion coefficient, CTE)的差異甚大,所以半導體芯片外圍的導電凸塊易因熱應力不均而產生破裂，致使其無法與封裝基板上所對應的接點形成良好的接合，造成焊錫凸塊自封裝基板上剝離，導致產品可靠度不佳。
[0004]此外，隨著集成電路的積集度的增加，因半導體芯片與線路基板間的熱膨脹系數不匹配(mismatch),其所產生的熱應力(thermal stress)與翅曲(warpage)的現象也日漸嚴重，導致半導體芯片與封裝基板之間的電性連接可靠度(reliability)下降，而造成信賴性測試的失敗。
[0005]此外，現有封裝基板表面以二維(2D)方式布設多個芯片于封裝基板上，隨者布設數目越多，其封裝基板面積也須隨之擴大，現今為迎合終端產品體積微型化及高效能的需求，其現有的封裝方式及封裝結構已不敷使用。
[0006]再者，隨著電子產品更趨于輕薄短小及功能不斷提升的需求，半導體芯片的布線密度愈來愈高，以奈米尺寸作單位，因而半導體芯片上的電極墊的間距更??；然，現有封裝基板的接點的間距以微米尺寸作單位，而無法有效縮小至對應該電極墊的間距大小，導致雖有高線路密度的半導體芯片，卻無可配合的封裝基板，以致于無法將電子產品有效生產。
[0007]為了解決上述問題，遂采用半導體基材作中介板以結合半導體芯片與封裝基板的三維(3D)芯片堆棧技術。因半導體基材與半導體芯片的材質接近，所以可有效避免熱膨脹系數不匹配所產生的問題，且中介板與半導體芯片接置的一側是以半導體晶圓制程制作出的線路，且半導體芯片欲接置該線路的接點或線路亦為半導體晶圓制程制作出，所以中介板可在不放大面積的情況下，可容置多個半導體芯片；又為符功能設計或電路設計需要，該多個半導體芯片也可以堆棧方式達成，所以可符合現今終端產品輕薄短小及高功能的需求。如圖1所示。
[0008]于圖1的現有半導體封裝件I中，通過于一封裝基板9與半導體芯片8之間增設一娃中介板(Through Silicon interposer, TSI) 2,該娃中介板2具有導電娃穿孔(Through-silicon via, TSV) 21及設于該導電娃穿孔21上的線路重布結構(Redistribution layer, RDL) 22,令該線路重布結構22借由導電組件23電性結合間距較大的封裝基板9的焊墊90，而該導電硅穿孔21借由焊錫凸塊27’電性結合間距較小的半導體芯片8的電極墊80。之后，再形成封裝膠體7包覆該半導體芯片8。其中該線路重布結構(Redistribution layer, RDL)也可是電性線路設計需要設置于娃中介板欲以半導體芯片8的一側。
[0009]因此，該封裝基板9可借該硅中介板2結合具有高布線密度的半導體芯片8，而達到整合高布線密度的半導體芯片8的目的。
[0010]此外，該硅中介板2的熱膨脹系數與半導體芯片8的熱膨脹系數相當，所以可避免該半導體芯片8與該硅中介板2間的焊錫凸塊27’破裂，有效使產品的可靠度提升。
[0011]再者，相較于覆晶式封裝件，現有半導體封裝件I的長寬方向的面積可更加縮小。例如，一般覆晶式封裝基板最小的線寬/線距僅能制出12/12 μ m，而當半導體芯片的電極墊(I/O)數量增加時，以現有覆晶式封裝基板的線寬/線距并無法再縮小，所以須加大覆晶式封裝基板的面積以提高布線密度，才能接置高I/O數的半導體芯片。反觀圖1的半導體封裝件1，因該硅中介板2可采用半導體制程做出3/3 μ m以下的線寬/線距，所以當該半導體芯片8具高I/O數時，該硅中介板2的長寬方向的面積足以連接高I/O數的半導體芯片8，所以不需增加該封裝基板9的面積，使該半導體芯片8經由該硅中介板2作為一轉接板而電性連接至該封裝基板9上。
[0012]另外，該硅中介板2的細線/寬線距特性而使電性傳輸距離短，所以相較于直接覆晶結合至封裝基板的半導體芯片的電性傳輸速度(效率)，設于該硅中介板2上的半導體芯片8的電性傳輸速度(效率)更快(更高)。
[0013]圖2A至圖2G為前述現有硅中介板2的制法的剖面示意圖。
[0014]如圖2A所示，提供一含硅基板20 (即一整片晶圓)，該含硅基板20具有相對的第一側20a及第二側20b’，且該第一側20a上形成有多個凹孔200。
[0015]如圖2B所示，形成一絕緣層210與導電柱211于該些凹孔200中以作為導電硅穿孔(TSV)21，且各該導電硅穿孔21具有相對的第一端21a與第二端21b，該第一端21a與該含娃基板20的第一側20a為同側。
[0016]如圖2C所不,形成一線路重布結構(RDL)22于該含娃基板20的第一側20a上,且該線路重布結構22電性連接該些導電柱211，并形成多個如焊料凸塊的導電組件23于該線路重布結構22上。
[0017]如圖2D所示，先將該含硅基板20以該線路重布結構(RDL)22側借由保護體60(如粘膠層)置于一承載件6上，再移除該含硅基板20的第二側20b’的部分材質，以令該導電硅穿孔21的第二端21b齊平于該含硅基板20的第二側20b。
[0018]如圖2E所不,形成一介電層24于該含娃基板20的第二側20b上，并將該介電層24形成有多個開孔240以露出該導電硅穿孔21的第二端21b。
[0019]接著，形成一如Ti/Cu材的導電層25于該介電層24及該導電硅穿孔21的第二端21b上，再形成光阻26于該導電層25上，該光阻26并進行圖案化曝光顯影制程以形成開孔區(qū)260而外露該導電娃穿孔21的第二端21b。
[0020]如圖2F所示，電鍍形成焊錫材料27于該導電硅穿孔21的第二端21b上。
[0021]如圖2G所示，移除該光阻26及其下的導電層25，以制成所需的硅中介板2。
[0022]于后續(xù)制程中，移除該保護體60與承載件6后，經回焊該焊錫材料27以形成焊錫凸塊27’而結合該半導體芯片8，且該導電組件23結合該封裝基板9，如圖1所示。
[0023]然而，前述現有硅中介板2的制法中，于形成該焊錫材料27的技術需經圖案化制程(即涂布該介電層24、固化該介電層24、沉積該導電層25、涂布該光阻26、曝光顯影等)、電鍍該焊錫材料27制程、移除該光阻26制程、蝕刻移除該導電層25制程等，所以整體制程繁復、冗長耗時，且需大量制作材料，因而導致成本極高。
[0024]此外，因該介電層24的開孔240需完全顯露該導電柱211端面，而該光阻26的開孔區(qū)260又需完全外露該開孔240，致使該開孔區(qū)260的尺寸必定大于該導電柱211端面的面積，以致于該焊錫材料27于該介電層24上所占的面積將大于該導電柱211端面的面積，而各該焊錫材料27之間則需保持一定間距(為了避免回焊時相互橋接進而短路的問題)，導致無法縮小該焊錫材料27間的間距，使該導電硅穿孔21無法電性結合間距更小的電極墊80。
[0025]因此，如何克服上述現有技術的種種問題，實已成目前亟欲解決的課題。

【發(fā)明內容】

[0026]鑒于上述現有技術的種種缺失，本發(fā)明的主要目的在于提供一種封裝結構及其制法，以縮減制程步驟與時間，且降低制作材料及成本。
[0027]本發(fā)明的封裝結構，包括:一中介板，其具有相對的第一側與第二側；多個導電穿孔，其形成于該中介板中并連通該第一側與第二側，且各該導電穿孔具有相對的第一端與第二端，而該第一端與該中介板的第一側為同側；多個焊錫凸塊，其接觸該些導電穿孔的第二端并凸出該中介板的第二側；以及至少一外部件，其結合該些焊錫凸塊。
[0028]本發(fā)明還提供一種封裝結構的制法，其包括:提供一中介板，該中介板具有相對的第一側及第二側，且該第一側上具有多個凹孔；形成導電凸塊于該些凹孔的部分空間中；形成導電穿孔于該些凹孔中的導電凸塊上，且各該導電穿孔具有相對的第一端與第二端，該第一端與該中介板的第一側為同側，而該第二端接觸該導電凸塊；移除該中介板的第二側的部分材質，以令各該導電凸塊凸出該中介板的第二側；以及結合至少一外部件于該些導電凸塊上。
[0029]前述的制法中，該導電凸塊是以電鍍或沉積方式形成，且形成該導電凸塊的材質為焊錫材料。
[0030]前述的封裝結構及其制法中，該中介板為含硅的板體，且該導電穿孔為導電硅穿孔。
[0031 ] 前述的封裝結構及其制法中，該導電穿孔包含導電柱及形成于該導電柱與該中介板之間的絕緣層。該導電柱為銅柱。該導電柱以電鍍或沉積方式形成。
[0032]前述的封裝結構及其制法中，于移除該中介板的第二側的部分材質后，該導電穿孔的第二端還凸出該中介板的第二側。
[0033]前述的封裝結構及其制法中，該外部件為半導體組件、半導體封裝組或封裝基板。
[0034]前述的封裝結構及其制法中，還包括形成線路重布結構于該中介板的第一側上，且該線路重布結構電性連接該些導電穿孔。也包括結合另一外部件于該線路重布結構上，且該另一外部件為半導體組件、半導體封裝組或封裝基板。
[0035]由上可知，本發(fā)明的封裝結構及其制法，其借由先于凹孔中形成導電凸塊，所以于移除該中介板的第二側的部分材質后即可顯露該些導電凸塊以進行回焊制程，而無須進行如現有技術的圖案化制程、電鍍焊錫材料制程、移除光阻、導電層制程等，所以相較于現有技術的制法，本發(fā)明能大幅縮減制程步驟與時間，且還能大幅降低制作材料及成本。
[0036]此外，該導電凸塊因形成于該凹孔中而使該導電凸塊的尺寸不會大于該導電穿孔端面的面積，所以各該導電凸塊之間的間距可對應該導電穿孔間的間距作設計，因此，相較于現有技術受限于介電層開孔的結構，不僅使該導電穿孔可電性結合間距更小的外部件接點，且仍可避免回焊時相互橋接而短路的問題。
【專利附圖】

【附圖說明】
[0037]圖1為現有半導體封裝件的剖視示意圖；
[0038]圖2A至圖2G為現有硅中介板的制法的剖面示意圖；以及
[0039]圖3A至圖3F為本發(fā)明封裝結構的制法的剖面示意圖；其中，圖3E’為圖3E的另一實施例，圖3F’為圖3F的另一實施例。
[0040]主要組件符號說明
[0041]I半導體封裝件
[0042]2，3a, 3b硅中介板
[0043]20含硅基板
[0044]20a, 30a第一側
[0045]20b, 20b，，30 b, 30b，第二側
[0046]200, 300凹孔
[0047]21導電硅穿孔
[0048]21a, 31a第一端
[0049]21b, 31b第二端
[0050]210，310絕緣層
[0051]211,311導電柱
[0052]22，32線路重布結構
[0053]23，33導電組件
[0054]24,320介電層
[0055]240開孔
[0056]25導電層
[0057]26光阻
[0058]260開孔區(qū)
[0059]27焊錫材料
[0060]27’焊錫凸塊
[0061]3,3’封裝結構
[0062]30中介板
[0063]31導電穿孔
[0064]321,321，線路層
[0065]322導電盲孔[0066]37導電凸塊
[0067]6承載件
[0068]60保護體
[0069]7封裝膠體
[0070]8半導體芯片
[0071]8a, 8’半導體組件
[0072]8b半導體封裝組
[0073]80電極墊
[0074]80b芯片
[0075]9封裝基板
[0076]90焊墊。
【具體實施方式】
[0077]以下借由特定的 具體實施例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發(fā)明的其它優(yōu)點及功效。
[0078]須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技藝的人士的了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，所以不具技術上的實質意義，任何結構的修飾、比例關系的改變或大小的調整，在不影響本發(fā)明所能產生的功效及所能達成的目的下，均應仍落在本發(fā)明所揭示的技術內容得能涵蓋的范圍內。同時，本說明書中所引用的如“上”、“第一”、“第二”、“底”及“一”等的用語，也僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關系的改變或調整，在無實質變更技術內容下，當也視為本發(fā)明可實施的范疇。
[0079]圖3A至圖3F為本發(fā)明的封裝結構3的制法的剖面示意圖。
[0080]如圖3A所示，提供一中介板30，該中介板30具有相對的第一側30a及第二側30b’，且該第一側30a上具有多個凹孔300，該些凹孔300并未貫穿該中介板30。
[0081]于本實施例中，該中介板30為含硅的板體。
[0082]如圖3B所示，形成一絕緣層310于該些凹孔300的孔壁與底部上，再以電鍍或沉積方式形成導電凸塊37于該些凹孔300的部分空間中(即該凹孔300的底部)。
[0083]于本實施例中，形成該絕緣層310的材質為SiO2，且形成該導電凸塊37的材質為焊錫材料。
[0084]如圖3C所示，以電鍍或沉積方式形成導電柱311于該些凹孔300中的導電凸塊37上，令該絕緣層310與導電柱311作為導電穿孔(如TSV) 31，且各該導電穿孔31具有相對的第一端31a與第二端31b,該第一端31a與該中介板30的第一側30a為同側,而該導電穿孔31的第二端31b接觸該導電凸塊37。
[0085]于本實施例中，該導電柱311為銅柱。
[0086]如圖3D所示，形成一線路重布結構(RDL)32于該中介板30的第一側30a上，且該線路重布結構32電性連接該些導電穿孔31的第一端31a (即該導電柱311)，并形成多個導電組件33于該線路重布結構32上。
[0087]于本實施例中，該線路重布結構32具有至少一介電層320、形成于該介電層320上的線路層321、及形成于該介電層320中并電性連接該線路層321的多個導電盲孔322，且該導電組件33結合最外層的線路層321’。
[0088]此外，該導電組件33的種類繁多，例如，金屬凸塊、金屬柱、針狀體、球體等，并無特別限制。
[0089]如圖3E所示，進行薄化制程，移除該中介板30的第二側30b’的部分材質，以令各該導電凸塊37凸出該中介板30的第二側30b，以制成所需的硅中介板3a。
[0090]如圖3E’所示，于該硅中介板3b的另一實施例中，該導電穿孔31的第二端31b(即該導電柱311)還凸出該中介板30的第二側30b,以供作為銅凸塊(bump)或銅柱(pillar)。以于后續(xù)回焊該導電凸塊37時，由焊錫材料制成的導電凸塊體積較少，其供作接著外部件的粘著層，由于該銅柱(即該導電柱311)不會于回焊制程中改變形狀，因而不會如單純焊錫材料般形成球狀，進而發(fā)生橋接而短路問題，所以能使用于接腳更細、密的外部件產品。
[0091]如圖3F所示，經回焊該導電凸塊37以結合多個外部件，且回焊該導電組件33以結合另一外部件。
[0092]于本實施例中，結合該導電凸塊37的外部件為半導體組件8a (如芯片)及半導體封裝組8b (含芯片80b)，且電性連接該線路重布結構32的外部件為封裝基板9。
[0093]此外，于其它實施例中的封裝結構3’，如圖3F’所示，結合該導電凸塊37的外部件也可為封裝基板9，且電性連接該線路重布結構32的外部件為半導體組件8’或半導體封裝組(圖略)。
[0094]再者，有關半導體組件8a，8’的態(tài)樣繁多，例如主動組件、被動組件等，所以無特別限制。
[0095]另外，有關封裝基板9或半導體封裝組Sb的態(tài)樣均繁多，例如打線式、覆晶式等，所以無特別限制。
[0096]本發(fā)明的制法中，借由先于該凹孔300中形成導電凸塊37，所以于薄化制程后即可顯露該導電凸塊37以進行回焊制程，而無須進行如現有技術的圖案化制程(即涂布該介電層24、固化該介電層24、沉積該導電層25、涂布該光阻26、曝光顯影等)、電鍍該焊錫材料27制程、移除該光阻26制程、蝕刻移除該導電層25制程等。因此，相較于現有技術的制法，本發(fā)明的制法大幅縮減制程步驟與時間，且也能大幅降低制作材料及成本。
[0097]此外，該導電凸塊37因形成于該凹孔300中而使該導電凸塊37的尺寸約等于該導電柱311端面的面積(也就是不會大于該導電穿孔31端面的面積)，所以各該導電凸塊37之間的間距可對應該凹孔300 (或該導電穿孔31)間的間距作設計(也就是可縮小該導電穿孔間的間距)，不僅使該導電穿孔31可電性結合間距更小的外部件接點(電極墊或焊墊)，且仍可避免回焊時相互橋接而短路的問題。
[0098]因此，該導電凸塊37直接地接觸該些導電穿孔31的第二端31b(兩者之間無現有導電層25或其它金屬層)，而不受如現有技術的介電層24開孔240的限制，所以能將該導電凸塊37的尺寸控制在不大于該導電穿孔31端面的面積，以達到上述的功效。
[0099]本發(fā)明還提供一種封裝結構3，3’，其包括:一中介板30、多個導電穿孔31、多個焊錫凸塊以及至少一外部件。
[0100]所述的中介板30具有相對的第一側30a與第二側30b。于本實施例中，該中介板30為含硅的板體，且該第二側30b上無介電層。[0101]所述的導電穿孔31形成于該中介板30中并連通該第一側30a與第二側30b，且各該導電穿孔31具有相對的第一端31a與第二端31b,而該第一端31a與該中介板30的第一側30a為同側。于本實施例中，該導電穿孔31為導電硅穿孔(TSV)，且包含如銅柱的一導電柱311及形成于該導電柱311與該中介板30之間的絕緣層310。于其它實施例中，該導電穿孔31的第二端31b可凸出該中介板30的第二側30b。
[0102]所述的焊錫凸塊即該導電凸塊37，其接觸該些導電穿孔31的第二端31b并凸出該中介板30的第二側30b。
[0103]所述的外部件結合該些焊錫凸塊(即導電凸塊37)。于本實施例中，該外部件為半導體組件8a，8’、半導體封裝組Sb或封裝基板9。
[0104]所述的封裝結構3還包括一線路重布結構32，其形成于該中介板30的第一側30a上且電性連接該些導電穿孔31的第一端31a。于本實施例中，該線路重布結構32上結合另一外部件，且該另一外部件為半導體組件8a，8’、半導體封裝組Sb或封裝基板9。
[0105]綜上所述，本發(fā)明的封裝結構及其制法，主要借由先于該凹孔中形成導電凸塊，所以于薄化制程后即可顯露該導電凸塊以進行回焊制程，因而能大幅縮減制程步驟與時間，且大幅降低制作材料及成本。
[0106]此外，該導電凸塊因形成于該凹孔中，所以各該導電凸塊之間的間距能對應該導電穿孔間的間距作設計，不僅使該導電穿孔可電性結合間距更小的外部件接點，且仍可避免回焊時相互橋接而短路的問題。
[0107]上述實施例僅用以例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領域技術人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修改。因此本發(fā)明的權利保護范圍，應如權利要求書所列。
【權利要求】
1.一種封裝結構，其包括: 一中介板，其具有相對的第一側與第二側； 多個導電穿孔，其形成于該中介板中并連通該第一側與第二側，且各該導電穿孔具有相對的第一端與第二端，而該第一端與該中介板的第一側為同側； 多個焊錫凸塊，其接觸該些導電穿孔的第二端并凸出該中介板的第二側；以及 至少一外部件，其結合該些焊錫凸塊。
2.根據權利要求1所述的封裝結構，其特征在于，該中介板為含硅的板體。
3.根據權利要求2所述的封裝結構，其特征在于，該導電穿孔為導電硅穿孔。
4.根據權利要求1所述的封裝結構，其特征在于，該導電穿孔包含導電柱及形成于該導電柱與該中介板之間的絕緣層。
5.根據權利要求4所述的封裝結構，其特征在于，該導電柱為銅柱。
6.根據權利要求1所述的封裝結構，其特征在于，該導電穿孔的第二端還凸出該中介板的第二側。
7.根據權利要求 1所述的封裝結構，其特征在于，該外部件為半導體組件、半導體封裝組或封裝基板。
8.根據權利要求1所述的封裝結構，其特征在于，該封裝結構還包括線路重布結構，其形成于該中介板的第一側上且電性連接該些導電穿孔。
9.根據權利要求8所述的封裝結構，其特征在于，該線路重布結構上結合另一外部件。
10.根據權利要求9所述的封裝結構，其特征在于，該另一外部件為半導體組件、半導體封裝組或封裝基板。
11.一種封裝結構的制法，其包括: 提供一中介板，該中介板具有相對的第一側及第二側，且該第一側上具有多個凹孔； 形成導電凸塊于該些凹孔的部分空間中； 形成導電穿孔于該些凹孔中的導電凸塊上，且各該導電穿孔具有相對的第一端與第二端，該第一端與該中介板的第一側為同側，而該第二端接觸該導電凸塊； 移除該中介板的第二側的部分材質，以令各該導電凸塊凸出該中介板的第二側；以及 結合至少一外部件于該些導電凸塊上。
12.根據權利要求11所述的封裝結構的制法，其特征在于，該中介板為含硅的板體。
13.根據權利要求12所述的封裝結構的制法，其特征在于，該導電穿孔為導電硅穿孔。
14.根據權利要求11所述的封裝結構的制法，其特征在于，形成該導電凸塊的材質為焊錫材料。
15.根據權利要求11所述的封裝結構的制法，其特征在于，該導電凸塊以電鍍或沉積方式形成。
16.根據權利要求11所述的封裝結構的制法，其特征在于，該導電穿孔包含導電柱及形成于該導電柱與該中介板之間的絕緣層。
17.根據權利要求16所述的封裝結構的制法，其特征在于，該導電柱為銅柱。
18.根據權利要求16所述的封裝結構的制法，其特征在于，該導電柱以電鍍或沉積方式形成。
19.根據權利要求11所述的封裝結構的制法，其特征在于，于移除該中介板的第二側的部分材質后，該導電穿孔的第二端還凸出該中介板的第二側。
20.根據權利要求11所述的封裝結構的制法，其特征在于，該外部件為半導體組件、半導體封裝組或封裝基板。
21.根據權利要求11所述的封裝結構的制法，其特征在于，該制法還包括形成線路重布結構于該中介板的第一側上，且該線路重布結構電性連接該些導電穿孔。
22.根據權利要求21所述的封裝結構的制法，其特征在于，該制法還包括結合另一外部件于該線路重布結構上。
23.根據權利要求22所述的封裝結構的制法，其特征在于，該另一外部件為半導體組件、半導體封裝組 或封裝基板。
【文檔編號】H01L23/14GK103794569SQ201210441350
【公開日】2014年5月14日 申請日期:2012年11月7日 優(yōu)先權日:2012年10月30日
【發(fā)明者】陳光欣, 盧俊宏 申請人:矽品精密工業(yè)股份有限公司