AlGaN/GaN混合型MOS-HFET技術(shù)領(lǐng)域本發(fā)明涉及一種異質(zhì)結(jié)構(gòu)場(chǎng)效應(yīng)晶體管（HFET），亦被稱為高電子遷移率場(chǎng)效應(yīng)晶體管（HEMT），尤其涉及一種常閉型異質(zhì)結(jié)場(chǎng)效應(yīng)晶體管。

背景技術(shù)：
在GaN基場(chǎng)效應(yīng)晶體管中，由于在AlGaN/GaN界面會(huì)自發(fā)形成一層極化摻雜的二維電子氣（2DEG）,因此其一般為常通型。但是大量應(yīng)用均需要常閉型器件，特別是高電壓功率開關(guān)應(yīng)用，在此應(yīng)用中常閉功能可以減小功耗并增加安全性。高電壓功率開關(guān)器件在要求具有低導(dǎo)通電阻的同時(shí)也要求具有高擊穿電壓。制造常閉型AlGaN/GaN晶體管的方法包括：柵極凹槽蝕刻、氟等離子體曝光、采用薄的或低鋁組分的AlGaN勢(shì)壘層、p型耗盡層等。每種用于制造常閉型器件的方法均不能理想地解決保證器件高擊穿電壓與保持器件低導(dǎo)通電阻之間的矛盾。另一個(gè)問題為在柵極的漏極側(cè)的電荷俘獲會(huì)在高電壓操作下導(dǎo)致“電流崩塌”現(xiàn)象。為了避免電流崩塌，必須以介電材料使器件表面鈍化，且此介電材料需要與GaN形成高質(zhì)量界面（典型的材料如SiN）。現(xiàn)有技術(shù)包括：氟處理的常閉型GaN器件，如以下文獻(xiàn)描述：K.S.Boutros，S.Burnham，D.Wong，K.Shinohara，B.Hughes，D.Zehnder，andC.Mcguire，“Normally-off5A/1100VGaN-on-SiliconDeviceforhighVoltageapplication”,InternationalElectronDevicesMeeting2009；以及利用一個(gè)單介電層作為柵極絕緣層與表面鈍化層的混合型MOS-HFET器件，如以下文獻(xiàn)描述：H.Kambayashi，Y.Satoh,S.Ootomo,T.Kokawa,T.Nomura,S.Kato,andT.P.Chow，“Over100Anormally-offAlGaN/GaNhybridMOS-HFETonSisubstratewithhigh-breakdownvoltage”,SolidStateElec.,vol.54issue6pp.660-664(2010)，與T.OkaandT.Nozawa,“AlGaN/GaNrecessedMIS-GateHFETwithhighthresholdvoltagenormally-offoperationforpowerelectronicsapplication”,IEEEElecDev.Lett.vol.29no.7(2008)。氟處理器件的缺點(diǎn)包括較差的閾值電壓均勻性與可靠性。而現(xiàn)有技術(shù)的MOS-HFET器件使用一個(gè)較厚SiO2或SiN層作為柵極介電層與鈍化層，這些MOS-HFET器件的缺點(diǎn)包括：由柵極下的低質(zhì)量、較厚、低k介電層導(dǎo)致的較差的溝道遷移率與導(dǎo)通電阻，以及SiO2導(dǎo)致的較差的表面鈍化；以及由于柵極介電層與其下外延材料之間的低質(zhì)量界面導(dǎo)致的閾值電壓滯回。這些已知的“混合型”MOS-或MIS-HFET器件可以形成具有高擊穿電壓的常閉型器件。但是，這些混合型MOS-HFET器件由于柵極介電層與其下GaN之間的低質(zhì)量界面，導(dǎo)致柵極下的有源區(qū)內(nèi)的電子遷移率較低，因此相比于傳統(tǒng)GaNHFET，其導(dǎo)通電阻增大。需要一種具有常閉工作模式的器件，其具有低的柵極電流、高擊穿電壓與低導(dǎo)通電阻，以及低閾值電壓滯回與電流崩塌。本發(fā)明實(shí)施例解決了以上及其他需求。

技術(shù)實(shí)現(xiàn)要素：
在本發(fā)明的第一實(shí)施例中，一種場(chǎng)效應(yīng)晶體管(FET)包括：源極；漏極；溝道層；勢(shì)壘層，其位于溝道層之上，且與源極和漏極耦接；鈍化層，其位于勢(shì)壘層之上，用于鈍化柵極與源極以及柵極與漏極之間的勢(shì)壘層；柵極，其貫穿了勢(shì)壘層與鈍化層；以及柵極介電層，其包圍柵極貫穿勢(shì)壘層與鈍化層的部分，其中鈍化層為第一材料而柵極介電層為第二材料，且其中第一材料與第二材料不相同。在本文中的本發(fā)明的另一個(gè)實(shí)施例中，一種制造場(chǎng)效應(yīng)晶體管的方法包括：形成溝道層；在溝道層上形成勢(shì)壘層；在勢(shì)壘層上形成鈍化層；蝕刻掉第一區(qū)域的鈍化層中以用于形成源極、蝕刻掉第二區(qū)域的鈍化層以用于形成漏極；在勢(shì)壘層上形成源極與漏極；蝕刻掉第三區(qū)域的鈍化層、且蝕刻出貫穿勢(shì)壘層的第四區(qū)域，這兩個(gè)區(qū)域用于形成柵極；在第三區(qū)域與第四區(qū)域表面上形成柵極介電層；以及在第三區(qū)域與第四區(qū)域中形成柵極，其中鈍化層為第一材料而柵極介電層為第二材料，且其中第一材料與第二材料不相同。附圖說明圖1示出了根據(jù)現(xiàn)有技術(shù)的混合型MOS-HFET的立面剖視圖，其包含同時(shí)作為柵極介電層與鈍化層的一層；圖2示出了根據(jù)本發(fā)明的混合型MOS-HFET的立面剖視圖；圖3A與圖3B示出了根據(jù)本發(fā)明的針對(duì)混合型MOS-HFET的兩個(gè)轉(zhuǎn)移曲線，這兩個(gè)轉(zhuǎn)移曲線對(duì)比了對(duì)Al2O3柵極介電層進(jìn)行了沉積后退火（PDA）與未進(jìn)行沉積后退火的情況；圖4示出了根據(jù)本發(fā)明的氧化鋁退火后的混合型MOS-HFET的200ns脈沖共源極電流電壓測(cè)量；圖5示出了根據(jù)本發(fā)明的氧化鋁退火后的混合型MOS-HFET的共源極DC電流電壓與零偏壓擊穿測(cè)量；圖6示出了根據(jù)本發(fā)明的混合型MOS-HFET與現(xiàn)有技術(shù)的常閉型GaN功率器件對(duì)比。圖7示出了根據(jù)本發(fā)明的氧化鋁退火后的混合型MOS-HFET的共源極DC電流電壓測(cè)量，其中，該器件柵極外圍長(zhǎng)為20nm且柵壓從+3V開始以0.5V步長(zhǎng)遞減；以及圖8示出了根據(jù)本發(fā)明的混合型MOS-HFET的制造方法的流程圖。具體實(shí)施方式在以下描述中，闡述了多個(gè)具體細(xì)節(jié)以清楚地描述本文公開的各具體實(shí)施例。但是，本領(lǐng)域技術(shù)人員應(yīng)理解，本發(fā)明可在沒有以下討論的具體細(xì)節(jié)的情況下實(shí)施。在其他實(shí)例中，并未對(duì)公知特征進(jìn)行描述以免混淆本發(fā)明。圖1示出了根據(jù)現(xiàn)有技術(shù)的混合型MOS-HFET10的立面剖視圖，其包括一個(gè)層12，該層12不僅用于位于柵極16與源極20、漏極22之間的AlGaN層14的表面鈍化，而且用作柵極16之下的柵極介電層。在現(xiàn)有的混合型AlGaN/GaNMOS-或MIS-HEFT技術(shù)中，層12可為等離子體增強(qiáng)化學(xué)氣相淀積（PECVD）的SiN或SiO2層12，并且厚度超過20nm。將層12既用作表面鈍化層又用作柵極介電層會(huì)導(dǎo)致其成為一個(gè)具有高導(dǎo)通電阻與低gm的低遷移率溝道。此外，現(xiàn)有技術(shù)的MIS-HEFT中層12與GaN外延層18之間表面質(zhì)量較差，從而導(dǎo)致與此相關(guān)的閾值電壓滯回。現(xiàn)有技術(shù)的制造常閉型低導(dǎo)通電阻GaNHFET的方法包括完全刻穿器件柵極16區(qū)域中的AlGaN勢(shì)壘層14和沉積柵極介電層材料12，以此在柵極下溝道中形成MOS型界面，如在以下文獻(xiàn)所描述的：H.Kambayashi，Y.Satoh,S.Ootomo,T.Kokawa,T.Nomura,S.Kato,andT.P.Chow，“Over100Anormally-offAlGaN/GaNhybridMOS-HFETonSisubstratewithhigh-breakdownvoltage”,SolidStateElec.,vol.54issue6pp.660-664(2010)；與T.OkaandT.Nozawa,“AlGaN/GaNrecessedMIS-GateHFETwithhighthresholdvoltagenormally-offoperationforpowerelectronicsapplications”,IEEEElecDev.Lett.vol.29no.7(2008)。遠(yuǎn)離柵極16的AlGaN勢(shì)壘層14導(dǎo)致高密度的高遷移率2DEG24，其可導(dǎo)致低的導(dǎo)通電阻。雖然已經(jīng)示出現(xiàn)有技術(shù)的“混合型”MOS-或MIS-HFET器件導(dǎo)致具有高擊穿電壓的常閉工作模式，但由于柵極介電層12與其下面的GaN層18之間的界面質(zhì)量較差，從而使得現(xiàn)有技術(shù)的混合型MOS-HFET器件具有柵極下有源區(qū)內(nèi)電子遷移率較低的缺點(diǎn)，因此相比于傳統(tǒng)GaN器件，此缺點(diǎn)導(dǎo)致其導(dǎo)通電阻提高。因此，這種“混合型”MOS-HFET器件的性能對(duì)柵極介電層12的質(zhì)量以及其與其下方溝道層的界面質(zhì)量極其敏感。如圖1所示，GaN層18可以摻雜有鎂（Mg）。圖2示出了根據(jù)本發(fā)明的混合型MOS-HFET的立面剖視圖。也可以由AlN、AlInN、AlN間隔層與AlGaN勢(shì)壘層的組合、或AlN間隔層與InAlN勢(shì)壘層的組合所形成的AlGaN勢(shì)壘層32在該器件的柵極34區(qū)域內(nèi)的部分被完全蝕刻掉，從而形成常閉工作模式，同時(shí)由于極化誘導(dǎo)2DEG36的存在保持了低導(dǎo)通電阻，該2DEG36處于AlGaN勢(shì)壘層32與GaN溝道層38之間遠(yuǎn)離柵極34的接入?yún)^(qū)（accessregion）。溝道層38同樣可由InN或InGaN形成，可以為0001晶向的GaN層，并且在一個(gè)優(yōu)選實(shí)施例中其沒有摻雜鎂。鈍化層44用于鈍化柵極34與源極40、漏極43之間的AlGaN層32，該鈍化層44可由PECVDSiN、SiO2、Al2O3、HfO2、TiO2、非晶態(tài)AlN、或多晶態(tài)AlN形成，并且其厚度可為20-100nm。在圖2所示的實(shí)施例中，柵極介電層46包圍了柵極34并且還覆蓋了鈍化層44，該柵極介電層46可由Al2O3形成，或者可由二氧化鉿（HfO2）、二氧化鈦（TiO2）、SiN、SiO2、非晶態(tài)AlN、或多晶態(tài)AlN形成。在另一實(shí)施例中，柵極介電層46只包圍了柵極34，但并未覆蓋鈍化層44。相比于圖1所示的使用同一個(gè)較厚的層12既作為鈍化層又作為柵極介電層的現(xiàn)有技術(shù)的器件，本發(fā)明的器件包含單獨(dú)的鈍化層44與柵極介電層46。在本發(fā)明中，柵極介電層與表面鈍化層為不同材料，且可由不同沉積技術(shù)沉積形成，從而能夠分別對(duì)柵極特性與電流崩塌進(jìn)行獨(dú)立優(yōu)化。柵極介電層46可利用原子層沉積（ALD）沉積形成，該沉積方法比PECVD更有優(yōu)勢(shì)，且柵極介電層46可由如Al2O3的高k材料構(gòu)成。相比較于介電常數(shù)約為6-7的SiO2，Al2O3具有更高的介電常數(shù)，約為9-10。除此之外，相比較于帶隙約為5eV的SiO2，Al2O3具有更寬的帶隙，約為7eV，使得Al2O3為一種更優(yōu)秀的柵極介電層材料。如下進(jìn)一步描述，已制備并測(cè)試了根據(jù)本發(fā)明的混合型MOS-HFET，其包含與ALDAl2O3柵極介電層46結(jié)合的SiN表面鈍化層44，其中Al2O3柵極介電層46在沉積后進(jìn)行退火處理以提高氧化層/外延層界面質(zhì)量。測(cè)試結(jié)果表明根據(jù)本發(fā)明的混合型MOS-HFET為具有低柵極電流、高gm、高漏極電流、低電流崩塌、低滯回、低導(dǎo)通電阻、與高擊穿電壓的常閉型器件。測(cè)試結(jié)果同時(shí)表明根據(jù)本發(fā)明的混合型MOS-HFET相比于現(xiàn)有技術(shù)的混合型MOS-HFET結(jié)構(gòu)在Vb2/Ron品質(zhì)因數(shù)上有近似7倍（7x）的提高。如上描述，根據(jù)本發(fā)明的混合型MOS-HFET的柵極介電層與表面鈍化層為不同材料，且可由不同沉積技術(shù)沉積形成，從而能夠分別對(duì)柵極特性與電流崩塌進(jìn)行獨(dú)立優(yōu)化。制造好的表面鈍化層與好的柵極介電層的特性差別很大。由于在沉積期間外延層表面的氧化不可控制，相比于如SiN之類的無氧材料，如SiO2等含氧材料通常會(huì)導(dǎo)致GaN器件較差的表面鈍化和較差的電流崩塌抑制能力，如下述文獻(xiàn)描述：X.Hu,A.Koudymov,G.Simin,J.Yang,andM.AsifKhan,“Si3N4/AlGaN/GaNmetal-insulator-semiconductorheterostructurefield-effecttransistors”，AppliedPhys.Lett.,vol.79no.17P.2832(2001)。優(yōu)化的表面鈍化層厚度通常至少為30-50nm，以去掉器件有源區(qū)介電層的表面，該表面由于空氣的電離化會(huì)成為充電源，如下述文獻(xiàn)描述：Y.Pei,S.Rajan,M.Higashiwaki,Z.Chen,S.P.DenBaars,andU.K.Mishra,“EffectofdielectricthicknessonpowerperformanceofAlGaN/GaNHEMTs”,IEEEElecDev.Lett.vol.30no.4(2009)。最后，對(duì)于表面鈍化層而言，期望較低介電常數(shù)以減小寄生電容，特別是高頻應(yīng)用。另一方面，理想的柵極絕緣介電層除了具有與溝道層的較大帶隙和較大帶偏以降低柵極電流外，還具有高介電常數(shù)與較薄厚度以實(shí)現(xiàn)高的器件跨導(dǎo)。均勻性、厚度控制、與低的表面態(tài)密度（Dit）均為柵極絕緣層關(guān)鍵屬性-特別是對(duì)于其中傳導(dǎo)電子直接由介電層所限制的MOS型器件而言。對(duì)于低泄漏電流，由于晶界已被證明可作為泄露路徑，因此柵極絕緣介電層應(yīng)該為非晶態(tài)。適合的具有用于電子限制的較大帶隙的高k介電材料包括非晶態(tài)氧化物，例如Al2O3、HfO2、與TiO2，這些材料已在GaAsIII-V與硅MOSFET領(lǐng)域中被廣泛研究。原子層沉積（ALD）沉積技術(shù)由于具有良好的均勻性、厚度控制、低沉積溫度（熱處理預(yù)算）、無等離子體沉積（可避免對(duì)其下外延層的等離子體誘導(dǎo)損傷），因此其理想地適用于柵極介電層沉積。ALD中極其低的沉積速率（～1A/循環(huán)）使其適用于很?。ê穸龋?0nm）的薄膜。而與此相反，通常利用等離子體增強(qiáng)CVD（PECVD）技術(shù)沉積SiO2和SiN鈍化層，這種技術(shù)可以帶來很高的沉積速度，但由于其沉積過程處于高能等離子體環(huán)境，導(dǎo)致相對(duì)較差的薄膜質(zhì)量。其他用于沉積的技術(shù)包括：金屬-有機(jī)物化學(xué)氣相沉積（MOCVD）、原子層沉積（ALD）、分子束外延（MBE）、電子束蒸發(fā)、與濺射。在本發(fā)明的混合型MOS-HFET中，可使用原子層蝕刻（ALE）技術(shù)蝕刻掉柵極區(qū)域中的AlGaN勢(shì)壘層32，到達(dá)溝道層38，僅將柵極34下的極化誘導(dǎo)2DEG36去除。原子層蝕刻（ALE）技術(shù)在提交于2010年10月21日的美國(guó)專利申請(qǐng)No.12/909,497中有詳細(xì)描述，其內(nèi)容以引文方式整體并入本文。在柵極34上的零偏壓狀態(tài)下，2DEG36的缺失導(dǎo)致常閉工作模式，而且柵極34與源極40、柵極34與漏極42之間的接入?yún)^(qū)內(nèi)的表面鈍化層44導(dǎo)致了低的電流崩塌。位于AlGaN勢(shì)壘層32下方的器件接入?yún)^(qū)保留了高密度2DEG36，從而導(dǎo)致形成低的導(dǎo)通電阻。柵極34通過非晶態(tài)柵極介電層46與溝道絕緣。該器件被視為“混合型”MOS-HFET結(jié)構(gòu)，原因是：如MOS器件一樣，柵極34之下的電子與GaN38溝道中的電子與柵極介電層46直接接觸，以及如HFET器件一樣，接入?yún)^(qū)內(nèi)遠(yuǎn)離柵極的電子被寬帶隙AlGaN層32所限制且形成一個(gè)高遷移率2DEG36。在本發(fā)明的混合型MOS-HFET的一個(gè)實(shí)施例，柵極介電層46可以為2-20nm厚的ALDAl2O3，且鈍化層可以為20-100nm厚的PECVDSiN?？梢允褂靡粋€(gè)優(yōu)化的沉積后退火處理，其中在沉積過后對(duì)氧化鋁迅速進(jìn)行退火。相比于未進(jìn)行退火的氧化鋁，該退火處理改善了Al2O3/GaN界面、減少了電子捕獲密度并且增大了溝道遷移率。測(cè)試結(jié)果顯示其常閉特性，且具有：低導(dǎo)通電阻；高擊穿電壓；很低的電流崩塌；低柵極電流、漏極電流與跨導(dǎo)；品質(zhì)因數(shù)Vb2/Ron、sp為260MW/cm2，其中Vb為擊穿電壓而Ron、sp為利用晶體管面積歸一化的導(dǎo)通電阻，如之前的討論，該品質(zhì)因數(shù)相對(duì)于通常采用60nm厚的PECVDSiO2同時(shí)作為柵極介電層與表面鈍化層的現(xiàn)有技術(shù)的混合型MOS-HFET器件提高了約7倍。圖3A與圖3B示出根據(jù)本發(fā)明的混合型MOS-HFET的兩種轉(zhuǎn)移特性曲線。圖3A示出如上所述的未經(jīng)沉積后退火處理而制備的混合型MOS-FET的轉(zhuǎn)移特性曲線。圖3B示出在Al2O3沉積后馬上進(jìn)行沉積后退火（PDA）處理的混合型MOS-FET的轉(zhuǎn)移特性曲線。如圖3A與圖3B中向上箭頭與向下箭頭所示，PDA使得閾值電壓滯回降低，表明PDA顯著降低了界面捕獲密度，并且PDA使得溝道電子遷移率增大，從而使得gm與最大漏極電流增大。圖4示出了根據(jù)本發(fā)明的混合型MOS-HFET的脈沖與DC電流電壓結(jié)果。在Vds=+30V、Vgs=-2V的靜態(tài)偏壓下，該器件具有很低的電流崩塌，表明SiN鈍化層對(duì)表面電荷俘獲的成功抑制。圖5示出了共源極DC電流電壓與擊穿測(cè)量結(jié)果。在該測(cè)試實(shí)施例內(nèi)，柵極外圍為200μm且柵極-漏極間隔為12μm。在Vgs=+3V時(shí)導(dǎo)通電阻測(cè)量值為16.6ohm-mm，而三端截止擊穿電壓（其在柵極偏壓為0時(shí)測(cè)量得到）為1132V。此特定情況下導(dǎo)通電阻為4.9mohm-cm2，這導(dǎo)致高壓器件的品質(zhì)因數(shù)Vb2/Ron、sp為261MW/cm2，其對(duì)于一個(gè)常閉型GaN器件而言為一個(gè)高的品質(zhì)因數(shù)，而其對(duì)于一個(gè)常閉型絕緣柵GaN器件而言為一個(gè)卓越的品質(zhì)因數(shù)。圖6將此結(jié)果與現(xiàn)有技術(shù)的常閉型GaN器件進(jìn)行了比較。本發(fā)明的混合型MOS-HFET的結(jié)果50顯著好于采用SiO2層同時(shí)作為柵極介電層與鈍化層的現(xiàn)有技術(shù)的混合型MOS-HFET器件的結(jié)果52，如以下文獻(xiàn)描述：H.Kambayashi，Y.Satoh,S.Ootomo,T.Kokawa,T.Nomura,S.Kato,andT.P.Chow，“Over100Anormally-offAlGaN/GaNhybridMOS-HFETonSisubstratewithhigh-breakdownvoltage”,SolidStateElec.,vol.54issue6pp.660-664(2010)。圖7示出了一個(gè)較大外圍（柵極寬度為20mm）器件的共源極DC電流電壓測(cè)量結(jié)果。在這些測(cè)量結(jié)果中，在柵極偏壓為+3V時(shí)最大漏極電流大于3A，此時(shí)柵極電流約為10uA/mm的量級(jí)。這表明具有ALDAl2O3柵極介電層46與鈍化層44的大面積器件也是可行的。柵極外圍為柵極的周長(zhǎng)，其在功率電子應(yīng)用中長(zhǎng)度可從約200μm至5m之長(zhǎng)。圖8示出了根據(jù)本發(fā)明的混合型MOS-HFET的制造方法的流程圖。在步驟100，形成溝道層38。此后在步驟102，在溝道層之上形成勢(shì)壘層32。此后在步驟104，在勢(shì)壘層之上形成鈍化層44。此后在步驟106，蝕刻掉鈍化層以形成用于源極40的第一區(qū)域，并蝕刻掉鈍化層以形成用于漏極42的第二區(qū)域。此后在步驟108，在勢(shì)壘層上形成源極40與漏極42。此后在步驟110，蝕刻掉部分鈍化層以形成第三區(qū)域47、且繼續(xù)蝕刻出貫穿勢(shì)壘層的第四區(qū)域48，這兩個(gè)區(qū)域用于柵極34。此后在步驟112，在第三區(qū)域與第四區(qū)域表面上形成柵極介電層46。此后在步驟114，在第三區(qū)域與第四區(qū)域中形成柵極34。如步驟116所描述，在此方法中，鈍化層由第一材料形成，而柵極介電層由第二材料形成，第一材料不同于第二材料。至此根據(jù)專利條例要求對(duì)本發(fā)明進(jìn)行了描述，而本領(lǐng)域技術(shù)人員可以理解如何對(duì)本發(fā)明做出改變與修改以使本發(fā)明達(dá)到其具體需求或條件?？梢栽诓幻撾x在此公開的本發(fā)明范圍和思想情況下進(jìn)行這些改變與修改。為了符合相關(guān)法律要求的示范和公開，呈現(xiàn)了前述關(guān)于示范性實(shí)施例與優(yōu)選實(shí)施例的細(xì)節(jié)描述。其目的并非窮舉，也不是將本發(fā)明限制為所描述的（多個(gè)）精確形式，而只為了使得本領(lǐng)域其他技術(shù)人員可以理解如何使本發(fā)明適用于特定用途或?qū)嵤┓椒?。很顯然，本領(lǐng)域的從業(yè)技術(shù)人員有可能對(duì)本發(fā)明做出改進(jìn)與變化。示范性實(shí)施例的描述的目的不在于進(jìn)行限制，其可包含公差、特征尺寸、特定工作條件、工程規(guī)格、或諸如此類，并且其可在不同實(shí)施過程中進(jìn)行變化或隨著本領(lǐng)域狀態(tài)進(jìn)行改變，并且也不應(yīng)當(dāng)從示范性實(shí)施例的描述中暗示任何限制。申請(qǐng)人已針對(duì)本領(lǐng)域的當(dāng)前狀態(tài)進(jìn)行了本公開并且還預(yù)期了改進(jìn)，未來適應(yīng)性改變應(yīng)當(dāng)考慮這些改進(jìn)，即根據(jù)本領(lǐng)域當(dāng)時(shí)的當(dāng)前狀態(tài)考慮這些改進(jìn)。本發(fā)明保護(hù)范圍旨在由所附權(quán)利要求書及其可適用等價(jià)物限定。以單數(shù)形式對(duì)權(quán)利要求元素的引用并不意味“一個(gè)且唯一一個(gè)”，除非有明確陳述。此外，本公開中沒有任何元素、組件、或方法與處理步驟意圖致力于貢獻(xiàn)給公眾，而不管權(quán)利要求書中是否已明確記載該元素、組件、或步驟。本文中沒有任何權(quán)利要求元素應(yīng)當(dāng)按照35U.S.CSec.112，第六款規(guī)定進(jìn)行理解，除非此元素使用“用于…裝置”方式進(jìn)行明確陳述；并且本文中沒有方法或處理步驟應(yīng)當(dāng)按照上述規(guī)定進(jìn)行理解，除非此步驟、或多個(gè)步驟，使用“包含…（多個(gè)）步驟”方式進(jìn)行明確陳述。本文中描述的所有元素、部分、與步驟均為優(yōu)選。應(yīng)當(dāng)理解的是，如對(duì)本領(lǐng)域技術(shù)人員顯然的是，此處任何元素、部分、與步驟均可由其他元素、部分、與步驟所代替，或者一起刪除。本文至少公開了一種場(chǎng)效應(yīng)晶體管（FET），其包括：源極和漏極；溝道層；勢(shì)壘層，其位于溝道層之上；鈍化層，其覆蓋勢(shì)壘層用于鈍化勢(shì)壘層；柵極，其貫穿了勢(shì)壘層與鈍化層；以及柵極介電層，其包圍柵極的貫穿勢(shì)壘層與鈍化層的部分，其中鈍化層為第一材料而柵極介電層為第二材料，且第一材料與第二材料不相同。構(gòu)思本文公開了以下構(gòu)思。構(gòu)思1.一種場(chǎng)效應(yīng)晶體管（FET），包括：源極；漏極；溝道層；勢(shì)壘層，位于溝道層之上，并與源極和漏極耦接；個(gè)鈍化層，位于勢(shì)壘層之上，用于鈍化柵極與源極之間、柵極與漏極之間的勢(shì)壘層；柵極，貫穿了勢(shì)壘層與鈍化層；并且柵極介電層，其包圍柵極的貫穿勢(shì)壘層與鈍化層的部分；其中鈍化層為第一材料而柵極介電層為第二材料；并且其中第一材料不同于第二材料。構(gòu)思2.構(gòu)思1所述的FET，其中：所述溝道層為GaN、InN、或InGaN；所述勢(shì)壘層為AlGaN、AlN、AlInN、AlN間隔層與AlGaN勢(shì)壘層的組合、或AlN間隔層與InAlN勢(shì)壘層的組合；所述鈍化層為SiN、SiO2、Al2O3、HfO2、TiO2、非晶態(tài)AlN、或多晶態(tài)AlN；所述柵極介電層為Al2O3、二氧化鉿（HfO2）、二氧化鈦（TiO2）、SiN、SiO2、非晶態(tài)AlN、或多晶態(tài)AlN。構(gòu)思3.構(gòu)思1所述的FET，其中：所述柵極介電層使用第一工藝形成；并且所述鈍化層使用第二工藝形成；其中，第一工藝不同于第二工藝。構(gòu)思4.構(gòu)思1所述的FET，其中：所述柵極介電層使用原子層沉積形成；并且所述鈍化層使用等離子體增強(qiáng)化學(xué)氣相沉積（PECVD）、金屬-有機(jī)物化學(xué)氣相沉積（MOCVD）、原子層沉積（ALD）、分子束外延（MBE）、電子束蒸發(fā)、或?yàn)R射形成。構(gòu)思5.構(gòu)思1所述的FET，其中所述柵極介電層覆蓋所述鈍化層。構(gòu)思6.構(gòu)思1所述的FET，其中：所述勢(shì)壘層進(jìn)行了退火處理。構(gòu)思7.構(gòu)思1所述的FET，其中:所述鈍化層厚度范圍為20nm至100nm；并且所述柵極介電層厚度范圍為2nm至20nm。構(gòu)思8.構(gòu)思1所述的FET，其中所述品質(zhì)因數(shù)Vb2/Ron、sp約為260MW/cm2。構(gòu)思9.構(gòu)思1所述的FET，其中所述溝道層還包括位于所述勢(shì)壘層下方但不位于所述柵極下方的極化誘導(dǎo)2DEG。構(gòu)思10.構(gòu)思1所述的FET，其中，當(dāng)所述柵極處于零偏壓時(shí)，所述FET為常閉型。構(gòu)思11.構(gòu)思1所述的FET，其中，所述FET為混合型MOS-HFET。構(gòu)思12.構(gòu)思1所述的FET，其中，所述柵極外圍長(zhǎng)度范圍為200μm至5m。構(gòu)思13.一種用于制造場(chǎng)效應(yīng)晶體管的方法，包括：形成溝道層；在溝道層上形成勢(shì)壘層；在勢(shì)壘層上形成鈍化層；蝕刻掉第一區(qū)域的鈍化層以用于形成源極，并蝕刻掉第二區(qū)域的鈍化層以用于形成漏極；在勢(shì)壘層上形成源極與漏極；蝕刻掉第三區(qū)域的鈍化層、且蝕刻出貫穿勢(shì)壘層的第四區(qū)域，以用于形成柵極；在第三區(qū)域與第四區(qū)域的表面上形成柵極介電層；在第三區(qū)域與第四區(qū)域中形成柵極；其中鈍化層由第一材料形成，而柵極介電層由第二材料形成；并且其中第一材料不同于第二材料。構(gòu)思14.構(gòu)思13所述的方法，其中：所述溝道層為GaN、InN、或InGaN；所述勢(shì)壘層為AlGaN、AlN、AlInN、AlN間隔層與AlGaN勢(shì)壘層的組合、或AlN間隔層與InAlN勢(shì)壘層的組合；所述鈍化層為SiN、SiO2、Al2O3、HfO2、TiO2、非晶態(tài)AlN、或多晶態(tài)AlN；所述柵極介電層為Al2O3、二氧化鉿（HfO2）、二氧化鈦（TiO2）、SiN、SiO2、非晶態(tài)AlN、或多晶態(tài)AlN。構(gòu)思15.構(gòu)思13所述的方法，其中：所述柵極介電層使用第一工藝形成；并且所述鈍化層使用第二工藝形成；其中第一工藝不同于第二工藝。構(gòu)思16.構(gòu)思13所述的方法，其中：所述柵極介電層使用原子層沉積形成；并且所述鈍化層使用等離子體增強(qiáng)化學(xué)氣相沉積（PECVD）、金屬-有機(jī)物化學(xué)氣相沉積（MOCVD）、原子層沉積（ALD）、分子束外延（MBE）、電子束蒸發(fā)、或?yàn)R射形成。構(gòu)思17.構(gòu)思13所述的方法，其中所述柵極介電層覆蓋所述鈍化層。構(gòu)思18.構(gòu)思13所述的方法，其中：所述勢(shì)壘層進(jìn)行了退火處理。構(gòu)思19.構(gòu)思13所述的方法，其中:所述鈍化層厚度范圍為20nm至100nm；并且所述柵極介電層厚度范圍為2nm至20nm。構(gòu)思20.構(gòu)思13所述的方法，其中所述品質(zhì)因數(shù)Vb2/Ron約為260MW/cm2。構(gòu)思21.構(gòu)思13所述的方法，其中所述溝道層還包括位于所述勢(shì)壘層下方但并不位于所述柵極下方的極化誘導(dǎo)2DEG。構(gòu)思22.構(gòu)思13所述的方法，其中，當(dāng)所述柵極處于零偏壓時(shí)，所述FET為常閉型。構(gòu)思23.構(gòu)思13所述的方法，其中，所述FET為混合型MOS-HFET。構(gòu)思24.構(gòu)思13所述的方法，其中，所述蝕刻掉第三區(qū)域的鈍化層、且蝕刻出貫穿所述勢(shì)壘層的第四區(qū)域以用于形成柵極的步驟包括原子層蝕刻。