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      芯片封裝結(jié)構(gòu)和芯片封裝方法與流程

      文檔序號:11965215閱讀:372來源:國知局
      芯片封裝結(jié)構(gòu)和芯片封裝方法與流程
      本發(fā)明涉及半導體技術(shù)領域,尤其涉及一種芯片封裝結(jié)構(gòu)和芯片封裝方法。

      背景技術(shù):
      隨著電子元件的小型化、輕量化及多功能化的需求日漸增加,導致半導體封裝密度不斷增加,因而必須縮小封裝尺寸以及封裝所占的面積。為滿足上述需求所發(fā)展的技術(shù)中,半導體芯片封裝技術(shù)對于封裝芯片的整體成本、效能和可靠度有著深遠的貢獻。在進行芯片封裝時,需通過粘合劑將芯片和引線框架連接,并需要通過鍵合線將芯片中的焊盤與引線框架中的焊盤進行連接,以實現(xiàn)芯片與引線框架中引線的連接,進而實現(xiàn)芯片封裝。然而,由于鍵合線本身存在電感值,在通過鍵合線實現(xiàn)封裝的同時,相當于還在引線和焊盤之間串聯(lián)了一個電感,該電感會對所形成芯片封裝結(jié)構(gòu)的性能造成影響,使得芯片的輸入輸出端口總電感值增大,導致芯片性能改變。在常用的射頻電路設計中,電路設計者必須要考慮鍵合線對芯片帶來的影響,通常會盡量減小鍵合線帶來的電感值,為了實現(xiàn)較小的寄生電感,設計者會將多個焊盤并聯(lián),并在每個焊盤上設置一條鍵合線,使多條鍵合線并聯(lián),以減小鍵合線總電感,然而這種設計中鍵合線之間的距離固定且相隔較遠,雖然能將多條鍵合線并聯(lián)的總電感值減小為單條鍵合線的1/2、1/3等固定值,但不能完全消除鍵合線的寄生電感,以及消除寄生電感對芯片帶來的影響。另外,現(xiàn)有工藝在制作射頻電路時,在完成芯片封裝之后,還需要將芯片與一個電感值為目標電感值的電感連接,以調(diào)節(jié)芯片的射頻性能和工作頻率。而由于現(xiàn)有多條鍵合線所能提供的電感值是固定值,其不能提供任意電感值的寄生電感,故無法以鍵合線替代與芯片連接的電感,需通過額外的步驟制作與芯片連接的電感,制作射頻電路的工藝復雜。更多與芯片封裝相關(guān)的技術(shù)請參考公開號為CN102024770A(公開日為2011年4月20日)的中國專利申請。

      技術(shù)實現(xiàn)要素:
      本發(fā)明解決的問題是提供一種芯片封裝結(jié)構(gòu)和芯片封裝方法,在實現(xiàn)芯片封裝的同時,使芯片封裝結(jié)構(gòu)中連接結(jié)構(gòu)的電感值為任意的目標電感值,以調(diào)節(jié)芯片的射頻性能和工作頻率,提高了芯片封裝結(jié)構(gòu)的性能,簡化了后續(xù)制作射頻電路的工藝步驟。為解決上述問題,本發(fā)明提供一種芯片封裝結(jié)構(gòu),包括芯片、引線框架和連接結(jié)構(gòu);所述引線框架包括第一焊盤;所述芯片包括第二焊盤;一個所述第二焊盤通過一個所述連接結(jié)構(gòu)與一個所述第一焊盤連接,所述連接結(jié)構(gòu)包括兩條以上相互并聯(lián)的鍵合線,且所述連接結(jié)構(gòu)的電感值等于目標電感值。可選的,所述第一焊盤的尺寸大于或者等于80微米×120微米;所述第二焊盤的尺寸大于或者等于80微米×120微米??蛇x的,每個所述鍵合線的材料、直徑和長度均相同??蛇x的,所述連接結(jié)構(gòu)包括三條以上相互并聯(lián)的鍵合線,所述連接結(jié)構(gòu)中相鄰兩條所述鍵合線之間的距離不相等??蛇x的,所述鍵合線的材料為銅或者金??蛇x的,所述芯片為射頻芯片??蛇x的,所述引線框架還包括管芯墊和引線;所述第一焊盤位于所述管芯墊外圍,所述芯片與所述第二焊盤相對面與所述管芯墊粘合;所述引線與所述第一焊盤連接。相應的,本發(fā)明還提供了一種芯片封裝方法,包括:確定連接結(jié)構(gòu)的目標電感值,并提供芯片、引線框架和連接結(jié)構(gòu),所述引線框架包括第一焊盤,所述芯片包括第二焊盤,所述連接結(jié)構(gòu)包括兩條以上鍵合線;將每條所述鍵合線的一端與所述第一焊盤連接,將每條所述鍵合線的另一端與所述第二焊盤連接;計算或者測量連接結(jié)構(gòu)的電感值;若所述連接結(jié)構(gòu)的電感值不等于所述目標電感值,調(diào)整連接結(jié)構(gòu)中鍵合線的位置,直至連接結(jié)構(gòu)的電感值等于所述目標電感值??蛇x的,所述第一焊盤的尺寸大于或者等于80微米×120微米;所述第二焊盤的尺寸大于或者等于80微米×120微米??蛇x的,所述鍵合線的材料、直徑和長度均相同。與現(xiàn)有技術(shù)相比,本發(fā)明的技術(shù)方案具有以下優(yōu)點:通過包括兩條以上相互并聯(lián)的鍵合線的連接結(jié)構(gòu)將芯片的第二焊盤與引線框架的第一焊盤連接,實現(xiàn)芯片封裝。由于可通過調(diào)節(jié)連接結(jié)構(gòu)中鍵合線的條數(shù)以及鍵合線之間的距離,使連接結(jié)構(gòu)的電感值為任意的目標電感值,故可利用連接結(jié)構(gòu)的寄生電感調(diào)節(jié)芯片的射頻性能和工作頻率,提高了所形成芯片封裝結(jié)構(gòu)的性能。由于芯片封裝結(jié)構(gòu)中連接結(jié)構(gòu)同時發(fā)揮連接作用和電感作用,省略了后續(xù)制作用于調(diào)節(jié)芯片射頻性能和工作頻率的電感的步驟,簡化了射頻電路的制作工藝,節(jié)約了射頻電路的制作成本。附圖說明圖1是本發(fā)明芯片封裝結(jié)構(gòu)的第一實施例的示意圖;圖2是本發(fā)明芯片封裝結(jié)構(gòu)的第二實施例的示意圖。具體實施方式由背景技術(shù)可知,現(xiàn)有芯片封裝結(jié)構(gòu)中多根鍵合線的電感值為固定值,不能完全消除鍵合線的寄生電感對芯片性能帶來的影響,也無法替代射頻電路中用于調(diào)節(jié)芯片射頻性能和工作頻率的電感?,F(xiàn)有工藝中,由于在焊盤上設置鍵合線的重復性差,為了避免多個芯片封裝結(jié)構(gòu)因鍵合線設置差異而導致的芯片封裝結(jié)構(gòu)性能不同,在每個焊盤上僅設置一條鍵合線,并使相鄰鍵合線相隔較遠,使相鄰鍵合線的互感近似為0,避免互感對封裝結(jié)構(gòu)的性能造成影響。另外,由于每個焊盤上僅設置一條鍵合線,焊盤的尺寸較小,通常小于80微米×80微米。而隨著鍵合線技術(shù)的發(fā)展,在焊盤上設置鍵合線的重復性越來越高,可以通過包括兩條以上相互并聯(lián)的鍵合線的連接結(jié)構(gòu)將芯片的焊盤與引線框架的焊盤連接,所述連接結(jié)構(gòu)用于實現(xiàn)芯片與引線框架之間的連接,從而實現(xiàn)芯片封裝。由于可以通過調(diào)節(jié)連接結(jié)構(gòu)中鍵合線的條數(shù)和相鄰鍵合線之間的距離,使連接結(jié)構(gòu)的寄生電感的電感值為任意的目標電感值,故可將連接結(jié)構(gòu)同時作為與芯片連接的電感,通過連接結(jié)構(gòu)調(diào)節(jié)芯片的射頻性能和工作頻率,提高所形成芯片封裝結(jié)構(gòu)的性能。同時,還能夠省略后續(xù)制作用于調(diào)節(jié)芯片射頻性能和工作頻率的電感的步驟,簡化射頻電路的制作工藝。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂,下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。第一實施例本實施例對連接結(jié)構(gòu)中包括兩條鍵合線的芯片封裝結(jié)構(gòu)進行說明。參考圖1,為本實施例中芯片封裝結(jié)構(gòu)的俯視圖。圖1中芯片封裝結(jié)構(gòu)包括:引線框架10、芯片20和連接結(jié)構(gòu)30。其中,所述引線框架10可以為雙列直插式封裝型引線框架,也可以為四方扁平封裝型引線框架。所述引線框架10包括管芯墊101、第一焊盤103和引線105,所述第一焊盤103位于所述管芯墊101外圍,所述引線105的一端與所述第一焊盤103連接,另一端與外部的電源線(圖未示)或者信號線連接(圖未示)。所述第一焊盤103的尺寸可以大于或者等于80微米×120微米,即第一焊盤103的寬度W大于或者等于80微米,第一焊盤103的長度L大于或者等于100微米。本實施例中,所述第一焊盤103的寬度W等于90微米,第一焊盤103的長度L等于120微米。在其他實施例中,所述第一焊盤103的尺寸還可為80微米×120微米、80微米×150微米、150微米×180微米或者200微米×200微米等。需要說明的是,本發(fā)明并不限定引線框架10的類型。所述引線框架10還可不包括管芯墊101和引線105。所述芯片20可為射頻芯片。所述芯片20包括第二焊盤203,所述芯片20與所述第二焊盤203相對面與所述管芯墊101粘合。具體的,可通過有機化合物將所述芯片20與所述管芯墊101粘合。該有機化合物可為環(huán)氧樹脂或者聚酰亞胺。所述第二焊盤203的尺寸可以大于或者等于80微米×120微米。本實施例中,所述第二焊盤203的寬度等于90微米,第二焊盤203的長度等于120微米。在其他實施例中,所述第二焊盤203的尺寸還可為80微米×120微米、80微米×150微米、150微米×180微米或者200微米×200微米等。需要說明的是,所述第一焊盤103的尺寸可與第二焊盤203的尺寸相同,所述第一焊盤103的尺寸也可以與第二焊盤203的尺寸不相同,本發(fā)明對此不做限定。與現(xiàn)有工藝中焊盤相比,本實施例中第一焊盤103和第二焊盤203的尺寸較大,以能夠根據(jù)目標電感值的需要在第一焊盤103和第二焊盤203上連接多條相互并聯(lián)的鍵合線以及調(diào)整相鄰鍵合線之間的距離。所述連接結(jié)構(gòu)30包括第一鍵合線301和第二鍵合線303。所述第一鍵合線301的一端與所述第一焊盤103連接,第一鍵合線301的另一端與所述第二焊盤203連接。所述第二鍵合線303的一端與所述第一焊盤103連接,第二鍵合線303的另一端與所述第二焊盤203連接。從而使第一鍵合線301和第二鍵合線303并聯(lián)。所述第一鍵合線301和第二鍵合線303的材料為銅或者金。所述第一鍵合線301和第二鍵合線303的材料、直徑和長度可以相同也可以不相同。本實施例中,所述第一鍵合線301和第二鍵合線303的材料為金,所述第一鍵合線301和第二鍵合線303的直徑和長度均相同,此時,第一鍵合線301和第二鍵合線303的電感值相等,以在通過連接結(jié)構(gòu)30獲取目標電感值時,便于第一鍵合線301和第二鍵合線303排布和連接結(jié)構(gòu)30的電感值的計算。具體的,所述第一鍵合線301的兩端可以通過焊接的方式與所述第一焊盤103和第二焊盤203連接,所述第二鍵合線303的兩端可以通過焊接的方式與所述第一焊盤103和第二焊盤203連接,但本發(fā)明不限于此。本實施例中,通過連接結(jié)構(gòu)30實現(xiàn)了芯片20中第二焊盤203與引線框架10中第一焊盤103的連接。當?shù)谝绘I合線301和第二鍵合線303的電感值均為L1時,連接結(jié)構(gòu)30的電感值范圍為L1/2~L1。當?shù)谝绘I合線301和第二鍵合線303的距離d1無限接近0時,連接結(jié)構(gòu)30的電感值為L1;當?shù)谝绘I合線301和第二鍵合線303的距離d1大于兩條鍵合線之間存在互感的臨界距離(當兩條鍵合線的距離大于臨界距離時,該兩條鍵合線之間的互感可忽略不計)時,連接結(jié)構(gòu)30的電感值為L1/2;當?shù)谝绘I合線301和第二鍵合線303的距離d1大于0且小于臨界距離之間時,連接結(jié)構(gòu)30的電感值大于L1/2且小于L1。由于連接結(jié)構(gòu)30的電感值能夠通過調(diào)節(jié)第一鍵合線301和第二鍵合線303之間的距離來調(diào)節(jié)。因此,與現(xiàn)有工藝相比,本實施例中連接結(jié)構(gòu)30的電感值范圍更大。同時,還可以通過調(diào)節(jié)連接結(jié)構(gòu)30的電感值對芯片20的射頻性能以及工作頻率進行微調(diào),提高了芯片封裝結(jié)構(gòu)的性能。另外,還省略了后續(xù)制作用于調(diào)節(jié)芯片20射頻性能和工作頻率的電感的步驟,簡化射頻電路的制作工藝。而且,由于連接結(jié)構(gòu)30的電阻較小,與后續(xù)制作的用于調(diào)節(jié)芯片射頻性能和工作頻率的電感相比,連接結(jié)構(gòu)30的品質(zhì)因數(shù)較大,包括本實施例中芯片封裝結(jié)構(gòu)的射頻電路的性能更好。第二實施例本實施例對連接結(jié)構(gòu)中包括三條鍵合線的芯片封裝結(jié)構(gòu)進行說明。參考圖2,為本實施例中芯片封裝結(jié)構(gòu)的俯視圖。圖2中芯片封裝結(jié)構(gòu)包括:引線框架40、芯片50和連接結(jié)構(gòu)60。其中,所述引線框架40可以為雙列直插式封裝型引線框架,也可以為四方扁平封裝型引線框架。所述引線框架40包括管芯墊401、第一焊盤403和引線405,所述第一焊盤403位于所述管芯墊401外圍,所述引線405的一端與所述第一焊盤403連接,另一端與外部的電源線(圖未示)或者信號線連接(圖未示)。所述第一焊盤403的尺寸大于或者等于80微米×120微米。所述連接結(jié)構(gòu)60包括第一鍵合線601、第二鍵合線603和第三鍵合線605。所述第一鍵合線601的一端與所述第一焊盤403連接,第一鍵合線601的另一端與所述第二焊盤503連接。所述第二鍵合線603的一端與所述第一焊盤403連接,第二鍵合線603的另一端與所述第二焊盤503連接。所述第三鍵合線605的一端與所述第一焊盤403連接,第三鍵合線605的另一端與所述第二焊盤503連接。從而使所述連接結(jié)構(gòu)60中第一鍵合線601、第二鍵合線603和第三鍵合線605并聯(lián)。所述第一鍵合線601、第二鍵合線603和第三鍵合線605的材料為銅或者金。所述第一鍵合線601、第二鍵合線603和第三鍵合線605的材料、直徑和長度可以相同也可以不相同。本實施例中,第一鍵合線601和第二鍵合線603之間的距離d2與第二鍵合線603和第三鍵合線605之間的距離d3不相等,距離d2大于距離d3。但需要說明的是,距離d2與距離d3可以相等,也可以不相等,其可以根據(jù)連接結(jié)構(gòu)30的目標電感值進行調(diào)整。當?shù)谝绘I合線601、第二鍵合線603和第三鍵合線605的電感值均為L2時,連接結(jié)構(gòu)60的電感值可為L2/3~L2范圍內(nèi)的任意值。本實施例中連接結(jié)構(gòu)60的電感值范圍更大,連接結(jié)構(gòu)60同時還作為與芯片50中第二焊盤503連接的電感,該電感的電感值為目標電感值。此時,可以通過調(diào)節(jié)連接結(jié)構(gòu)60的電感值對芯片50的射頻性能以及工作頻率進行微調(diào),提高了芯片封裝結(jié)構(gòu)的性能。上述兩個實施例中,芯片封裝結(jié)構(gòu)中連接結(jié)構(gòu)分別包括兩條鍵合線和三條鍵合線。需要說明的是,在其他實施例中,連接結(jié)構(gòu)還可包括四條以上并聯(lián)的鍵合線。例如,當連接結(jié)構(gòu)包括N條相互并聯(lián)的鍵合線且每條鍵合線的電感值為L0時,該連接結(jié)構(gòu)的寄生電感的電感值可為L0/N~L0內(nèi)的任意值(其中,當N條鍵合線中任意兩條鍵合線的距離均無限接近0時,連接結(jié)構(gòu)的電感值為L0;當N條鍵合線中任意兩條鍵合線的距離均大于臨界距離時,連接結(jié)構(gòu)的電感值為L0/N)。此時,連接結(jié)構(gòu)能夠作為與芯片連接的電感值范圍更大的寄生電感,在實現(xiàn)芯片與引線框架中引線連接的前提下,能夠?qū)π酒纳漕l性能以及工作頻率進行微調(diào),提高了封裝芯片結(jié)構(gòu)的性能。下面以形成目標電感值為2L2/3的連接結(jié)構(gòu)為例,對本發(fā)明芯片封裝方法進行說明。當圖2中連接結(jié)構(gòu)60中第一鍵合線601、第二鍵合線603和第三鍵合線605的材料均為金,長度均為1毫米,直徑均為24微米。此時,第一鍵合線601、第二鍵合線603和第三鍵合線605的電感值均為L2,且當相鄰兩條鍵合線之間的距離大于60微米(即相鄰兩條鍵合線之間存在互感的臨界距離為60微米)時,該相鄰兩條鍵合線之間的互感忽略不計。若用于對圖2中芯片50射頻性能和工作頻率進行微調(diào)所需電感的目標電感值為2L2/3,在形成圖2中芯片封裝結(jié)構(gòu)時,芯片封裝方法包括如下步驟:提供芯片50、引線框架40和連接結(jié)構(gòu)60,所述引線框架40包括第一焊盤403,所述芯片50包括第二焊盤503,所述連接結(jié)構(gòu)60包括第一鍵合線601、第二鍵合線603和第三鍵合線605,以及確定連接結(jié)構(gòu)60的目標電感值;將第一鍵合線601的一端與第一焊盤403連接,第一鍵合線601的另一端與第二焊盤503連接;將第二鍵合線603的一端與第一焊盤403連接,第二鍵合線603的另一端與第二焊盤503連接;以及將第三鍵合線605的一端與第一焊盤403連接,第三鍵合線605的另一端與所述第二焊盤503連接;測量連接結(jié)構(gòu)60的電感值;若所述連接結(jié)構(gòu)60的電感值不等于所述目標電感值,調(diào)整連接結(jié)構(gòu)60中各個鍵合線的位置,直至連接結(jié)構(gòu)60的電感值等于所述目標電感值。在其他實施例中,還可以在將連接結(jié)構(gòu)60與第一焊盤403和第二焊盤503連接之前,設定連接結(jié)構(gòu)60中各金屬線的位置,并對連接結(jié)構(gòu)60的寄生電感的電感值進行計算。當連接結(jié)構(gòu)60的電感值不等于目標電感值時,調(diào)整連接結(jié)構(gòu)60中各個鍵合線的位置,直至計算得到的連接結(jié)構(gòu)60的電感值等于所述目標電感值。然后,按照所獲得的電感值為目標電感值時連接結(jié)構(gòu)60中各鍵合線的位置,將連接結(jié)構(gòu)60中各鍵合線與第一焊盤403和第二焊盤503連接。具體的,可使用HFSS軟件(HighFrequencyStructureSimulatorSoftware,高頻器件模擬軟件,HFSS軟件為Ansoft公司提供的三圍電磁仿真軟件)進行模擬計算,得到連接結(jié)構(gòu)60的寄生電感的電感值。具體的,當連接結(jié)構(gòu)60的目標電感值為2L2/3時,可將第一鍵合線601和第二鍵合線603之間的距離d2設置為60微米,并將第二鍵合線603和第三鍵合線605之間的距離d3設置為20微米。本實施例中芯片封裝方法所形成的芯片封裝結(jié)構(gòu)中,連接結(jié)構(gòu)同時發(fā)揮連接作用和電感作用,在消除現(xiàn)有芯片封裝結(jié)構(gòu)中鍵合線的寄生電感對芯片性能影響的同時,省略了后續(xù)制作用于調(diào)節(jié)芯片射頻性能和工作頻率的電感的步驟。本實施例中芯片封裝方法在實現(xiàn)芯片封裝,提高所形成芯片封裝結(jié)構(gòu)性能的同時,簡化了射頻電路的制作工藝,降低了射頻電路的制作成本。雖然本發(fā)明披露如上,但本發(fā)明并非限定于此。任何本領域技術(shù)人員,在不脫離本發(fā)明的精神和范圍內(nèi),均可作各種更動與修改,因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。
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