專利名稱：半導(dǎo)體晶片，半導(dǎo)體集成電路器件，以及它們的制造工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種制造半導(dǎo)體晶片的工藝、一種半導(dǎo)體晶片、一種制造半導(dǎo)體集成電路器件的工藝、以及一種半導(dǎo)體集成電路器件，更確切地說是涉及到一種可用于所謂“處延片制造工藝”以便在半導(dǎo)體襯底表面上形成外延層的技術(shù)、一種處延片、一種采用此外延片制造半導(dǎo)體集成電路器件的工藝、以及一種半導(dǎo)體集成電路器件。
外延片是一種在鏡面拋光過的半導(dǎo)體鏡面晶片的主表面上用外延生長方法形成了一個外延層的半導(dǎo)體晶片。順便說一下，外延生長方法在例如1983年McGraw-Hill出版并由S.M.Sze主編的“VISI工藝”的P51—74上有所描述。另一方面，在同一出版物的P39—42上，描述了拋光工藝。
外延片在抑制軟錯誤和抗閉鎖方面性能極好，而且待要制作在外延層上的柵隔離膜的擊穿特性特別好以大大降低柵隔離膜的缺陷密度，從而促進了外延片在半導(dǎo)體集成電路器件制造技術(shù)中的應(yīng)用。
關(guān)于這種外延片，有下列兩種技術(shù)。日本應(yīng)用物理學(xué)會1991年8月10日發(fā)表的“應(yīng)用物理第60卷第8期”的P761—763上描述了第一種技術(shù)。該文描述了一種外延片，其中在p+(或n+)型半導(dǎo)體襯底上形成了一個p(或n)型外延層，該外延層的p(或n)型雜質(zhì)濃度低于半導(dǎo)體襯底的p(或n)型雜質(zhì)濃度。
在這種情況下所描述的結(jié)構(gòu)中，在外延層中制作了一個稱之為“阱”的半導(dǎo)體區(qū)并在其上制作了一個MOSFET。由于此時的阱是通過從外延層表面擴散雜質(zhì)的方法形成的，阱中的雜質(zhì)濃度分布為表面高而體內(nèi)低。
在例如日本專利公開260832/1989中描述了第二種技術(shù)，此技術(shù)得到的外延片在p型半導(dǎo)體襯底上有一個p型外延層。此時，形成元件制作用擴散層，從外延層表面延伸到半導(dǎo)體襯底的上部。
還描述了一種工藝，其中在形成擴散層時由形成擴散層的雜質(zhì)對半導(dǎo)體襯底進行摻雜，以致在半導(dǎo)體襯底上生長外延層的同時，半導(dǎo)體襯底上部的雜質(zhì)可以擴散以形成擴散層。
此時的雜質(zhì)濃度分布被做成具有一高臺的曲線，在外延層和半導(dǎo)體襯底交界處有一峰值，以致雜質(zhì)濃度在外延層表面?zhèn)忍幍停谕庋訉油雽?dǎo)體襯底交界處高而在半導(dǎo)體襯底內(nèi)低。
根據(jù)前述第一技術(shù)制造的半導(dǎo)體集成電路器件在性能和可靠性方面是優(yōu)異的，但由于所用的半導(dǎo)體襯底含有高濃度的雜質(zhì)(p+型或n+型)而在成本方面存在問題，并且由于在半導(dǎo)體襯底上形成了厚度很大的外延層而價格昂貴。
另一方面，根據(jù)前述第二技術(shù)，用所謂的“上擴散”方法將雜質(zhì)擴散到半導(dǎo)體襯底上部而形成擴散層。結(jié)果，很難確定雜質(zhì)濃度以致發(fā)生擴散層制作精度下降的問題。另一問題是不得不采用所謂的“鏡面晶片”來改變LSI(即大規(guī)模集成電路)制造工藝。
本發(fā)明的一個目的是提供一種對半導(dǎo)體襯底上帶有半導(dǎo)體單晶層的半導(dǎo)體晶片來說價格可以接受的技術(shù)。
本發(fā)明的另一目的是提供一種可改善半導(dǎo)體集成電路器件性能和可靠性并降低半導(dǎo)體集成電路器件成本的技術(shù)。
本發(fā)明的一個目的是提供一種在半導(dǎo)體襯底上帶有半導(dǎo)體單晶層的半導(dǎo)體晶片上可更容易地控制半導(dǎo)體區(qū)的形成的技術(shù)。
本發(fā)明的目的是提供一種可以采用現(xiàn)成的半導(dǎo)體集成電路器件制造工藝(用所謂“鏡面晶片”)的技術(shù)。
從下述參照附圖進行的描述中，可更清楚地看到本發(fā)明的上述和其它的目的和新穎特征。
此處公開的本發(fā)明的代表性特點將簡要描述如下。
具體地說，根據(jù)本發(fā)明提供了一種制造半導(dǎo)體晶片的工藝，它包含下列步驟在含有預(yù)定導(dǎo)電類型雜質(zhì)的相對輕摻雜的半導(dǎo)體襯底上形成一個半導(dǎo)體單晶層，其所含雜質(zhì)的導(dǎo)電類型與上述雜質(zhì)相同而其濃度與指定的一種上述雜質(zhì)的濃度相同。
根據(jù)本發(fā)明提供了一種制造半導(dǎo)體集成電路器件的工藝，它包含下列步驟制備一個含有預(yù)定導(dǎo)電類型雜質(zhì)的相對輕摻雜的半導(dǎo)體襯底本體，其表面上形成一層導(dǎo)電類型與上述雜質(zhì)相同而濃度同指定的一種上述雜質(zhì)相同的半導(dǎo)體單晶層；以及在上述半導(dǎo)體單晶層上形成一個氧化膜。
根據(jù)本發(fā)明還提供了一種制造半導(dǎo)體集成電路器件的工藝，它包含下列步驟制備一個含有預(yù)定導(dǎo)電類型雜質(zhì)的相對輕摻雜的半導(dǎo)體襯底本體，其表面上形成一層的導(dǎo)電類型與上述雜質(zhì)相同而濃度不高于上述半導(dǎo)體襯底本體的半導(dǎo)體單晶層；以及形成一個第一半導(dǎo)體區(qū)，該區(qū)從上述半導(dǎo)體單晶層表面延伸到上述半導(dǎo)體襯底本體上部，其導(dǎo)電類型與上述雜質(zhì)相同而雜質(zhì)濃度沿上述半導(dǎo)體單晶層的深度逐漸降低；以及在上述半導(dǎo)體區(qū)上形成一個氧化膜。
根據(jù)本發(fā)明還提供了一種半導(dǎo)體集成電路器件制造方法，它在形成上述第一半導(dǎo)體區(qū)的步驟中包含用離子將一種雜質(zhì)摻入到上述半導(dǎo)體單晶層，并接著使上述雜質(zhì)熱擴散的步驟。
根據(jù)本發(fā)明還提供了一種半導(dǎo)體集成電路器件制造方法，其特征是上述第一半導(dǎo)體區(qū)是一個待用來制作互補MOSFET(金屬—氧化物—半導(dǎo)體場效應(yīng)晶體管)電路(即制作互補MIS[金屬—絕緣體—半導(dǎo)體]FET電路)的阱。
根據(jù)前述的本發(fā)明半導(dǎo)體晶片制造工藝，無須采用高價的高濃度(p+或n+型)半導(dǎo)體襯底本體，并可減薄半導(dǎo)體單晶層，以致可降低能實現(xiàn)高的元件特性和可靠性的半導(dǎo)體晶片的成本。
而且，根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝，借助于在半導(dǎo)體單晶層上形成MOSFET柵隔離膜的方法，可制作具有優(yōu)良薄膜質(zhì)量的柵隔離膜，致使柵隔離膜的擊穿電壓提高以降低隔離膜的缺陷密度。而且，無須使用價高和濃度高的半導(dǎo)體襯底，而半導(dǎo)體單晶層可以減薄以降低具有高的元件特性和可靠性的半導(dǎo)體集成電路器件的成本。
而且，根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝，當(dāng)在半導(dǎo)體襯底中制作阱之類的半導(dǎo)體區(qū)時，選定雜質(zhì)濃度和深度的自由度是如此的高，以致可簡化制作的控制。結(jié)果，就有可能降低廢品，從而改善生產(chǎn)成品率。而且可降低半導(dǎo)體集成電路器件的成本。
此外，根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝，半導(dǎo)體單晶層下方半導(dǎo)體襯底本體的雜質(zhì)濃度被做成高于半導(dǎo)體單晶層的濃度，致使半導(dǎo)體襯底的電阻可相對地降低以改善抗閉鎖性。
而且，根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝，由于第一半導(dǎo)體區(qū)是用離子注入方法和熱擴散方法制作的，故當(dāng)采用半導(dǎo)體襯底本體上帶有半導(dǎo)體單晶層的半導(dǎo)體晶片來進行制造時，在設(shè)計和制造工藝中無須作任何改變，只要采用與具有所謂“鏡面晶片”的半導(dǎo)體集成電路器件相同的方法，就可以制造半導(dǎo)體集成電路器件。
根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝，由于將動態(tài)隨機存取存儲器的存儲單元制作在帶有較少的諸如氧沉淀之類缺陷的半導(dǎo)體單晶層上，就有可能降低存儲單元的轉(zhuǎn)移MOSFET源區(qū)和漏區(qū)中結(jié)的漏電流。而且，由于存儲單元電容器中的漏電荷可被抑制以延長電荷儲存時間，故有可能改善刷新特性。結(jié)果就可能改善動態(tài)隨機存取存儲器的性能、可靠性和成品率。
而且，根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝，由于靜態(tài)隨機存取存儲器的存儲單元被制作在帶有較少的諸如氧沉淀之類缺陷的半導(dǎo)體單晶層上，就可以降低組成存儲單元的MOSFET的源區(qū)和漏區(qū)中結(jié)的漏電流以改善數(shù)據(jù)保存水平，從而降低數(shù)據(jù)保存故障百分比。結(jié)果就有可能改善靜態(tài)隨機存取存儲器的性能、可靠性和成品率。
此外，根據(jù)前述的本發(fā)明半導(dǎo)體集成電路器件制造工藝。將可電擦除和數(shù)據(jù)編程的只讀存儲器的存儲單元制作在帶有較少諸如氧沉淀之類缺陷的半導(dǎo)體單晶層上，故可改善數(shù)據(jù)寫入性能并降低數(shù)據(jù)擦除的分散性。結(jié)果就可能改善可電擦除和數(shù)據(jù)編程的只讀存儲器的性能、可靠性和成品率。


圖1為示出了根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖2是一俯視平面圖，示出了在制造圖1半導(dǎo)體集成電路器件步驟中待要使用的半導(dǎo)體晶片；圖3為示出了在制造圖1半導(dǎo)體集成電路器件步驟中的主要部分的剖面圖；圖4為示出了在制造圖1半導(dǎo)體集成電路器件圖3之后步驟中的主要部分；圖5剖面示出了在制造圖1半導(dǎo)體集成電路器件圖4之后步驟中的主要部分的剖面圖；圖6為示出了在制造圖1半導(dǎo)體集成電路器件圖5之后步驟中的主要部分的剖面圖；圖7剖面示出了在制造圖1半導(dǎo)體集成電路器件圖6之后步驟中的主要部分；圖8剖面示出了在制造圖1半導(dǎo)體集成電路器件圖7之后步驟中的主要部分；圖9剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分；圖10剖面示出了在制造圖9半導(dǎo)體集成電路器件的步驟中的主要部分；圖11剖面示出了在制造圖9半導(dǎo)體集成電路器件圖10之后步驟中的主要部分；
圖12剖面示出了根據(jù)本發(fā)明又一實施例的半導(dǎo)體集成電路器件的主要部分；圖13剖面示出了在制造圖12半導(dǎo)體集成電路器件的步驟中的主要部分；圖14剖面示出了在制造圖12半導(dǎo)體集成電路器件圖13之后步驟中的主要部分；圖15剖面示出了在制造圖12半導(dǎo)體集成電路器件圖14之后步驟中的主要部分；圖16剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分；圖17是圖16半導(dǎo)體集成電路器件中的雜質(zhì)分布圖，橫坐標表示從外延層2E表面算起的深度，縱坐標表示雜質(zhì)濃度；圖18是現(xiàn)有技術(shù)中已描述過的半導(dǎo)體集成電路器件中的雜質(zhì)分布圖，橫坐標表示從外延層EP1表面算起的深度，縱坐標表示雜質(zhì)濃度；圖19是現(xiàn)有技術(shù)中已描述過的半導(dǎo)體集成電路器件中的雜質(zhì)分布圖，橫坐標表示從外延層EP2表面算起的深度，縱坐標表示雜質(zhì)濃度；圖20剖面示出了在制造圖16半導(dǎo)體集成電路器件的步驟中，半導(dǎo)體襯底的主要部分；圖21剖面示出了在制造圖16半導(dǎo)體集成電路器件圖20之后的步驟中半導(dǎo)體襯底的主要部分；圖22剖面示出了在制造圖16半導(dǎo)體集成電路器件圖21之后的步驟中半導(dǎo)體襯底的主要部分；
圖23剖面示出了在制造圖16半導(dǎo)體集成電路器件圖22之后的步驟中半導(dǎo)體襯底的主要部分；圖24剖面示出了在制造圖16半導(dǎo)體集成電路器件圖23之后的步驟中半導(dǎo)體襯底的主要部分；圖25用來解釋本發(fā)明半導(dǎo)體集成電路器件的效用；圖26(A)剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分；圖26(B)是一個電路圖，示出了圖26(A)半導(dǎo)體集成電路器件的一個存儲單元；圖27(A)剖面示出了根據(jù)本發(fā)明又一實施例的半導(dǎo)體集成電路器件的主要部分；圖27(B)是一個電路圖，示出了圖27(A)半導(dǎo)體集成電路器件的一個存儲單元；圖28剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分；圖29剖面示出了在制造根據(jù)本發(fā)明又一實施例的半導(dǎo)體集成電路器件的步驟中的主要部分；以及圖30剖面示出了在制造根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件圖29之后的步驟中的主要部分。
以下參照附圖結(jié)合其實施例來詳細描述本發(fā)明。(實施例1)圖1剖面示出了根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路器件的主要部分；圖2是待要用于制造圖1半導(dǎo)體集成電路器件工藝中的半導(dǎo)體晶片的俯視平面圖；圖3到8剖面示出了制造圖1半導(dǎo)體集成電路器件工藝中的主要部分。
為圖1所示，組成本實施例1的半導(dǎo)體集成電路器件1的半導(dǎo)體襯底2，由一個半導(dǎo)體襯底本體2S、一個外延層(即半導(dǎo)體單晶層)2E和一個吸雜(gettering)層(即陷阱區(qū))2G組成。
順便說一下，McGraw-Hill 1983年出版的S.M.Sze主編的“VLSI工藝”中P42—44對吸雜層作了描述。
半導(dǎo)體襯底2S例如由厚度約為500—800μm的p-型硅單晶構(gòu)成。半導(dǎo)體襯底本體2S用硼(B)之類的p型雜質(zhì)摻雜成濃度約為1.3×1015原子/cm3。
在半導(dǎo)體襯底本體2S的主表面上，形成了一個例如由p-型硅構(gòu)成的外延層2E。此外延層2E用諸如硼之類的p型雜質(zhì)摻雜成等于指定的一個半導(dǎo)體襯底本體2S的濃度，例如1.3×1015原子/cm3。
此處，指定的雜質(zhì)濃度被用來覆蓋允許的數(shù)據(jù)。具體地說，等于指定的雜質(zhì)濃度意味著當(dāng)半導(dǎo)體襯底本體2S的指定雜質(zhì)濃度由[雜質(zhì)濃度A]±[可允許值α]表示，且其實際雜質(zhì)濃度為A時，如果外延層2E的實際雜質(zhì)濃度不為A而在A±a范圍內(nèi)，則半導(dǎo)體襯底本體2S和外延層2E具有相等的雜質(zhì)濃度。
于是，在本實施例1中，在相對輕摻雜的p-型半導(dǎo)體襯底本體2S上形成了p-型外延層2E，且不采用貴重的重摻雜p+半導(dǎo)體襯底，從而半導(dǎo)體襯底2的成本可降低到將近一半。
倘若帶有形成在p+半導(dǎo)體襯底本體上的p-外延層的現(xiàn)有技術(shù)的半導(dǎo)體襯底的成本是不帶有外延層的普通半導(dǎo)體襯底的2.5—3倍。相反，本實施例1的半導(dǎo)體襯底的成本可壓低到普通半導(dǎo)體襯底的1.5倍的范圍內(nèi)。結(jié)果就可降低半導(dǎo)體集成電路器件的成本。
外延層2E被做成相當(dāng)薄，厚度約為1μm。因此可獲得下列效果。
首先，容易控制對外延層2E厚度或電阻率的選取。其次，由于第一個理由，不需要具有高的成膜精度的成膜設(shè)備來制作外延層，致使設(shè)備不必昂貴。第三，可以容易地制作外延層從而可提高產(chǎn)量。第四，第一、第二和第三理由，故有可能降低半導(dǎo)體襯底2的成本。
外延層2E的厚度下限是稍后要描述的MOSFET中柵隔離膜的厚度的一半或一半以上。當(dāng)考慮到MOSFET的柵隔離膜厚度的一半在制作柵隔離膜時進入半導(dǎo)體襯底2一側(cè)時，進行這一選取。
具體地說，倘若外延層2E制做得比柵隔離膜厚度的一半還薄，當(dāng)在外延層2E上要制作柵隔離膜時，它整個就被柵隔離膜覆蓋住。結(jié)果做出的結(jié)構(gòu)使柵隔離膜形成在半導(dǎo)體襯底本體2S上。這種結(jié)構(gòu)失去了柵隔離膜形成在外延層2E上時的效果，亦即失去了制作優(yōu)良的柵隔離膜以改善其擊穿電壓的效果。
順便說一下，為參照圖25將要描述的那樣，通過對柵隔離膜性能(例如柵擊穿電壓)的評估，外延層2E厚度的下限常被定為0.3μm。
另一方面，不能籠統(tǒng)地說外延層2E的厚度上限，這是因為它依賴于產(chǎn)品或制造條件，但若考慮以下情況，可能希望小于5μm。
具體地說，首先，外延層2E的上表面可保持平坦。若外延層2E做得較厚，半導(dǎo)體襯底本體2S主表面的平面差就相應(yīng)增加，但這一范圍的厚度不會引起本質(zhì)的差別。
若主表面有過大的粗糙度，在稍后描述的MIS器件制作步驟的光刻中可能出現(xiàn)大于聚焦深度的高程差別，從而引起光刻無法形成圖形的問題。
其次，半導(dǎo)體襯底2或半導(dǎo)體晶片(即稍后描述的外延片)母體材料的成本可壓低到低廉的范圍內(nèi)。若加厚外延層2E，如上所述很難控制成膜操作，以致提高半導(dǎo)體晶片(即稍后描述的外延片)的成本。但此厚度范圍不引起成本的急劇增加。
第三，可忽略半導(dǎo)體襯底2S主表面上可能存在的粗糙度。由這種數(shù)量級的厚度，粗糙度不會造成大的高程差別。
第四，當(dāng)該外延層要制作在半導(dǎo)體晶片(即稍后要描述的鏡面晶片)上時，有可能防止在半導(dǎo)體晶片(即稍后描述的鏡面晶片)主表面的外緣附近形成任何粗糙性(即隆起)。倘若在半導(dǎo)體晶片(即稍后描述的鏡面晶片)上要制作厚的外延層，在半導(dǎo)體晶片(即稍后描述的鏡面晶片)主表面的外緣附近將形成稱為隆起的粗糙性。而由這種數(shù)量級的厚度，則不會形成粗糙性(或可以忽略)。
考慮到上述各點，外延層2E的厚度最好在0.3μm—5μm范圍內(nèi)。然而常用的范圍是0.3μm—3μm，而最佳范圍是0.3μm—1.0μm。
在外延層2E主表面上，形成了一個例如由二氧化硅(SiO2)構(gòu)成的場隔離膜3。順便說一下，在場隔離膜3下方形成了一個溝道停止區(qū)(未示出)。
形成了由場隔離膜3包圍的例如帶有一個n溝MOSFET(簡稱nMOS)4N和一個p溝MOSFET(簡稱pMOS)4P的元件制作區(qū)，這些nMOS 4N和pMOS 4P組成一個CMOS(即互補金屬氧化物半導(dǎo)體)電路。順便說一下，以下對MOSFET進行描述，但本發(fā)明可自然地修改為MISFET。
在本實施例1中，nMOS 4N和pMOS 4P都具有普通MOS-FET結(jié)構(gòu)，但不限于此，也可以由具有LDD(即輕摻雜漏)結(jié)構(gòu)的MOSFET構(gòu)成。
nMOS 4N具有下列組成部分。具體地說，nMOS 4N由一對形成在外延層2E上而彼此分隔開的半導(dǎo)體區(qū)4Na和4Nb、一個形成在外延層2E上的柵隔離膜4Nc、以及一個形成在柵隔離膜4Nc上的柵電極4Nd所組成。
半導(dǎo)體區(qū)4Na和4Nb用于制作nMOS 4N的源—漏區(qū)的區(qū)域。半導(dǎo)體區(qū)4Na和4Nb用磷(P)或砷(As)之類的n型雜質(zhì)摻雜成約為1×1015原子/cm2的濃度(劑量)。半導(dǎo)體區(qū)4Na和4Nb做成約0.5μm深并制作在外延層2E的厚度范圍內(nèi)。
柵隔離膜4Nc由例如約18nm厚的SiO2構(gòu)成并制作在外延層2E上。結(jié)果可達到下列效果。
首先，如上所述，通過在由外延層2E組成的半導(dǎo)體單晶層2E上制MOSFET的柵隔離膜4Nc，可形成具有優(yōu)良膜質(zhì)量的柵隔離膜4Nc以改善其擊穿電壓。其次，可以把柵隔離膜4Nc的缺陷密度(即在預(yù)定范圍內(nèi)引起的缺陷數(shù))改善(降低)一個或一個以上的數(shù)量級。
柵電極4Nd由例如低電阻的單層多晶硅膜構(gòu)成。此外，柵電極4Nd不限于低阻單層多晶硅膜，可以有各種修改。例如，柵電極4Nd可用在低阻多晶硅膜上將由硅化鎢(WSi2)構(gòu)成的硅化物膜進行層疊而成。
順便說一下，形成在外延層2E上的半導(dǎo)體區(qū)5Sa是一個用來設(shè)定nMOS 4N側(cè)邊處的襯底電位的區(qū)域。這一半導(dǎo)體區(qū)5Sa用諸如硼之類的p型雜質(zhì)摻雜成約為1×1015原子/cm2的濃度(劑量)。
另一方面，pMOS 4P制作在形成在半導(dǎo)體襯底2上的n阱6中。n阱6用諸如磷或砷之類的n型雜質(zhì)摻雜成1×1013原子/cm2濃度(劑量)。n阱6深約1.5—4μm并比外延層2E延伸得更深。具體地說，n阱6形成在外延層2E和半導(dǎo)體襯底本體2S中，其深度大于處延層2E的膜厚度。
pMOS 4P具有下列組成部分。具體地說，pMOS 4P由一對形成在外延層2E上且彼此分隔開的半導(dǎo)體區(qū)4Pa和4Pb、一個形成在外延層2E上的柵隔離膜4Pc、以及一個形成在柵隔離膜4Pc上的柵電極4Pd所組成。
半導(dǎo)體區(qū)4Pa和4Pb是用來制作pMOS 4P的源—漏區(qū)的區(qū)域。半導(dǎo)體區(qū)4Pa和4Pb用諸如硼之類的p型雜質(zhì)摻雜成約為1×1018原子/cm2的濃度(劑量)。半導(dǎo)體區(qū)4Pa和4Pb做成約0.5μm深且制作在外延層2E的厚度范圍內(nèi)。
柵隔離膜4Pc由例如厚約18nm的SiO2構(gòu)成且制作在外延層2E上。結(jié)果可獲得與nMOS 4N相同的效果。
首先，可制作具有優(yōu)良膜質(zhì)量的柵隔離膜4Pc以改善其擊穿電壓。其次，柵隔離膜4Pc的缺陷密度可改善(即降低)一個數(shù)量級以上。
柵電極4Pd由例如低阻單層多晶硅膜構(gòu)成。此處，柵電極4Pd并不局限于低阻單層多晶硅膜，可作多種修改。例如，柵電極4Pd可用在低阻多晶硅膜上層疊WSi2硅化物膜的方法來構(gòu)成。
順便說一下，形成在外延層2E上的半導(dǎo)體區(qū)5Sb是用來設(shè)定pMOS 4P側(cè)邊處的襯底電位的一個區(qū)域。此半導(dǎo)體區(qū)5Sb用諸如磷或砷的n型雜質(zhì)摻雜成約為1×1018原子/cm2的濃度(劑量)。
在半導(dǎo)體襯底2上，沉積了一個例如由SiO2構(gòu)成的隔離膜7。此隔離膜7形成在預(yù)定的位置，帶有用來暴露nMOS 4N的半導(dǎo)體區(qū)4Na和4Nb、pMOS 4P的半導(dǎo)體區(qū)4Pa和4Pb、以及設(shè)定襯底電位的半導(dǎo)體區(qū)5Sa和5Sb的連接孔8。
上述nMOS 4N的半導(dǎo)體區(qū)4Na和4Nb通過連接孔8分別同電極9Na和9Nb電連接。另一方面，pMOS 4P的半導(dǎo)體區(qū)4Pa和4Pb通過連接孔8分別同電極9Pa和9Pb電連接。而且、nMOS4N的半導(dǎo)體區(qū)4Nb通過連接電極9Nb和9Pb的第一層布線導(dǎo)線10同pMOS 4P的半導(dǎo)體區(qū)4Pb電連接。
另一方面，用于襯底電位的半導(dǎo)體區(qū)5Sa和5Sb通過連接孔8分別同電極9Sa和9Sb電連接。
電極9Na、9Nb、9Pa、9Pb、9Sa和9Sb以及第一層布線導(dǎo)線10都由例如鋁硅銅(Al—Si—Cu)合金構(gòu)成。
在隔離膜7上，沉積了一個例如由SiO2膜和氮化硅(Si3N4)從下層開始相繼疊層而成的表面保護膜11。此表面保護膜11覆蓋著電極9Na、9Nb、9Pa、9Pb、9Sa和9Sb以及第一層布線導(dǎo)線10。
另一方面，在半導(dǎo)體襯底2背面形成了一個吸雜層2G。此吸雜層2G是一種用來捕捉諸如鐵(Fe)、鎳(Ni)、鉬(Cu)或鉻(Cr)之類的重金屬元素的功能層，用例如為半導(dǎo)體多晶硅膜覆蓋襯底2的背面的方法來形成。
此處將參照圖1—8來描述根據(jù)本實施例1的制造半導(dǎo)體集成電路器件的工藝。
首先，用直拉法制備一個具有<100>取向晶面的柱狀p-型硅單晶(未繪出)。待采用的雜質(zhì)以諸如硼之類的p型雜質(zhì)為例，濃度約為1.3×1015原子/cm3。
接著，將柱狀p-型硅單晶切割成片，如有需要則對這些片子進行倒角處理、化學(xué)腐蝕之類的表面清潔處理和清除加工損傷的處理。之后，用化學(xué)機械拋光之類的方法制作鏡面晶片2W，使晶片具有鏡面拋光的主表面，如圖2和3所示。順便說一下，鏡面片2W是前述半導(dǎo)體襯底本體2S的母體材料。
其次，如圖4所示，用CVD(即化學(xué)氣相淀積)方法在鏡面片2W的背面沉積多晶硅以形成吸雜層2G。此吸雜層2G是一種捕捉重金屬元素的功能層。
接著，采用CVD方法(例如外延生長方法)，在約980℃用例如正硅烷(SiH4)和氫(H2)氣在鏡面片2W的主表面(位于鏡面表面?zhèn)?上形成約1μm厚的由p-型硅單晶構(gòu)成的外延層2E，從而制成外延片(或半導(dǎo)體片)2WE。
此時，外延層2E中的雜質(zhì)濃度定為等于指定的一個鏡面片2W的雜質(zhì)濃度。外延層2E用硼之類的p型雜質(zhì)摻雜成濃度約為1.3×1015原子/cm3。
之后，在外延片2WE上形成一個未示出的離子注入掩模并用來由離子注入方法對圖5所示的外延片2WE的預(yù)定位置進行諸如磷或砷之類的n型雜質(zhì)摻雜。然后對外延片2WE進行熱處理以形成n阱6。
用來形成此n阱6的離子注入雜質(zhì)濃度(劑量)約為1×1013原子/cm2，深度約為1.5—4μm，此外延層2E更深。
接下去，如圖6所示，用LOCOS之類的方法在外延層2E的主表面上形成由SiO2之類構(gòu)成的場隔離膜3。之后，用熱氧化之類的方法，同時形成由場隔離膜3所包圍的元件制作區(qū)和由SiO2之類構(gòu)成厚約180A的柵隔離膜4Nc和4Pc。
在本實施例1中，用將柵隔離膜4Nc和4Pc制作在外延層2E上的方法，可使其具有優(yōu)良的薄膜質(zhì)量，以致其擊穿電壓可得到改善。而且，柵隔離膜4Nc和4Pc的缺陷密度可改善一個數(shù)量級以上。
接著，如圖7所示，在柵隔離膜4Nc和4Pc上同時形成低阻多晶硅柵隔離膜4Nd和4Pd。此后，用柵隔離膜4Nd和4Pd作為掩模，用不同的離子注入步驟來形成成對的隔離膜4Na和4Nb以及成對的柵隔離膜4Pa和4Pb，從而在外延層2WE上形成nMOS 4N和pMOS 4P。
之后，在外延層2E的預(yù)定位置上分別形成半導(dǎo)體區(qū)5Sa和5Sb。然后為圖8所示，用CVD之類的方法在外延片2WE上沉積例如由SiO2構(gòu)成的隔離膜7。
接著，在隔離膜7中形成接觸孔8以將nMOS 4N的半導(dǎo)體區(qū)4Na和4Nb、PMOS 4P的半導(dǎo)體區(qū)4Pa和4Pb以及用于襯底電位的半導(dǎo)體區(qū)5Sa和5Sb暴露在外面。之后，用濺射或蒸發(fā)的方法在外延片2WE上沉積一個例如由Al—Si—Cu合金構(gòu)成的導(dǎo)電膜9。
接著，用干法腐蝕之類的方法使導(dǎo)電膜9圖形化，同時形成電極9Na、9Nb、9Pa、9Pb、9Sa和9Sb以及第一布線導(dǎo)線10，如圖1所不。
之后，例如用CVD之類的方法，借助于相繼沉積SiO2隔離膜和Si3N4隔離膜，在外延片2WE上形成表面保護膜11。之后，將外延片2WE分成單個的半導(dǎo)體芯片以制造半導(dǎo)體集成電路器件1，如圖1所示。
于是，根據(jù)本實施例1，可獲得下列效果。(1)由于nMOS 4N的柵隔離膜4Nc和pMOS 4P的柵隔離膜4Pc形成在外延層2E(即半導(dǎo)體單晶層)上，故可制作具有優(yōu)良薄膜質(zhì)量的柵隔離膜4Nc和4Pc從而改善其擊穿電壓。(2)由于前述的效果(1)，有可能大幅度降低柵隔離膜4Nc和4Pc的缺陷密度。(3)由于在p-型半導(dǎo)體襯底本體2S上形成了p-型外延層2E，以致無需采用昂貴的重摻雜p+型半導(dǎo)體襯底本體，故半導(dǎo)體襯底2(即外延片2WE)的成本可降低到一半。(4)由于外延層2E做得相當(dāng)薄，故容易對外延層2E的厚度設(shè)定進行控制，從而使用來形成外延層的淀積設(shè)備既不要求精確的淀積控制也不會昂貴，結(jié)果就有可能降低半導(dǎo)體襯底2(即外延片2WE)的成本。(5)由于前述的效果(3)和(4)，有可能降低半導(dǎo)體集成電路器件的成本。(6)由于外延層2E做得相當(dāng)薄，其上表面就可保持平坦。(7)由于前述的效果(1)、(2)和(6)，有可能改善半導(dǎo)體集成電路器件的性能、可靠性和成品率。(實施例2)圖9剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分，而圖10和11剖面示出了制造圖9半導(dǎo)體集成電路器件的各步驟中的主要部分。
本實施例2不同于實施例1的是半導(dǎo)體襯底本體2S在其主表面上形成有一個無缺陷層2A，其上形成有外延層2E。
無缺陷層2A基本上既無結(jié)構(gòu)缺陷(例如堆垛層錯或位錯環(huán))也無氧沉淀，當(dāng)用光散射方法觀察時，前者基本為零而后者約為0.1/cm2。無缺陷層2A由例如p-型硅單晶構(gòu)成，其雜質(zhì)含量和濃度與半導(dǎo)體襯底本體2S相等。
此處，參照圖9—11來描述制造本實施例2的半導(dǎo)體集成電路器件1的工藝。
首先，如圖10所示，目前實施例1一樣地制備鏡面片2W。之后將鏡面片2W在例如H2氣氛中加熱(例如加熱到1100℃—1200℃，時間為10—60分鐘)以便在鏡面片2W的主表面上形成無缺陷層2A。
接著，如圖11所示，用CVD之類的方法在鏡面片2W的背面沉積例如多晶硅以形成吸雜層2G。此吸雜層2G是一種用來捕捉重金屬元素的功能層。
此后，例如用CVD方法(例如外延生長方法)，采用SiH4和H2氣，在無缺陷層2A上形成厚度相當(dāng)小(如1μm)的由p-型硅單晶構(gòu)成的外延層2E。此時，外延層2E中的雜質(zhì)及其濃度同前述的實施例1相似。而且，后續(xù)各步驟也相似于前述的實施例1，故不再贅述。
于是，根據(jù)本實施例2，除了前述實施例1所獲得的效果外，還可獲得下列效果具體地說，由于在形成外延層2E之前，在鏡面片2W的主表面上形成了無缺陷層2A，故外延層2E在其晶體生長中可得到改善以大幅度地降低缺陷和位錯。結(jié)果就有可能進一步改善半導(dǎo)體集成電路器件的成品率、性能和可靠性。(實施例3)圖12剖面示出了根據(jù)本發(fā)明又一實施例的半導(dǎo)體集成電路器件的主要部分，而圖13—15剖面示出了制造圖12半導(dǎo)體集成電路器件的各步驟中的主要部分。
在本實施例3中，如稍后參照圖13結(jié)合制作方法所要描述的那樣，在半導(dǎo)體襯底本體2S整個主表面的一預(yù)定深度(約為1μm)中，形成了一個p+型半導(dǎo)體區(qū)(即一個重摻雜半導(dǎo)體區(qū))2B。此p+型半導(dǎo)體區(qū)2B用硼之類的p型雜質(zhì)摻雜成比外延層2E或半導(dǎo)體襯底本體2S更高的濃度，約為1×1018原子/cm3。
此p+型半導(dǎo)體區(qū)2B是一種用來抑制CMOS電路閉鎖的功能層。具體地說，在本實施例3中，此p+型半導(dǎo)體區(qū)2B制作成使襯底表面層側(cè)的電阻能夠大幅度降低，以改善CMOS電路的抗閉鎖性。
而且，外延層2E比前述實施例1和2更厚，約為5μm。外延層2E的厚度下限設(shè)定為比pMOS制作區(qū)中n阱6的深度大的值。
這是由于如果外延層2E的厚度做得比n阱6的深度小時，p+型半導(dǎo)體區(qū)2B就形成在n阱6之中，使得難以確定n阱6中的雜質(zhì)濃度。另一方面，外延層2E的厚度上限可能希望小于5μm。其理由與前述實施例1相同。然而，只要成本的增加可以允許，厚度也可超過此值。
此處，參照圖13—15來描述制造這種半導(dǎo)體集成電路器件1的工藝。
首先，如圖13所示，如前述實施例1那樣制備鏡面片2W。然后，用硼之類的p型雜質(zhì)對鏡面片2W(即半導(dǎo)體襯底本體2S)進行高精度摻雜，摻雜的深度為從其主表面算起的一個預(yù)定深度(例如約1μm)。此時的雜質(zhì)濃度約為1×1018原子/cm3。
接著，對鏡面片2W進行熱處理以形成p+型半導(dǎo)體區(qū)2B。之后，用CVD之類的方法在鏡面片2W的背面上沉積一層例如多晶硅，以形成吸雜層2G。此吸雜層2G是一種用來捕捉重金屬元素的功能層。
之后，用CVD方法(即外延生長方法)，例如采用SiH4和H2氣，在鏡面片2W的主表面(位于鏡面表面?zhèn)?上形成由p-型硅單晶構(gòu)成的例如厚度約為5μm的外延層2E(即半導(dǎo)體單晶層)，以形成外延片2WE。
此時，外延層2E中的雜質(zhì)濃度定為和指定的鏡面片2W的相等。此外延層2E用硼之類的p型雜質(zhì)摻雜成例如約為1.5×1015原子/cm3的濃度。
之后，在外延片2WE上形成未示出的離子注入掩模，并以其作掩模、用離子注入法采用磷或砷之類的n型雜質(zhì)，對圖15所示的外延片2WE的預(yù)定位置進行摻雜。之后，對外延片2WE進行熱處理以形成n阱6。
在本實施例3中，n阱6的深度約為3μm且形成在外延層2E之中。用來形成n阱6的離子注入雜質(zhì)濃度(劑量)約為1×1013原子/cm2。后續(xù)的各步驟同前述的實施例1相似，故不贅述。
于是，在本實施例3中，除了前述實施例1所述之外，還可獲得下列效果。
具體地說，由于p+型半導(dǎo)體區(qū)2B制作在p-型半導(dǎo)體襯底本體2S中，故襯底表面?zhèn)忍幍碾娮杩纱蠓冉档鸵愿纳艭MOS電路的抗閉鎖性能。結(jié)果就有可能進一步改善半導(dǎo)體集成電路器件的性能、可靠性和成品率。(實施例4)圖16剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分；圖17是圖16半導(dǎo)體集成電路器件中的雜質(zhì)分布圖；圖18和19是在現(xiàn)有技術(shù)中已描述過的半導(dǎo)體集成電路器件中的雜質(zhì)分布圖；圖20—24剖面示出了在制造半導(dǎo)體集成電路器件的各步驟中的主要部分；圖25用來解釋本實施例半導(dǎo)體集成電路器件的效果。順便說一下，與前述實施例1完全相同的那些部分用公共的參考號標示。
如圖16所示，組成本實施例4的半導(dǎo)體集成電路器件1的相對輕度摻雜的半導(dǎo)體襯底本體2S由例如p型硅單晶之類構(gòu)成。半導(dǎo)體襯底本體2S用硼之類的p型雜質(zhì)摻雜成濃度約為1.5×1015原子/cm3。
半導(dǎo)體半底本體2S在其主表面上形成有由p-型硅單晶之類構(gòu)成的外延層2E。外延層2E用硼之類的p型雜質(zhì)摻雜成其濃度低于指定的半導(dǎo)體襯底本體2S的濃度。
于是，在本實施例4中，p-型外延層2E象前述實施例1那樣形成在p型半導(dǎo)體襯底本體2S上，無需采用昂貴的p+型半導(dǎo)體襯底，從而使半導(dǎo)體襯底2的成本降低為大約一半。
而且，由于半導(dǎo)體襯底本體2S的雜質(zhì)濃度做成高于外延層2E，故可將半導(dǎo)體襯底本體2S的電阻做成低于外延層2E的電阻，從而改善了抗閉鎖性能。
如稍后將在圖17中指出那樣，外延層2E的厚度WE(從外延層2E表面算起)相似于前述的實施例1，例如為約1μm。結(jié)果就有可能獲得與結(jié)合前述實施例1所描述的效果相同的效果。外延層2E的厚度上下限與前述的實施例1類似。
半導(dǎo)體襯底2在其上部形成有一個p阱(即第一半導(dǎo)體區(qū))6p和一個n阱(即第一半導(dǎo)體區(qū))6n。p阱6p用硼之類的p型雜質(zhì)摻雜。p阱6p中形成有nMOS 4N。另一方面，n阱6n用磷之類的n型雜質(zhì)摻雜。n阱6n中形成有pMOS 4P。如稍后將在圖17中所示，n阱6n和p阱6p的深度Ww(即從外延層2E表面算起的深度)大于外延層2E的厚度WE。
順便說一下，CMOS電路由nMOS 4N和pMOS 4P構(gòu)成，它們的結(jié)構(gòu)、材料和效果同前述實施例1的相似。另一方面，nMOS4N和pMOS 4P的結(jié)構(gòu)可改變?yōu)殡p漏(即雙擴散漏)結(jié)構(gòu)和LDD(即輕摻雜漏)結(jié)構(gòu)。
在隔離膜7上沉積了一個例如SiO2的隔離膜7a，其上沉積了一個整平的隔離膜7b。隔離膜7、7a和7b中制作有接觸孔8a，8a延伸到達電極9Nb和9Pb，第二層布線導(dǎo)線10a通過電極9Nb和9Pb與電極9Na和9Pa電連接。
第二層布線導(dǎo)線10a借助于從下層相繼沉積一個氮化鈦(TiN)勢壘層10a1、一個Al—Si—Cu合金導(dǎo)體層10a2和一個氮化鈦勢壘層10a3的方法來制作。
在隔離膜7b上沉積一個例如SiO2的隔離膜7c以覆蓋第二層布線導(dǎo)線10a。在隔離膜7c上沉積了表面保護膜11。此表面保護膜11用從下層相繼沉積一個SiO2隔離膜11a和一個例如Si3N4的隔離膜11b的方法來制作。
順便說一下，在本實施例4中，如圖16和17所示，前述的p阱6p和n阱6n制作成從外延層2E的表面延伸到半導(dǎo)體襯底本體2S的上部，且p阱6p和n阱6n的雜質(zhì)濃度從外延層2E主表面(雜質(zhì)濃度為Nw)沿深度方向逐漸降低。于是，p阱6p的雜質(zhì)濃度的梯度為從外延層2E表面沿深度方向逐漸降低，致使降低了由a射線造成的載流子(即由子)所引起的影響。具體地說，α射線產(chǎn)生的電子由于濃度梯度而被吸引到了襯底本體2S并防止其進入p阱6p，從而在p阱6p中制作了DRAM MIS存儲器之類的情況下可降低軟錯誤。在p阱6p和n阱6n的外延層2E主表面中的雜質(zhì)濃度Nw約為6×1016原子/cm3，致使p阱6p和n阱6n的雜質(zhì)濃度為5×1015—6×1016原子/cm3。
在圖17中，曲線A示出了外延層2E和外延片狀態(tài)下半導(dǎo)體襯底本體2S的雜質(zhì)濃度分布，表明如上所述外延層2E的雜質(zhì)濃度(NE)低于半導(dǎo)體襯底本體2S的濃度(Ns)。于是，在p-型外延層2E形成于p型半導(dǎo)體襯底本體2S上之后，形成p阱6p，p阱6p的阱濃度(即阱表面的濃度Nw)不受半導(dǎo)體襯底本體2S的p型雜質(zhì)濃度的影響。具體地說，由于p-型外延層2E制作在半導(dǎo)體襯底本體2S上，p阱6p的阱濃度Nw不受半導(dǎo)體襯底本體2S的p型雜質(zhì)彌散的影響，以致此彌散不引起MISFET閾值電壓Vth的起伏。結(jié)果，就半導(dǎo)體襯底本體2S的p型雜質(zhì)濃度彌散而論，比之現(xiàn)有技術(shù)，本發(fā)明可擴大允許濃度的范圍，以致可降低半導(dǎo)體集成電路器件的成本。換言之，在現(xiàn)有技術(shù)中，只可使用窄的半導(dǎo)體襯底本體2S的p型雜質(zhì)濃度范圍，從而提高了半導(dǎo)體集成電路器件的成本。
為比較起見，在圖18和19中繪出了現(xiàn)有技術(shù)上述兩種情況的雜質(zhì)濃度分布。順便說一下，圖18相當(dāng)于1991年8月10日日本應(yīng)用物理學(xué)會出版的“應(yīng)用物理”第60卷第8期P761—763上所述的前述技術(shù)情況，而圖19相當(dāng)于日本專利公開260832/1989所述的前述技術(shù)情況。
在圖18所示技術(shù)中，半導(dǎo)體襯底本體SB1的雜質(zhì)濃度NS1高于外延層EP1的濃度。而且，從設(shè)定雜質(zhì)濃度的觀點，阱WLL1形成在外延層中。這要求外延層做得比阱WLL1厚，為Wep1。簡言之，外延層的厚度Wepl需大于阱WLL1的深度。而且，此時的阱WLL1是通過從其表面把雜質(zhì)注入到外延層EP1的方法形成的，致使襯底表面的雜質(zhì)濃度高于襯底內(nèi)部。
在圖19所示技術(shù)中，半導(dǎo)體襯底本體SB2和外延層EP2的雜質(zhì)濃度都設(shè)定得低，為NS2。阱WLL2制作成延伸得比外延層EP2的深度Wep2更深，為Ww2。此時的阱WLL2用在已摻有制阱用雜質(zhì)的半導(dǎo)體襯底本體SB2上形成外延層EP2時進行擴散(即半導(dǎo)體襯底本體SB2的雜質(zhì)從半導(dǎo)體襯底本體擴散到外延層EP2)的方法來制作。結(jié)果，在襯底表面的雜質(zhì)濃度NS3低，為NS3而在外延層EP2同半導(dǎo)體襯底本體SB2之間的邊界區(qū)的濃度高，為NS4，并在半導(dǎo)體襯底本體內(nèi)部變得更低。
下面，參照圖20—24來描述制造本實施例4的半導(dǎo)體集成電路器件的工藝。
首先，如圖20所示，在鏡面片2W由p型硅單晶構(gòu)成的半導(dǎo)體襯底本體2S的母體材料的鏡面表面上與前述實施例1相似，用采用的SiH4和H2氣的CVD方法形成由導(dǎo)電類型與鏡面片2W相同且所含雜質(zhì)的濃度較鏡面片2W更低的外延層2E。
此外，鏡面片2W的雜質(zhì)濃度約為1.5×1015原子/cm2。而且，外延層2E的厚度WE約為例如1μm。
接著，在鏡面片2W的預(yù)定區(qū)域制作一個由SiO2構(gòu)成的隔離膜12a，其厚度約為40nm。此后，用CVD之類的方法在鏡面2W的預(yù)定區(qū)域沉積一層Si3N4構(gòu)成的厚度例如為50nm的隔離膜(未示出)。
之后，用干法刻蝕之類的方法從Si3N4隔離膜清除n阱制作區(qū)中的那部分膜。然后，采用Si3N4隔離膜中p阱制作區(qū)的那部分膜和抗蝕劑膜作為掩模，用諸如制作n阱所用的磷等n型雜質(zhì)離子對外延層2E的暴露部分進行摻雜。此時的離子注入能量約為125Kev，劑量約為2×1013原子/cm2。
此后，用p阱制作區(qū)上的那部分Si3N4隔離膜作掩模來形成n阱側(cè)外延層2E上的厚度約為120nm的隔離膜12b。之后，用n阱制作區(qū)上的隔離膜作為離子注入掩模，用諸如形成例如p阱的硼等p型雜質(zhì)對外延層2E的暴露部分進行摻雜。此時的離子注入能量約為60Kev，而劑量約為例如8×1012原子/cm2。
接著，對鏡面片2W進行例如3小時的延展擴散的退火處理，以形成例如深度約為3μm的p阱6p和n阱6n。此時的處理溫度約為例如1200℃。
在本實施例4的這一退火處理中，p阱6p和n阱6n從外延層2E的表面擴展到鏡面片2W的上部且其雜質(zhì)濃度變?yōu)閺耐庋訉?E的表面沿深度方向逐漸降低。p阱6p和n阱6n的雜質(zhì)濃度為5×1015—6×1016原子/cm3。
接著，如圖22所示，從下層相繼沉積一個襯墊氧化膜12c和未示出的不可氧化的Si3N4隔離膜。之后，清除元件分隔區(qū)中的不可氧化的隔離膜而留下元件制作區(qū)中的不可氧化隔離膜。
此后，用留下的未被清除的不可氧化隔離膜作為掩模來選擇性地在元件分隔區(qū)中形成場隔離膜3。之后，如圖23所示，在被場隔離膜3所包圍的元件制作區(qū)中用熱氧化方法形成由SiO2構(gòu)成的厚度約為例如180的柵隔離膜4Nc和4Pc。
于是在本實施例4中，柵隔離膜4Nc和4Pc也由于它們是形成在外延層2E上而被賦予優(yōu)良的薄膜質(zhì)量，致使其擊穿電壓能得以改善。而且，柵隔離膜4Nc和4Pc的缺陷密度可改善一個數(shù)量級以上。
接著，在柵隔離膜4Nc和4Pc上同時形成例如低阻n型多晶硅構(gòu)成的柵電極4Nd和4Pd。之后，用這些柵電極4Nd和4Pd作為掩模，由分別的離子注入步驟形成成對的半導(dǎo)體區(qū)4Na和4Nb以及成對的半導(dǎo)體區(qū)4Pa和4Pb，從而在外延片2WE上形成的nMOS 4N和pMOS 4P。
此處，柵電極4Nd和4Pd不局限于由元素多晶硅所構(gòu)成的那些，而可作多種修改。例如，柵電極4Nd和4Pd可有所謂的“多晶硅化物(poly—cide)結(jié)構(gòu)”，其中在低阻多晶硅上沉積了一個難熔金屬硅化物膜。
而且，用劑量約為例如1×1015原子/cm2的砷離子進行摻雜的方法，制作nMOS 4N的半導(dǎo)體區(qū)4Na。另一方面，用劑量約為例如1×1015原子/cm2的BF2離子進行摻雜的方法，制作pMOS 4P的半導(dǎo)體區(qū)4Pa。
順便說一下，如前所述，半導(dǎo)體區(qū)4Na、4Nb、4Pa和4Pb可以是雙擴散漏結(jié)構(gòu)或LDD結(jié)構(gòu)。
此后，如圖24所示，用CVD之類的方法在外延片2WE上沉積SiO2隔離膜7。此隔離膜7主要由含B2O3和P2O5的BPSG(即硼磷硅化物玻璃)組成。
接著，在隔離膜7中形成連接孔8，用來使nMOS 4N的半導(dǎo)體區(qū)4Na和4Nb以及pMOS 4P的半導(dǎo)體區(qū)4Pa和4Pb暴露出來。之后，用濺射或蒸發(fā)方法在外延片2WE上沉積Al—Si—Cu合金的導(dǎo)電膜9。
接著，用干法刻蝕之類的方法使導(dǎo)電膜9圖形化以形成電極9Na、9Nb、9Pa、9Pb、9Sa和9Sb。之后，用CVD之類的方法在外延片2WE上沉積例如SiO2的隔離膜7a。然后，用CVD之類的方法在隔離膜7a上沉積SiO2的整平隔離膜7b。
然后，用CMP(即化學(xué)機械拋光)之類的方法展平該整平隔離膜7b。之后，如圖16所示，用干法刻蝕方法在隔離膜7、7a和7b中形成接觸孔8a。
接著，用濺射或蒸發(fā)方法，從下層相繼在外延片2WE上沉積例如TiN勢壘層10a1、Al—Si—Cu合金導(dǎo)電層10a2以及TiN勢壘層10a3。
接著，用干法刻蝕之類的方法對這些勢壘層10a1和10a3以及導(dǎo)電層10a2進行圖形化以形成第二層布線導(dǎo)線10a。之后，用CVD之類的方法在外延片2WE上沉積例如SiO2隔離膜7C。
此后，用CVD之類的方法在隔離膜7c上沉積SiO2隔離膜11a。然后用CVD或類似方法在隔離膜11a上沉積Si3N4隔離膜11b，以形成表面保護膜11。
之后，從外延片2WE分割出單個的半導(dǎo)體芯片以制造半導(dǎo)體集成電路器件1，如圖16所示。
此處，倘若將本實施例4的結(jié)構(gòu)用于4M DRAM(即4兆位動態(tài)RAM)，柵隔離膜的性能(例如柵擊穿電壓)結(jié)果示于圖25。
圖25示出了制造4M DRAM的工藝執(zhí)行到制作柵隔離膜的步驟后，制備出對其柵擊穿電壓進行評估的MOS電容器的情況下的柵隔離膜的性能。
此處假設(shè)柵隔離膜的厚度約為18nm；柵電極的面積約為4.8mm2；柵電極由摻磷的多晶硅構(gòu)成。
橫坐標表示外延層厚度WE。另一方面，縱坐標表示測量半導(dǎo)體晶片(即外延片)上大約200個MOS電容器的擊穿特性，然后根據(jù)下列標準確定好壞品的方法，從下述方程計算得到的缺陷蜜度。然而，密度一般表示為參照不帶外延層的MOSFET的鏡面片的相對值。
確定擊穿電壓無問題產(chǎn)品的標準是電場＞10MV/cm。此處的電流密度約為1μA。對于柵缺陷密度D、所測電容器的數(shù)目P和廢品電容器的數(shù)目N，D＝(100/4.8)ln((P－N)/P)。
由于圖25所見的本實施例4的結(jié)構(gòu)，可確認，比起柵隔離膜形成在鏡面片上的情況，缺陷密度可再降低一個數(shù)量級以上，從而提供了優(yōu)良的柵擊穿性能。
如此前所述，根據(jù)本實施例4，除了前述實施例1所獲得的效果外還可獲得以下效果。(1)可采用與在鏡面片上制作CMOS電路完全相同的工藝來制造半導(dǎo)體集成電路器件。結(jié)果，在設(shè)計或制造工藝中無需任何改變就可制作在外延片2WE上帶有CMOS電路的半導(dǎo)體集成電路器件。(2)由于外延層2E的雜質(zhì)濃度做成低于半導(dǎo)體襯底本體2S的濃度，半導(dǎo)體襯底本體2S的電阻就可做成低于外延層2E的電阻以改善抗閉鎖性能。(實施例5)圖26(A)剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分。
如圖26(A)所示，本實施例5的半導(dǎo)體集成電路器件1以16M DRAM為例。圖26(B)是一電路圖，示出了DRAM的一個存儲單元。在圖26(A)中，左邊示出了存儲單元區(qū)而右邊示出了外圍電路區(qū)。順便說一下，此外圍電路區(qū)的結(jié)構(gòu)與實施例4的相同，故不再贅述。
在本實施例5中，同前述實施例4一樣，外延層2E的雜質(zhì)濃度也做成低于半導(dǎo)體襯底本體2S的濃度。
如圖26(A)和26(B)所示，一個存儲單元由一個轉(zhuǎn)移MOSFET13和一個電容器14構(gòu)成。
轉(zhuǎn)移MOSFET13由一對形成在p阱6p1中的半導(dǎo)體區(qū)13a和13b、一個形成在外延層2E上的柵隔離膜13C、以及一個形成在柵隔離膜13C上的柵電極13d所組成。
此處在存儲單元區(qū)中，p阱6p1也制作成從外延層2E表面延伸到半導(dǎo)體襯底本體2S的上部，位于比外延層2E更深處。而且，如在前述實施例4中那樣，p阱6p1的雜質(zhì)濃度做成沿半導(dǎo)體襯底2的深度方向逐漸降低。
成對的半導(dǎo)體區(qū)13a和13b用砷等n型雜質(zhì)摻雜。在本實施例5中，這些半導(dǎo)體區(qū)13a和13b形成在氧沉淀引起的缺陷較少的外延層2E中，致使可降低結(jié)漏電流以改善DRAM的性能、可靠性和成品率。
位線(BL)15電連接于一個半導(dǎo)體區(qū)13a。此位線15由例如一個由低阻多晶硅構(gòu)成的導(dǎo)電層15a和一個形成在前者上并由硅化鎢之類構(gòu)成的導(dǎo)電層15b所組成。
另一方面，電容器14的一個下電極14a電連接于其它半導(dǎo)體區(qū)13b。在本實施例5中，半導(dǎo)體區(qū)13b形成在氧沉淀引起的缺陷較少的外延層2E中，以致可抑制電容器14中積累的電荷的泄漏以延長電荷存儲時間，從而改善刷新特性。
電容器14制作成鰭狀并由下電極14a、上電極14b和兩電極之間插入的未示出的隔離膜所組成。然而，電容器的形狀不局限于鰭狀而可作各種修改，例如可為圓柱形。
順便說一下，轉(zhuǎn)移MOSFET13的柵電極13d也起字線(WL)的作用。而且，圖26(A)中的參考號16a和16b表示溝道停止區(qū)。
于是在本實施例5中，除了前述實施例1中所獲得的，也可獲得下列效果。
具體地說，由于待要電連接到電容器14的下電極14a的半導(dǎo)體區(qū)13b制作在外延層2E中，故可抑制積累在電容器14中的電荷的泄漏以延長電荷儲存時間，從而改善刷新水平。結(jié)果就有可能改善DRAM的性能、可靠性和成品率。(實施例6)圖27(A)剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分。
如圖27(A)所示，本實施例6的半導(dǎo)體集成電路器件1以4M SRAM(即4M位靜態(tài)RAM)為例。如前述實施例4那樣，在本實施例6中，外延層2E的雜質(zhì)濃度也做成低于半導(dǎo)體襯底本體2S的濃度。圖27(B)是一個電路圖，示出了SRAM的一個存儲單元。
在本實施例6中，如圖27(A)和27(B)所示，在半導(dǎo)體襯底2中，存儲單元區(qū)由一個p阱6p2制作，而外圍電路區(qū)由n阱6n1制作。
同前述實施例4和5一樣，這些p阱6p2和n阱6n1制作成從外延層2E的表面延伸到半導(dǎo)體襯底本體2S的上部。而且，它們的雜質(zhì)濃度做成與前述實施例4一樣沿半導(dǎo)體襯底的深度方向逐漸降低。
存儲單元區(qū)由一個轉(zhuǎn)移MOSFET17、一個驅(qū)動MOSFET18和一個負載MOSFET19構(gòu)成。
轉(zhuǎn)移MOSET17由一對形成在p阱6p2上部的半導(dǎo)體區(qū)17a和17b、一個形成在外延層2E上的柵隔離膜17c以及一個形成在柵隔離膜17c上的柵電極17d所組成。
這些半導(dǎo)體區(qū)17a和17b用砷等n型雜質(zhì)摻雜。半導(dǎo)體區(qū)17a通過第一層布線導(dǎo)線10電連接到位線15(BL和BL)。其它半導(dǎo)體區(qū)17b電連接到驅(qū)動MOSFET18的柵電極18d。
順便說一下，轉(zhuǎn)移MOSFET17和驅(qū)動MOSFET18的柵電極17d和18d通過在低阻多晶硅構(gòu)成的導(dǎo)電膜上沉積一層難熔金屬硅化物的方法來制作，而轉(zhuǎn)移MOSFET17的柵電極17d與字線WL連接。
而且，柵隔離膜17c和18c由例如SiO2構(gòu)成。再者，雖然未示出，驅(qū)動MOSFET18的成對半導(dǎo)體區(qū)定位于沿柵電極18d的溝道長度方向。
負載MOSFET19由一個低阻多晶硅構(gòu)成的柵電極19a以及一對通過柵隔離膜19b形成在柵電極19a上的半導(dǎo)體區(qū)19c和19d所組成，并由低阻多晶硅構(gòu)成。半導(dǎo)體區(qū)19c和19d用砷之類的n型雜質(zhì)摻雜。
外圍電路區(qū)由例如pMOS 4P組成。此pMOS 4P由形成在n阱6n1上部的半導(dǎo)體區(qū)4Pa和4Pb、形成在外延層2E上的隔離膜4Pc、以及形成在柵隔離膜4Pc上的柵電極4Pd所組成。這些半導(dǎo)體區(qū)4pa和4Pb用硼之類的p型雜質(zhì)摻雜。
在本實施例6中，除了前述實施例1所獲得的效果之外，還可獲得下列效果。
具體地說，根據(jù)本實施例6的結(jié)構(gòu)，SRAM的存儲單元(MC)形成在由氧沉淀引起的缺陷較少的外延層2E上，致使可降低轉(zhuǎn)移MOSFET17的成對半導(dǎo)體區(qū)17a和17b中以及驅(qū)動MOS-FET18的未繪出的成對半導(dǎo)體區(qū)中在構(gòu)成存儲單元(MC)時的結(jié)漏電流。結(jié)果，可改善數(shù)據(jù)儲單保留特性(例如數(shù)據(jù)保存水平)以降低數(shù)據(jù)保存故障百分比。因此有可能改善SRAM的性能、可靠性和成品率。(實施例7)圖28剖面示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件的主要部分。
如圖28所示，本實施例7的半導(dǎo)體集成電路器件1以快速存儲器(即快速電可擦可編程ROM—EEPROM)為例。在本實施例7中，如前述實施例4那樣，外延層2E的雜質(zhì)濃度也做成低于半導(dǎo)體襯底本體2S的濃度。
在本實施例7中，半導(dǎo)體襯底2上也形成有一個p阱6p3和一個n阱6n2。同前述實施例4—6一樣，這些p阱6p3和n阱6n2制作成從外延層2E表面延伸到半導(dǎo)體襯底本體2S的上部。而且，如前述實施例4一樣，它們的雜質(zhì)濃度做成沿半導(dǎo)體區(qū)2的深度方向逐漸降低。
存儲器單元區(qū)由一個存儲器單元MC1形成。此存儲器單元由一個MOSFET構(gòu)成。存儲器單元MC1由一對形成在p阱6p3上部的半導(dǎo)體區(qū)20a和20b、一層形成在外延層2E上的柵隔離膜20c、一個形成在柵隔離膜20c的浮柵電極20d、一個通過未示出的隔離膜形成在浮柵電極20d上的控制柵電極20e所組成。
半導(dǎo)體區(qū)20a由半導(dǎo)體區(qū)20a1和形成在前者中的半導(dǎo)體區(qū)20a2所組成。半導(dǎo)體區(qū)20a1用磷之類的n-型雜質(zhì)摻雜，而半導(dǎo)體區(qū)20a2用砷之類的n+型雜質(zhì)摻雜。
而且，其它半導(dǎo)體區(qū)20b由半導(dǎo)體區(qū)20b1和形成在前者中的半導(dǎo)體區(qū)20b2所組成。半導(dǎo)體區(qū)20b1用硼之類的p+型雜質(zhì)摻雜，而半導(dǎo)體區(qū)20b2用砷之類的n+型雜質(zhì)摻雜。
另一方面，外圍電路區(qū)由例如nMOS 4N和pMOS 4P組成。nMOS 4N由形成在p阱6p3上部的成對的半導(dǎo)體區(qū)4Na和4Nb、形成在外延層2E上的柵隔離膜4Nc以及形成在柵隔離膜4Nc上的柵電極4Nd所組成。這些半導(dǎo)體區(qū)4Na和4Nb用磷等n型雜質(zhì)摻雜。
pMOS 4P由形成在n阱6n2上部中的成對的半導(dǎo)體區(qū)4Pa和4Pb、形成在外延層2E上的柵隔離膜4Pc以及形成在柵隔離膜4Pc上的柵電極4Pd所組成。這些半導(dǎo)體區(qū)4Pa和4Pb用硼等p型雜質(zhì)摻雜。
nMOS 4N的半導(dǎo)體區(qū)4Na和pMOS 4P的半導(dǎo)體區(qū)4Pa通過第一層布線導(dǎo)線10電連接以構(gòu)成CMOS電路。
于是，在本實施例7中，除了前述實施例1所獲得的效果外，還可獲得下述效果具體地說，在本實施例7的結(jié)構(gòu)中，快速存儲器(即EEP-ROM)的存儲單元形成在氧沉淀之類的缺陷較少的外延層2E上，故可提高柵隔離膜20c的擊穿電壓以改善數(shù)據(jù)編程電阻。而且可降低擦去數(shù)據(jù)時的擦去彌散。結(jié)果就有可能改善快速存儲器(即EEPROM)的性能、可靠性和成品率。
雖然結(jié)合實施例已具體描述了本發(fā)明，但本發(fā)明并不局限于前述的實施例1—7，而是可自然地作各種修正而不超越其要旨。
例如，前述實施例1—3描述了吸雜層由多晶硅構(gòu)成的情況。但吸雜層的形成方法也可以是在半導(dǎo)體襯底的背面機械地形成一個加工損傷；恰當(dāng)?shù)卣{(diào)整或沉淀存在于半導(dǎo)體襯底本體中的氧元素；或用碳離子對半導(dǎo)體襯底摻雜。另一方面，此結(jié)構(gòu)也可省去吸雜層。在恰當(dāng)調(diào)整或沉淀前述半導(dǎo)體襯底本體中的氧元素的方法中，借助于設(shè)定氧濃度為 9×1017原子/cm3的辦法可增強襯底的吸雜效果。同時，柵隔離膜可形成在半導(dǎo)體襯底本體上的外延層上且不含氧元素，從而改善柵隔離膜的擊穿特性。特別是在柵隔離膜直接形成在半導(dǎo)體襯底本體主表面上的現(xiàn)有技術(shù)中，若半導(dǎo)體襯底本體中的氧濃度做成高達9×1017原子/cm3，氧就會沉淀在前述的主表面中，以致形成不了潔凈的柵隔離膜，使柵隔離膜的擊穿特性變壞。因此，在現(xiàn)有技術(shù)中，必須降低氧濃度，使吸雜作用不充分。
而且，前述實施例1—7描述了外延層用外延生長方法采用SiH4氣來制作的情況。但本發(fā)明不局限于此而可作各種修改。例如，外延層也可用使用四氯化硅(SiCl4)氣體的外延生長方法來制作。
前述實施例1、2和4—7描述了半導(dǎo)體襯底本體和外延層由p-型硅構(gòu)成的情況。但本發(fā)明不局限于此而可作修改，使半導(dǎo)體襯底本體和外延層由n-型硅構(gòu)成。而且在前述實施例3中，半導(dǎo)體襯底本體和外延層可由n-型硅構(gòu)成，而p+型半導(dǎo)體區(qū)可改由n+型硅構(gòu)成。
而且，前述實施例3描述了把用來抑制閉鎖的p+型半導(dǎo)體區(qū)形成在整個半導(dǎo)體襯底本體上的情況。但本發(fā)明不局限于此而可作各種修改。例如，p+型半導(dǎo)體區(qū)可形成在CMOS電路制作區(qū)的下面。
此外，前述的實施例3描述了p+型半導(dǎo)體區(qū)形成在離半導(dǎo)體襯底本體主表面一預(yù)定深度處的情況。但本發(fā)明不局限于此而可修正，使p+型半導(dǎo)體區(qū)2B形成在半導(dǎo)體襯底本體2S的主表面上，如圖29所示。順便說一下，圖30示出了外延層2E形成在圖29的半導(dǎo)體襯底本體2S上的情況。
在具有前述實施例3所述的結(jié)構(gòu)的半導(dǎo)體集成電路器件中，前述實施例2的半導(dǎo)體集成電路器件的無缺陷層可以形成在外延層的下面。
而且，結(jié)合前述實施例1—3描述過的技術(shù)也可用于另一種半導(dǎo)體集成電路器件，如帶有諸如以DRAM、SRAM或ROM(只讀存儲器)為代表的快速存儲器之類的半導(dǎo)體存儲器電路。
前述實施例1—7的技術(shù)還可用于帶有諸如所謂“微計算機”的邏輯電路的半導(dǎo)體集成電路器件。
此外，尺寸大到12英寸的半導(dǎo)體襯底本體2S可能是有用的。
在迄今所作的描述中，本發(fā)明描述了應(yīng)用于帶有CMOS電路的半導(dǎo)體集成電路器件的情況。但本發(fā)明不局限于此而可作多種修改。例如，本發(fā)明可用于另一種半導(dǎo)體集成電路器件，如帶有雙極晶體管的半導(dǎo)體集成電路器件或帶有由雙極晶體管和CMOS電路構(gòu)成的BiCMOS電路的半導(dǎo)體集成電路器件。在迄今所作的描述中，采用了MOSFET，但本發(fā)明不局限于此。例如，也可采用MISFET(即金屬絕級體半導(dǎo)體FET)，其柵隔離膜由半導(dǎo)體單晶層(或外延層)2E形成的熱氧化的SiO2和形成在SiO2上的氮化硅(SiN)膜組成。
下面簡述一下本發(fā)明可獲得的效果。(1)根據(jù)本發(fā)明的半導(dǎo)體晶片制造工藝，無需采用價高的高摻雜半導(dǎo)體襯底本體，致使可降低能實現(xiàn)元件高性能和可靠性的半導(dǎo)體晶片的成本。(2)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，借助于在半導(dǎo)體單晶層上制作MOSFET柵隔離膜，可制作薄膜質(zhì)量優(yōu)良的柵隔離膜，致使柵隔離膜擊穿電壓提高以降低柵隔離膜的缺陷密度。而且，無需采用價高的高摻雜半導(dǎo)體襯底本體，而半導(dǎo)體單晶層可減薄以降低具有高性能和可靠性元件的半導(dǎo)體集成電路器件的成本。結(jié)果就有可能改善半導(dǎo)體集成電路器件的性能、成品率和可靠性，并有可能降低半導(dǎo)體集成電路器件的成本。(3)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，當(dāng)在半導(dǎo)體襯底上制造阱之類的半導(dǎo)體區(qū)時，雜質(zhì)濃度和深度選取的自由度是如此之高，以致很容易控制制作。結(jié)果就有可能減少次品，從而改善成品率。而且，可降低半導(dǎo)體集成電路器件的成本。(4)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，半導(dǎo)體襯底本體的雜質(zhì)濃度做成高于半導(dǎo)體單晶層的濃度，從而可相對降低半導(dǎo)體襯底本體的電阻以改善抗閉鎖性能。結(jié)果就有可能進一步改善半導(dǎo)體集成電路器件的性能、成品率和可靠性。(5)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，由于第一半導(dǎo)體區(qū)用離了注入法和熱擴散法來制作，故當(dāng)采用半導(dǎo)體襯底本體上帶有半導(dǎo)體單晶層的半導(dǎo)體晶片來制造時，采用與帶有所謂“鏡面片”的半導(dǎo)體集成電路器件相同的方法而不必改變?nèi)魏卧O(shè)計或制造工藝，就可制造半導(dǎo)體集成電路器件。(6)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，由于把動態(tài)隨機存取存儲器的存儲元件制作在氧沉淀之類的缺陷較少的半導(dǎo)體單晶層上，故有可能降低存儲單元轉(zhuǎn)移MOSFET源區(qū)和漏區(qū)中的結(jié)漏電流。而且，由于可抑制存儲單元電容器中的電荷泄漏以延長電荷儲存時間，就有可能改善刷新特性。結(jié)果就有可能改善動態(tài)隨機存取存儲器的性能、可靠性和成品率。(7)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，由于靜態(tài)隨機存取存儲器的存儲單元制作在氧沉淀之類的缺陷較少的半導(dǎo)體單晶層上，故可降低構(gòu)成存儲單元的MOSFET的源區(qū)和漏區(qū)的結(jié)漏電流以改善數(shù)據(jù)儲存保留特性(例如數(shù)據(jù)保留水平)，從而降低數(shù)據(jù)保留故障百分比。結(jié)果就有可能改善靜態(tài)隨機存取存儲器的性能、可靠性和成品率。(8)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件制造工藝，把可電和數(shù)據(jù)編程的只讀存儲器的存儲單元制作在氧沉淀之類的缺陷較少的半導(dǎo)體單晶層上，從而可改善數(shù)據(jù)編程電阻。而且，可減少數(shù)據(jù)擦除的彌散。結(jié)果就有可能改善可電擦除和數(shù)據(jù)編程的只讀存儲器的性能、可靠性和成品率。
權(quán)利要求
1.一種制造半導(dǎo)體集成電路器件的工藝，它包含下列步驟制備一個含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體，其表面上形成有一層與上述雜質(zhì)導(dǎo)電類型相同而濃度不高于上述半導(dǎo)體襯底本體的半導(dǎo)體單晶層；形成一個從上述半導(dǎo)體單晶層表面延伸到上述半導(dǎo)體襯底本體上部并具有同上述雜質(zhì)相同的導(dǎo)電類型且其雜質(zhì)濃度沿上述半導(dǎo)體單晶層的深度逐漸降低的第一半導(dǎo)體區(qū)；以及在上述半導(dǎo)體區(qū)上形成一個氧化物膜。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造方法，還包含以下步驟在形成上述第一半導(dǎo)體區(qū)的步驟中，用離子對上述半導(dǎo)體單晶層進行摻雜并使上述雜質(zhì)熱擴散。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件制造方法，其中所述的第一半導(dǎo)體區(qū)是一個待用來形成互補MISFET電路的阱。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件制造方法，其中所述的氧化膜是MOSFET的柵隔離膜。
5.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件制造方法，其中在形成上述半導(dǎo)體單晶層的步驟中，上述半導(dǎo)體單晶層的厚度制作成不小于上述氧化膜的一半。
6.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件制造方法，其中所述的半導(dǎo)體襯底本體和所述的半導(dǎo)體單晶層由p型硅單晶或n型硅單晶構(gòu)成。
7.一種半導(dǎo)體集成電路器件，它包含一個含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體；一個形成在上述半導(dǎo)體襯底本體表面上并含有導(dǎo)電類型與上述雜質(zhì)相同而濃度不低于上述半導(dǎo)體襯底本體中雜質(zhì)濃度的半導(dǎo)體單晶層；一個其雜質(zhì)濃度沿上述半導(dǎo)體單晶層的深度逐漸降低并形成為從上述半導(dǎo)體單晶層延伸到上述半導(dǎo)體襯底本體上部的第一半導(dǎo)體區(qū)；以及一個形成在上述第一半導(dǎo)體區(qū)上的氧化膜。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中所述的第一半導(dǎo)體區(qū)是一個用來形成互補MOSFET電路的阱。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，其中所述的氧化膜是MISFET的柵隔離膜。
10.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中所述的半導(dǎo)體襯底本體和所述的半導(dǎo)體單晶層由p型硅單晶或n型硅單晶構(gòu)成。
11.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，還包含形成在上述半導(dǎo)體單晶層上的一個動態(tài)隨同存取存儲器的存儲單元和外圍電路，其中所述的氧化膜是組成上述存儲單元和上述外圍電路的MISFET的柵隔離膜。
12.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，還包含形成在上述半導(dǎo)體單晶層上的一個靜態(tài)隨機存取存儲器的存儲單元和外圍電路，其中所述的氧化膜是組成上述存儲單元和上述外圍電路的MISFET的柵隔離膜。
13.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，還包含形成在上述半導(dǎo)體單晶層上的一個能夠電擦除和數(shù)據(jù)編程的只讀存儲器的存儲單元和外圍電路，其中所述的氧化膜是組成上述存儲單元和上述外圍電路的MISFET的柵隔離膜。
14.一種制造半導(dǎo)體集成電路器件的工藝，它包含下列步驟制備一個含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體，其表面上形成有一層與上述雜質(zhì)導(dǎo)電類型相同且濃度與指定的一種上述雜質(zhì)濃度相同的半導(dǎo)體單晶層；以及在上述半導(dǎo)體單晶層上形成一個氧化膜。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件制造工藝，還包含下述步驟在上述半導(dǎo)體襯底本體表面的至少一個區(qū)域中形成一個重摻雜的半導(dǎo)體區(qū)，其導(dǎo)電類型與上述半導(dǎo)體襯底本體的相同而濃度更高。
16.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件制造工藝，其中在形成上述半導(dǎo)體單晶層的步驟中，上述半導(dǎo)體單晶層的厚度大于將要在上述半導(dǎo)體襯底本體中形成的互補MOSFET電路制作阱的深度。
17.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件制造工藝，還包括形成一個帶有用來捕捉金屬沾污元素的陷阱區(qū)的上述半導(dǎo)體襯底本體的步驟。
18.一種半導(dǎo)體集成電路器件，它包含一個含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體；一個形成在上述半導(dǎo)體襯底本體表面上并含有導(dǎo)類型與上述雜質(zhì)相同且濃度同指定的一種上述雜質(zhì)濃度相同的雜質(zhì)的半導(dǎo)體單晶層；以及一個形成在上述半導(dǎo)體單晶層上的氧化膜。
19.根據(jù)權(quán)利要求18的半導(dǎo)體集成電路器件，還包含一個形成在上述半導(dǎo)體襯底本體上的互補MISFET電路；以及一個形成在比用來形成上述互補MISFET電路的阱更深處且至少形成在上述半導(dǎo)體襯底本體表面中一個區(qū)域內(nèi)并含有導(dǎo)電類型與上述半導(dǎo)體襯底本體的相同而濃度比上述雜質(zhì)濃度更高的雜質(zhì)的重摻雜半導(dǎo)體區(qū)。
20.一種制造半導(dǎo)體晶片的工藝，它包含下述步驟在含有預(yù)定導(dǎo)電類型的半導(dǎo)體襯底本體表面上形成一個半導(dǎo)體單晶層，它含有導(dǎo)電類型與上述雜質(zhì)的相同且濃度與指定的一種上述雜質(zhì)濃度相同的雜質(zhì)。
21.根據(jù)權(quán)利要求20的半導(dǎo)體晶片制造工藝，還包含下列步驟在形成帶有上述半導(dǎo)體單晶層的上述半導(dǎo)體襯底本體的表面的步驟之前，在鏡面拋光上述半導(dǎo)體襯底本體的表面之后，在上述半導(dǎo)體襯底本體的表面上形成一個無缺陷層。
22.根據(jù)權(quán)利要求21的半導(dǎo)體晶片制造工藝，其中在形成上述半導(dǎo)體單晶層的步驟中，上述半導(dǎo)體單晶層的厚度做成不小于待要形成在上述半導(dǎo)體單晶層上的MISFET柵隔離膜的一半。
23.根據(jù)權(quán)利要求22的半導(dǎo)體晶片制造工藝，還包含下述步驟使上述半導(dǎo)體襯底本體至少在其表面一個區(qū)域內(nèi)形成一個重摻雜半導(dǎo)體區(qū)，它含有導(dǎo)電類型與上述半導(dǎo)體襯底本體的相同的雜質(zhì)且濃度高于上述半導(dǎo)體襯底本體的雜質(zhì)濃度。
24.根據(jù)權(quán)利要求23的半導(dǎo)體晶片制造工藝，其中在形成上述半導(dǎo)體單晶層的步驟中，上述半導(dǎo)體單晶層的深度大于待要形成在上述半導(dǎo)體襯底本體中的互補MISFET電路制作阱的深度。
25.根據(jù)權(quán)利要求24的半導(dǎo)體晶片制造工藝，還包含形成帶有用來捕捉金屬沾污元素的陷阱區(qū)的上述半導(dǎo)體襯底本體的步驟。
26.根據(jù)權(quán)利要求25的半導(dǎo)體晶片制造工藝，其中所述的半導(dǎo)體襯底本體和上述半導(dǎo)體單晶層由p型硅單晶或n型硅單晶構(gòu)成。
27.一種半導(dǎo)體晶片，它包含一個形成在含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體表面上的半導(dǎo)體單晶層，且含有導(dǎo)電類型與上述雜質(zhì)相同且濃度與指定的一種上述雜質(zhì)相同的雜質(zhì)。
28.根據(jù)權(quán)利要求27的半導(dǎo)體晶片，還包含一個重摻雜半導(dǎo)體區(qū)，它含有導(dǎo)電類型與上述半導(dǎo)體襯底本體雜質(zhì)相同且濃度高于上述半導(dǎo)體襯底本體的雜質(zhì)，并形成在比待要在上述半導(dǎo)體襯底本體和上述半導(dǎo)體襯底本體表面上至少一個區(qū)域中形成的互補MOS-FET電路制作阱更深處。
29.一種制造半導(dǎo)體集成電路器件的工藝，它包含下列步驟制備一個含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體，其表面上形成一半導(dǎo)體單晶層；該單晶層含有導(dǎo)電類型與上述雜質(zhì)相同的雜質(zhì)且濃度不高于上述半導(dǎo)體襯底本體的雜質(zhì)濃度；形成一個從上述半導(dǎo)體單晶層表面延伸到上述半導(dǎo)體襯底本體上部且其雜質(zhì)濃度沿上述半導(dǎo)體單晶層的深度逐漸降低的第一半導(dǎo)體區(qū)；以及在上述半導(dǎo)體區(qū)上形成一個氧化膜。
30.根據(jù)權(quán)利要求29的半導(dǎo)體集成電路器件制造方法，還包含下列步驟在形成上述第一半導(dǎo)體區(qū)的步驟中，用離子對上述半導(dǎo)體單晶層摻雜并使上述雜質(zhì)熱擴散。
31.根據(jù)權(quán)利要求30的半導(dǎo)體集成電路器件制造方法，其中所述的第一半導(dǎo)體區(qū)是一個待用于形成互補MISFET電路的阱。
32.根據(jù)權(quán)利要求31的半導(dǎo)體集成電路器件制造方法，其中所述的氧化膜是MOSFET的柵隔離膜。
33.根據(jù)權(quán)利要求32的半導(dǎo)體集成電路器件制造方法，其中在形成半導(dǎo)體單晶層的步驟中，上述半導(dǎo)體單晶層的厚度做成不小于上述氧化膜厚度的一半。
34.根據(jù)權(quán)利要求33的半導(dǎo)體集成電路器件制造方法，其中所述的半導(dǎo)體襯底本體和所述的半導(dǎo)體單晶層由p型硅單晶或n型硅單晶構(gòu)成。
35.一種半導(dǎo)體晶片，它包括一個形成在含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體表面上的半導(dǎo)體單晶層，并含有導(dǎo)電類型與上述雜質(zhì)相同的雜質(zhì)且厚度在0.3μm到3μm范圍內(nèi)。
36.根據(jù)權(quán)利要求35的半導(dǎo)體晶片，其中所述的半導(dǎo)體單晶層的厚度在0.3μm到1μm的范圍內(nèi)。
37.一種制造半導(dǎo)體晶片的工藝，它包含下列步驟在含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體的表面上形成一個半導(dǎo)體單晶層，它含有導(dǎo)電類型同上述雜質(zhì)相同的雜質(zhì)而厚度在0.3μm到3μm的范圍內(nèi)。
38.根據(jù)權(quán)利要求37的半導(dǎo)體晶片制造工藝，其中所述的半導(dǎo)體單晶層的厚度在0.3μm到1μm的范圍內(nèi)。
全文摘要
在含有預(yù)定導(dǎo)電類型雜質(zhì)的半導(dǎo)體襯底本體的主表面上形成一個外延層，它含有導(dǎo)電類型與前述雜質(zhì)相同的雜質(zhì)而雜質(zhì)濃度和指定的一種前述雜質(zhì)的濃度相同。其后，形成一個阱區(qū)，其導(dǎo)電類型與上述雜質(zhì)相同而其雜質(zhì)濃度沿上述外延層的深度逐漸降低。阱區(qū)形成有MISFET的柵隔離膜。
文檔編號H01L21/205GK1121643SQ9510960
公開日1996年5月1日 申請日期1995年7月27日 優(yōu)先權(quán)日1994年7月28日
發(fā)明者川越纮人, 白須辰美, 清田省吾, 鈴木范夫, 山田榮一, 杉野雄史, 北野學(xué), 桜井義彥, 長沼孝, 荒川久 申請人:株式會社日立制作所