專利名稱：非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器，更特定地說，涉及在低電源電壓下，對存儲單元進(jìn)行數(shù)據(jù)的寫入及擦除，而且從存儲單元讀出數(shù)據(jù)的非易失性半導(dǎo)體存儲器。
近年來，作為非易失性半導(dǎo)體存儲器之一種的快速存儲器，由于其制造成本比動態(tài)隨機(jī)存取存儲器(DRAM)便宜，所以期待著將其作為下一代的存儲器件。
圖67是表示現(xiàn)有的NOR型快速存儲器的存儲單元陣列5000的結(jié)構(gòu)的電路圖。存儲單元陣列5000中排列多條字線WL及多條位線BL。在圖67中，有代表性地示出了字線WL1、WL2、WL3、…及位線BL1、BL2、BL3、…。存儲單元QC設(shè)在字線WL和位線BL的各交點處。存儲單元QC由浮柵型MOS晶體管構(gòu)成。
現(xiàn)在說明構(gòu)成存儲單元的存儲單元晶體管的結(jié)構(gòu)。
圖68是說明非易失性半導(dǎo)體存儲器的存儲單元晶體管的結(jié)構(gòu)用的剖面示意圖。如圖68所示，存儲單元晶體管具有在p型半導(dǎo)體襯底1的主表面上形成的n型源區(qū)2及n型漏區(qū)3；在被夾在該源區(qū)2及漏區(qū)3之間的溝道區(qū)的上方、將隧道氧化膜4夾在中間形成的浮柵極5；以及在該浮柵極5的上方將絕緣膜6夾在中間形成的控制柵極7。各存儲單元晶體管的源區(qū)2及漏區(qū)3是將在浮柵極5及控制柵極7的側(cè)壁上形成的側(cè)壁絕緣膜9作為掩模，通過離子注入形成的。
參照圖67及圖68，在各存儲單元中源線SL連接在源區(qū)2上。位線BL連接在漏區(qū)3上。字線WL連接在控制柵極7上。
源漏之間的導(dǎo)電度(溝道電導(dǎo))隨著加在控制柵極7上的電位的變化而變化。將通過增加控制柵極7的電位而使電流開始在源漏之間流動的控制柵極7的電位稱為閾值。閾值隨著電子在浮柵極5上的蓄積而增加。
存儲單元晶體管通過改變浮柵極5的帶電狀態(tài)來存儲信息。另外，浮柵極5由于利用絕緣膜與外部非導(dǎo)電性地關(guān)斷，所以呈以非易失性方式存儲信息的結(jié)構(gòu)。
其次，簡單地說明NOR型快速存儲器的讀出工作、寫入工作及擦除工作。
在寫入工作中，通過溝道熱電子注入，將電子注入浮柵極。因此，存儲單元晶體管的閾值Vth從低閾值一側(cè)向高閾值一側(cè)變化。
在擦除工作中，利用源或漏的柵極邊緣處的FN(福勒-諾德海姆)隧道現(xiàn)象，將電子從浮柵極拉出。因此，閾值Vth從高閾值一側(cè)向低閾值一側(cè)變化。
在讀出工作中，將1V左右的電壓加在所選擇的位線BL上，將外部電源電壓Vcc供給所選擇的字線WL，通過電流是否流過所選擇的字線WL和所選擇的位線BL的交點處的存儲單元晶體管的源漏之間，來讀出信息。
圖69～圖70是NOR型快速存儲器的閾值電壓分布圖。如圖69所示，在NOR型快速存儲器的情況下，將閾值Vth比外部電源電壓Vcc(5V)高的狀態(tài)稱為寫入狀態(tài)，將閾值Vth比外部電源電壓Vcc(5V)低的狀態(tài)稱為擦除狀態(tài)。
在NOR型快速存儲器中，進(jìn)行1位1位地寫入，且進(jìn)行全部位一并同時擦除或每個規(guī)定的塊中包含的位一并地或?qū)Π谝?guī)定的每個塊中的位一并地同時擦除。因此，擦除狀態(tài)的閾值分布比寫入狀態(tài)的閾值分布寬。
但是，如圖70所示，如果使用現(xiàn)行的3.3伏的外部電源電壓Vcc，則發(fā)生閾值電壓Vth變成1.5伏以下的所謂過擦除單元。
圖71是說明快速存儲器中的過擦除單元的問題用的電路圖。如圖71所示，在讀出與位線BL連接的存儲單元QC1的數(shù)據(jù)的情況下，與同一位線BL連接的存儲單元QC2、QC3、QC4、…被看做是過擦除單元。為了讀出存儲單元QC1的數(shù)據(jù)，將1V左右的電壓加在位線BL上。另外將外部電源電壓Vcc加在與存儲單元QC1連接的字線WL1上。
這時，雖然分別與存儲單元QC2、QC3、QC4、…連接的字線WL2、WL3、WL4、…的電位是0V，但泄漏電流io也通到各過擦除單元流過位線BL。其結(jié)果，雖然因呈選擇狀態(tài)的存儲單元QC1為寫入狀態(tài)，本來電流不流過存儲單元QC1，但從外部將其斷定為擦除狀態(tài)。因此，這樣的過擦除單元的存在成為快速存儲器工作上的致命缺陷。
其次，說明將位線分成各個區(qū)段的DINOR(Divided Bit lineNOR)型快速存儲器。
在“非易失性半導(dǎo)體存儲器(特愿平8-116297號)”中公開了DINOR型快速存儲器的內(nèi)容。以下簡單地說明其內(nèi)容。
圖72是表示現(xiàn)有的DINOR型快速存儲器的存儲單元陣列6000的結(jié)構(gòu)的電路圖。
如圖72所示，存儲單元陣列6000包括兩個存儲單元陣列塊BLK0及BLK1。在圖72中有代表性地示出了1個存儲單元陣列塊BLK0或BLK1各自的4個存儲單元晶體管MC。存儲單元陣列塊BLK0包括漏極分別連接在副位線SBL1上的存儲單元晶體管MC1a及MC1b；漏極分別連接在副位線SBL2上的存儲單元晶體管MC2a及MC2b；對主位線BL1和副位線SBL1的連接進(jìn)行通斷的選擇門SG1；以及對主位線BL2和副位線SBL2的連接進(jìn)行通斷的選擇門SG2。
存儲單元晶體管MC1a及MC2a的控制柵極都連接在字線WL1上，存儲單元晶體管MC1b及MC2b的控制柵極連接在字線WL2上。
同樣，存儲單元陣列塊BLK1也包括漏極分別和副位線SBL3連接的存儲單元晶體管MC3a及MC3b，以及漏極分別和副位線SBL4連接的存儲單元晶體管MC4a及MC4b。
另外，存儲單元陣列塊BLK1還包括對主位線BL1和副位線SBL3的連接進(jìn)行通斷的選擇門SG3，以及對主位線BL2和副位線SBL4的連接進(jìn)行通斷的選擇門SG4。
存儲單元晶體管MC3a及MC4a的控制柵極連接在字線WL3上，存儲單元晶體管MC3b及MC4b的控制柵極連接在字線WL4上。
在DINOR型快速存儲器中，對存儲單元的寫入、擦除及讀出工作是通過使對應(yīng)的選擇門SG通斷而選擇了對應(yīng)的存儲單元陣列塊之后進(jìn)行的。另外，存儲單元MC由浮柵型MOS晶體管構(gòu)成。
其次，說明DINOR型快速存儲器的擦除工作、寫入工作。
圖73是外部電源電壓Vcc為3.3V時的DINOR型快速存儲器的存儲單元的閾值電壓分布圖。
在擦除工作中，利用在溝道全部表面上的FN隧道現(xiàn)象，一并注入浮柵極的電子。因此，閾值電壓Vth從低閾值電壓側(cè)向高閾值電壓側(cè)變化。
在寫入工作中，利用漏極邊緣處的FN隧道現(xiàn)象，拉出電子。即，在DINOR型快速存儲器中，使低閾值分布側(cè)為寫入狀態(tài)，使高閾值分布側(cè)為擦除狀態(tài)。
另外，在DINOR型快速存儲器中，由于將脈沖電壓加在每1位上，反復(fù)進(jìn)行拉出電子、再進(jìn)行閾值的驗證的工作(檢驗)，所以使低閾值側(cè)的分布變窄。其結(jié)果，低閾值側(cè)分布的最下限為1.5V以上，實現(xiàn)了使用3.3V的外部電源電壓Vcc的工作。
可是，在非易失性半導(dǎo)體存儲器中，還存在要求低壓工作、低消耗功率工作、以及高速讀出工作的趨勢。
圖74是外部電源電壓Vcc為1.8時的DINOR型快速存儲器的存儲單元的閾值分布圖。
如圖74所示，如果外部電源電壓Vcc為現(xiàn)行的3.3V以下(例如1.8伏)，則低閾值側(cè)的最下限為1.5V以下，會發(fā)生所謂的過寫入單元。其結(jié)果，可以認(rèn)為即使具有DINOR型快速存儲器的上述技術(shù)，但難以實現(xiàn)直接使用外部電源電壓Vcc的讀出工作。
為了解決該問題，可以考慮一種在讀出工作時將低壓化了的外部電源電壓Vcc上升到現(xiàn)行的電壓電平(3.3V)左右，將該升壓后的電壓加在字線上的裝置。
可是，如果采用該裝置，則升壓時需要時間，讀出工作變慢。另外升壓工作時消耗功率增大。再者，存在用3.3V工作的電路增多，減少了因電壓降低到1.8V所產(chǎn)生的降低消耗功率的效果的問題。
因此，本發(fā)明就是為了解決這樣的問題而完成的，目的在于提供一種即使低壓工作時，也能避免由于過擦除或過寫入而造成的錯誤工作的非易失性半導(dǎo)體存儲器。
本發(fā)明的另一目的在于提供一種即使使用低壓電源，也能進(jìn)行高速讀出工作的非易失性半導(dǎo)體存儲器。
再者，本發(fā)明的另一目的在于提供一種能低壓工作、且能以低成本制造的非易失性半導(dǎo)體存儲器。
本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，它備有包括配置成行列狀的多個存儲單元的存儲單元陣列；分別對應(yīng)于存儲單元的列設(shè)置的多條位線；分別對應(yīng)于存儲單元的行設(shè)置的多條字線；以及對應(yīng)于存儲單元的行設(shè)置的多條第一單元選擇線，各存儲單元包括存儲單元晶體管，存儲單元晶體管有在半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及第二導(dǎo)電型的漏區(qū)；被夾在源區(qū)和漏區(qū)之間的溝道區(qū)；在溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，漏區(qū)與對應(yīng)的位線連接，控制電極由對應(yīng)的字線控制電位，還備有在非易失性半導(dǎo)體存儲器的讀出工作中，根據(jù)來自外部的地址信號，選擇對應(yīng)的字線，將電位差供給所選擇的位線和所選擇的第一單元選擇線之間的存儲單元選擇裝置；分別設(shè)在對應(yīng)的存儲單元晶體管的源區(qū)和對應(yīng)的第一單元選擇線之間，將流過所選擇的存儲單元晶體管的源區(qū)和漏區(qū)之間的電流作為基極電流放大，以便控制流過所選擇的第一單元選擇線的電流量而連接的多個雙極型晶體管；以及根據(jù)流過所選擇的第一單元選擇線的電流值，讀出所選擇的存儲單元中保存的數(shù)據(jù)的數(shù)據(jù)讀出裝置。
本發(fā)明的第二方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，雙極型晶體管包括除了半導(dǎo)體襯底的主表面以外，由對應(yīng)的存儲單元晶體管的源區(qū)包圍起來形成的第一導(dǎo)電型的發(fā)射區(qū)；與對應(yīng)的存儲單元晶體管的源區(qū)呈區(qū)域共用的第二導(dǎo)電型的基區(qū)；以及與形成對應(yīng)的存儲單元晶體管的半導(dǎo)體襯底的第一導(dǎo)電型的主表面呈區(qū)域共用的集電極區(qū)。
本發(fā)明的第三方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，各雙極型晶體管設(shè)置于對應(yīng)的各個第一及第二存儲單元晶體管中，第一單元選擇線設(shè)置于對應(yīng)的兩個存儲單元的各行中。
本發(fā)明的第四方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第三方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，各雙極型晶體管的基區(qū)與對應(yīng)的第一存儲單元晶體管的源區(qū)及對應(yīng)的第二存儲單元晶體管的源區(qū)雙方呈區(qū)域共用。
本發(fā)明的第五方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，將各雙極型晶體管設(shè)置于對應(yīng)的各個存儲單元晶體管中，將第一單元選擇線設(shè)置于對應(yīng)的各行中。
本發(fā)明的第六方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第五方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，各雙極型晶體管的基區(qū)與對應(yīng)的存儲單元晶體管的源區(qū)呈區(qū)域共用。
本發(fā)明的第七方面的非易失性半導(dǎo)體存儲器除了本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)之外，還備有分別設(shè)在每個存儲單元的行上的多條第二單元選擇線，各存儲單元還包括有選擇地對通過存儲單元晶體管流過位線和雙極型晶體管的基區(qū)之間的電流的導(dǎo)通路徑進(jìn)行通斷的單元選擇晶體管，將各雙極型晶體管設(shè)置于對應(yīng)的各個第一及第二存儲單元晶體管中，將第一單元選擇線設(shè)置于對應(yīng)的兩個存儲單元的各行中，存儲單元選擇裝置在讀出工作中將與所選擇的存儲單元對應(yīng)的第二單元選擇線激活，使所選擇的存儲單元的單元選擇晶體管呈導(dǎo)通狀態(tài)。
本發(fā)明的第八方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第七方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，各雙極型晶體管的基區(qū)與對應(yīng)的第一存儲單元晶體管的源區(qū)及對應(yīng)的第二存儲單元晶體管的源區(qū)雙方呈區(qū)域共用，將單元選擇晶體管設(shè)在對應(yīng)的存儲單元晶體管的漏和對應(yīng)的位線之間。
本發(fā)明的第九方面的非易失性半導(dǎo)體存儲器是在本發(fā)明的第七方面的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)中，各雙極型晶體管的基區(qū)與對應(yīng)的第一單元選擇晶體管的源區(qū)及對應(yīng)的第二單元選擇晶體管的源區(qū)雙方呈區(qū)域共用，將存儲單元晶體管設(shè)在對應(yīng)的單元選擇晶體管的漏和對應(yīng)的位線之間。


圖1是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)的簡略框圖。
圖2是表示實施例1的存儲單元結(jié)構(gòu)的示意圖。
圖3是表示實施例1的存儲單元的讀出工作中的電流流動情況的示意圖。
圖4是表示實施例1的存儲單元的平面圖形的平面圖。
圖5是說明存儲單元陣列104的結(jié)構(gòu)用的電路圖。
圖6是說明呈選擇狀態(tài)的單元及呈非選擇狀態(tài)的單元的電位分布用的示意圖。
圖7是說明呈寫入狀態(tài)時的存儲單元陣列中的電位配置用的示意圖。
圖8是說明呈寫入狀態(tài)時的存儲單元中的電位配置用的圖。
圖9是表示呈寫入狀態(tài)時的存儲單元中的電位配置的另一例圖。
圖10是表示對實施例1的存儲單元的擦除工作的電位配置的第一例圖。
圖11是表示實施例1的存儲單元的擦除工作中的電位配置的第二例圖。
圖12是表示實施例1的存儲單元在備用狀態(tài)下的電位配置的第一例圖。
圖13是表示實施例1的存儲單元在備用狀態(tài)下的電位配置的第二例圖。
圖14是表示實施例1的存儲單元在備用狀態(tài)下的電位配置的第三例圖。
圖15是表示實施例1的存儲單元陣列中的阱電位供給布線結(jié)構(gòu)的平面圖。
圖16是說明實施例1的非易失性半導(dǎo)體存儲器的數(shù)據(jù)寫入工作用的示意圖。
圖17是說明實施例1的非易失性半導(dǎo)體存儲器的檢驗工作用的示意圖。
圖18是說明實施例1的非易失性半導(dǎo)體存儲器的數(shù)據(jù)寫入工作用的流程圖。
圖19是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第一工序的剖面圖。
圖20是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第二工序的剖面圖。
圖21是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第三工序的剖面圖。
圖22是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第四工序的剖面圖。
圖23是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第五工序的剖面圖。
圖24是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第六工序的剖面圖。
圖25是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第七工序的剖面圖。
圖26是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第八工序的剖面圖。
圖27是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第九工序的剖面圖。
圖28是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第十工序的剖面圖。
圖29是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第十一工序的剖面圖。
圖30是表示存儲單元部分的實施例2的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第十二工序的剖面圖。
圖31是表示本發(fā)明的實施例3的存儲單元晶體管的制造方法的工序用的剖面圖。
圖32是說明本發(fā)明的實施例4的存儲單元晶體管的制造方法用的剖面圖。
圖33是表示本發(fā)明的實施例5的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第一剖面圖。
圖34是表示本發(fā)明的實施例5的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第二剖面圖。
圖35是表示本發(fā)明的實施例6的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第一剖面圖。
圖36是表示本發(fā)明的實施例6的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第二剖面圖。
圖37是表示本發(fā)明的實施例7的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第一剖面圖。
圖38是表示本發(fā)明的實施例7的非易失性半導(dǎo)體存儲器的存儲單元晶體管部分的制造方法的第二剖面圖。
圖39是表示非易失性半導(dǎo)體存儲器的阱結(jié)構(gòu)之一例的剖面圖。
圖40是表示非易失性半導(dǎo)體存儲器的阱結(jié)構(gòu)的第二例的剖面圖。
圖41是表示非易失性半導(dǎo)體存儲器的阱結(jié)構(gòu)的第三例的剖面圖。
圖42是表示非易失性半導(dǎo)體存儲器的阱結(jié)構(gòu)的第四例的剖面圖。
圖43是表示本發(fā)明的實施例8的非易失性半導(dǎo)體存儲器2000的結(jié)構(gòu)的簡略框圖。
圖44是表示本發(fā)明的實施例8的存儲單元部分的結(jié)構(gòu)的剖面圖。
圖45是詳細(xì)地表示本發(fā)明的實施例8的存儲單元陣列104的結(jié)構(gòu)的電路圖。
圖46是表示本發(fā)明的實施例8的存儲單元的結(jié)構(gòu)的剖面圖。
圖47是表示本發(fā)明的實施例8的存儲單元陣列在備用狀態(tài)下的電位配置情況的第一圖。
圖48是表示本發(fā)明的實施例8的存儲單元部分在備用狀態(tài)下的電位配置情況的第二圖。
圖49是表示本發(fā)明的實施例8的存儲單元晶體管部分在備用狀態(tài)下的電位配置情況的第三圖。
圖50是說明本發(fā)明的實施例8的非易失性半導(dǎo)體存儲器的讀出工作用的時序圖。
圖51是表示本發(fā)明的實施例8的存儲單元陣列部分的阱電位供給布線的配置情況的平面圖。
圖52是表示本發(fā)明的實施例9的非易失性半導(dǎo)體存儲器3000的結(jié)構(gòu)的簡略框圖。
圖53是表示圖52所示的存儲單元的結(jié)構(gòu)的剖面圖。
圖54是詳細(xì)地表示圖52所示的存儲單元陣列104的結(jié)構(gòu)的電路圖。
圖55是說明圖53所示的存儲單元在選擇狀態(tài)及非選擇狀態(tài)下的電位配置情況用的示意圖。
圖56是說明圖53所示的存儲單元在備用狀態(tài)下的電位配置情況用的第一示意圖。
圖57是說明圖53所示的存儲單元在備用狀態(tài)下的電位配置情況用的第二示意圖。
圖58是表示圖52所示的存儲單元陣列的布線圖形的第一例的平面圖。
圖59是表示圖52所示的存儲單元陣列的布線圖形的第二例的平面圖。
圖60是表示圖52所示的存儲單元陣列的布線圖形的第三例的平面圖。
圖61是表示用圖53說明的存儲單元的讀出工作時施加的電位的電位配置情況的圖。
圖62是表示用圖53說明的存儲單元的寫入工作時施加的電位的電位配置情況的圖。
圖63是表示用圖53說明的存儲單元的擦除工作時施加的電位的電位配置情況的圖。
圖64是表示在圖53中說明的存儲單元的平面圖形的第一例的平面圖。
圖65是表示在圖53中說明的存儲單元的平面圖形的第二例的平面圖。
圖66是表示在圖52中說明的存儲單元陣列的第二結(jié)構(gòu)例的電路圖。
圖67是表示現(xiàn)有的NOR型快速存儲器的存儲單元陣列的結(jié)構(gòu)的電路圖。
圖68是說明現(xiàn)有的非易失性半導(dǎo)體存儲器的存儲單元晶體管的結(jié)構(gòu)用的剖面示意圖。
圖69是表示現(xiàn)有的NOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖70是表示現(xiàn)有的NOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖71是說明現(xiàn)有的NOR型快速存儲器中的過擦除單元的問題用的圖。
圖72是表示現(xiàn)有的DINOR型快速存儲器的結(jié)構(gòu)的電路圖。
圖73是表示現(xiàn)有的DINOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖74是表示現(xiàn)有的DINOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖1是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)的簡略框圖。
參照圖1，非易失性半導(dǎo)體存儲器1000包括接收來自外部的地址信號Ao～Ai，輸出對應(yīng)的內(nèi)部行地址信號Ax和對應(yīng)的內(nèi)部列地址信號Ay地址緩沖器102；存儲單元被配置成行列狀的存儲單元陣列104；接收來自地址緩沖器102的內(nèi)部行地址信號Ax，選擇對應(yīng)的存儲單元陣列104的行(字線)的WL譯碼器106；接收內(nèi)部行地址信號Ax，選擇對應(yīng)于存儲單元陣列104的每兩行設(shè)置的單元選擇線的存儲單元SL譯碼器132；以及接收來自地址緩沖器102的內(nèi)部列地址信號AY，選擇存儲單元陣列104的對應(yīng)列的Y譯碼器108。
這里，在圖1所示的非易失性半導(dǎo)體存儲器1000中，為了說明簡單起見，假設(shè)存儲單元陣列104具有4行×2列的存儲單元。實際上非易失性半導(dǎo)體存儲器1000的存儲單元陣列104中包括更多的存儲單元。
存儲單元陣列104包括由字線WL1選擇的存儲單元晶體管MI1a及MT2a；由字線WL2選擇的存儲單元晶體管MT1b及MT2b；由字線WL3選擇的存儲單元晶體管MT3a及MT4a；以及由字線WL4選擇的存儲單元晶體管MT3b及MT4b。
各存儲單元晶體管MT1a～MT4b都是所謂的浮柵晶體管，它們分別具有在形成非易失性半導(dǎo)體存儲器1000的半導(dǎo)體襯底的主表面上形成的源區(qū)及漏區(qū)；被夾在上述源區(qū)和漏區(qū)之間的溝道區(qū)；在上述溝道區(qū)的上方將隧道氧化膜夾在中間形成的浮柵極；以及在浮柵極的上方將絕緣膜夾在中間形成的控制柵極。
即，存儲單元晶體管MT1a～MT4b各自的控制柵極連接在對應(yīng)的字線上。
在實施例1中，包括存儲單元晶體管MT1a～MT4b的存儲單元分別稱為存儲單元MC1a～MC4b。
存儲單元晶體管MT1a、MT1b、MT3a及MT3b的漏分別連接在位線BL1上，存儲單元晶體管MT2a、MT2b、MT4a及MT4b的漏分別連接在位線BL2上。
在存儲單元陣列104中設(shè)有雙極型晶體管BT1，其基極與存儲單元晶體管MT1a的源和MT1b的源互相連接的連接點相連接，發(fā)射極與對應(yīng)的單元選擇線SL1連接，在集電極上接收接地電位。
同樣，與存儲單元晶體管MT2a的源和MT2b的源的連接點對應(yīng)地設(shè)置雙極型晶體管BT2，與存儲單元晶體管MT3a的源和MT3b的源的連接點對應(yīng)地設(shè)置雙極型晶體管BT3，與存儲單元晶體管MT4a的源和MT4b的源的連接點對應(yīng)地設(shè)置雙極型晶體管BT4。
雙極型晶體管BT2的發(fā)射極與單元選擇線SL1連接，雙極型晶體管BT3及BT4的發(fā)射極與單元選擇線SL2連接。
雙極型晶體管BT2～BT4的集電極也與雙極型晶體管BT1一樣，接收接地電位。
因此，雙極型晶體管BT1～BT4中的每一個分別對應(yīng)于每兩個存儲單元晶體管設(shè)置。
WL譯碼器106根據(jù)供給地址緩沖器102的內(nèi)部行地址信號Ax，選擇對應(yīng)的字線WL1～WL4中的某一條。
另外，存儲單元SL譯碼器132根據(jù)內(nèi)部行地址信號Ax，選擇對應(yīng)的單元選擇線SL1或SL2中的某一條。
非易失性半導(dǎo)體存儲器1000還包括接收外部電源電壓Vcc，發(fā)生存儲單元的數(shù)據(jù)寫入或擦除工作時所需要的高電壓的高電壓發(fā)生電路110；接收外部電源電壓Vcc，發(fā)生存儲單元陣列的寫入工作、擦除工作或讀出工作時所需要的負(fù)電壓的負(fù)電壓發(fā)生電路112；以及接收高電壓發(fā)生電路110的輸出或收外部電源電壓Vcc，控制形成存儲單元晶體管的半導(dǎo)體襯底表面的阱電位的阱電位驅(qū)動電路120。
WL譯碼器106接收高電壓發(fā)生電路110及負(fù)電壓發(fā)生電路112的輸出，在擦除工作中將規(guī)定的負(fù)電壓供給所選擇的字線，在寫入工作中將高電壓供給所選擇的字線。
存儲單元SL譯碼器132接收高電壓發(fā)生電路110的輸出及接地電位，在寫入工作中將規(guī)定的高電壓或接地電位供給所選擇的單元選擇線SL。
另外，存儲單元SL譯碼器132象后面所連接的那樣，有時在存儲單元的數(shù)據(jù)的擦除工作中，接收來自高電壓發(fā)生電路110的輸出，將高電壓加在所選擇的單元選擇線上。
非易失性半導(dǎo)體存儲器1000還包括控制存儲單元的寫入工作及擦除工作的寫入/擦除控制電路122；接收來自外部的數(shù)據(jù)后，輸出給內(nèi)部電路，或者接收從存儲單元讀出的數(shù)據(jù)后，輸出到外部的數(shù)據(jù)輸入輸出緩沖器124；接收被輸入到數(shù)據(jù)輸入輸出緩沖器124的寫入數(shù)據(jù)，驅(qū)動對應(yīng)的字線電位的數(shù)據(jù)驅(qū)動器126；以及在進(jìn)行數(shù)據(jù)讀出時，根據(jù)所選擇的存儲單元的存儲信息，通過單元選擇線SL1或SL2，輸出對應(yīng)的讀出數(shù)據(jù)的讀出放大器128。
數(shù)據(jù)驅(qū)動器126將與應(yīng)寫入各存儲單元晶體管中的數(shù)據(jù)對應(yīng)的規(guī)定的電位電平輸出給WL譯碼器106。
位線BL1及BL2分別通過列選擇門SLG1及SLG2，接收來自負(fù)電壓發(fā)生電路112的輸出，由Y譯碼器108控制選擇門SLG1及SLG2的柵電位。
因此，根據(jù)來自地址緩沖器102的內(nèi)部列地址信號Ay，來自負(fù)電壓發(fā)生電路112的規(guī)定的負(fù)電壓被加在所選擇的位線上。
另外，在圖1和以下的說明中，假設(shè)存儲單元晶體管是P溝道型晶體管，但在以下的說明中可知，本申請的發(fā)明不限定于這種情況，通過施加電壓的極性的變更等，也能適用于存儲單元晶體管為N溝道型晶體管的情況。
圖2是表示圖1所示的存儲單元晶體管的剖面結(jié)構(gòu)的簡略框圖。
在圖2中示出了圖1所示的存儲單元晶體管中連接在位線BL1上的存儲單元晶體管MC1a及MC1b、以及雙極型晶體管BT1的剖面結(jié)構(gòu)。
在圖2中假設(shè)存儲單元晶體管MC1a呈非選擇狀態(tài)，存儲單元晶體管MC1b呈選擇狀態(tài)。
存儲單元晶體管MC1a包括在半導(dǎo)體襯底的主表面的N型阱內(nèi)形成的被高濃度的P型雜質(zhì)摻雜的漏區(qū)150；比漏區(qū)150的濃度低的P型雜質(zhì)摻雜的源區(qū)154；被夾在漏區(qū)150和源區(qū)154之間的溝道區(qū)152；在溝道區(qū)152上將隧道氧化膜(例如10nm厚的SiO2膜)夾在中間形成的浮柵156；以及在浮柵上將絕緣膜(例如氧化硅膜/氮化硅膜/氧化硅膜這樣的重疊膜(以下稱ONO膜))夾在中間形成的控制柵158。
存儲單元晶體管MC1b的源區(qū)具有與存儲單元晶體管MC1a共用的區(qū)域，該源區(qū)與存儲單元晶體管MC1a呈鏡象對稱的配置，除此之外，具有相同的結(jié)構(gòu)。
在源區(qū)154的表面一側(cè)，形成高濃度的N型雜質(zhì)摻雜的發(fā)射區(qū)160，以便除了半導(dǎo)體襯底的主表面以外，完全被該源區(qū)154包圍。
位線BL1連接在漏區(qū)150上，單元選擇線SL1與發(fā)射區(qū)162連接。
存儲單元晶體管MC1a及MC1b的源區(qū)154具有雙極型晶體管的基區(qū)的功能。
即，將N型區(qū)160作為發(fā)射極，將P型區(qū)154作為基區(qū)，將N型阱作為集電區(qū)，形成雙極型晶體管。
在呈非選擇狀態(tài)的存儲單元晶體管MC1a中，位線BL1的電位保持0V，控制柵的電位也保持0V。
與此不同，在呈選擇狀態(tài)的存儲單元晶體管MC1b中，位線BL1的電位電平為0V，控制柵CG的電位電平取-1.8V，單元選擇線SL1的電位電平取-1.8V。
另一方面，N型阱的電位電平保持在0V。
另外，在圖2中示出了呈選擇狀態(tài)的單元選擇線SL1的電位電平和控制柵CG的電位電平相同的情況，由以下的說明可知，本申請的發(fā)明不限于這種情況。
即，呈選擇狀態(tài)的控制柵的電位電平在進(jìn)行寫入工作時，隨著移位的存儲單元晶體管MT1b的閾值電壓的變化，也可能取其它的值。
圖3是說明在圖2所示的結(jié)構(gòu)中流過由N型區(qū)160、P型基區(qū)154及N型阱區(qū)(集電區(qū))構(gòu)成的NPN晶體管部分的電流用的示意圖。
在圖3所示的例中，存儲單元晶體管MT1b的控制柵的電位電平為-1.8V，呈電流流過該存儲單元晶體管的源漏之間的狀態(tài)。
因此，存儲單元晶體管MT1b的源區(qū)(即雙極型晶體管的基區(qū))隨著位線BL1變?yōu)?V的電位電平，與保持在-1.8V的電位電平的單元選擇線SL1所連接的發(fā)射區(qū)160相比，呈正電位例如偏置-1V的電位。
因此，NPN晶體管的發(fā)射區(qū)160和基區(qū)154被沿同一方向施加偏壓。
與此相應(yīng)地，溝道電流從所選擇的存儲單元晶體管MT1b的漏區(qū)150流過溝道區(qū)，它被作為雙極型晶體管的基極電流流入源區(qū)154(即P型基區(qū))。與此相應(yīng)地，讀出電流Iread(集電極電流)從發(fā)射區(qū)160流向集電區(qū)的N阱區(qū)。
這時，流過所選擇的存儲單元晶體管的溝道電流按照雙極型晶體管的發(fā)射極接地狀態(tài)下的電流放大率放大后的電流值作為讀出電流Iread流過單元選擇線SL1。
與此不同，在非選擇的存儲單元晶體管MT1a中，控制柵158的電位電平保持在0V，所以流過該晶體管的溝道的電流幾乎可以忽略不計。
另外，在以上的說明中，說明了雙極型晶體管為NPN型晶體管的情況?？墒?，本申請的發(fā)明不限定于這種情況，從以下的說明可知，還可以構(gòu)成包括下述的PNP型晶體管的結(jié)構(gòu)將存儲單元晶體管作為N溝道型晶體管，雙極型晶體管將在N型源區(qū)中形成的P型區(qū)作為發(fā)射極，將N型源區(qū)作為基極，將形成存儲單元晶體管的P型阱區(qū)作為集電極。
圖4是表示圖1所示的存儲單元晶體管的平面圖形的示意圖。
以夾住控制柵158的方式設(shè)置漏區(qū)及源區(qū)，從該漏區(qū)的中央到源區(qū)的中央成為位線BL方向的單位單元的長度。
在漏區(qū)設(shè)有使位線BL1和漏區(qū)導(dǎo)電性地連接起來用的位線接點190，在源區(qū)設(shè)有用來對設(shè)在源區(qū)內(nèi)部的發(fā)射區(qū)160進(jìn)行接觸的單元選擇線接點192。
圖5是更詳細(xì)地表示圖1所示的存儲單元陣列的結(jié)構(gòu)的電路圖。
在圖5中，存儲單元晶體管MC2b呈選擇狀態(tài)。
就是說，存儲單元晶體管MC2b的漏連接的位線BL1的電位電平保持在0V，其它位線的電位電平保持在-1.8V。
另外，存儲單元晶體管MC2b連接的字線WL2的電位電平保持在-1.8V，其它字線的電位電平保持在0V。
另外，與存儲單元晶體管MC2b和MC2a對應(yīng)設(shè)置的雙極型晶體管BT2的發(fā)射極連接的單元選擇線的SL1的電位電平保持在-1.8V，其它單元選擇線的電位電平保持在0V。
圖6是表示分別加在圖5所示的讀出時選擇的存儲單元晶體管MC2b及呈非選擇狀態(tài)的存儲單元晶體管MC1b、MC4a、MC3a上的電位電平的示意圖。
參照圖6，首先在呈選擇狀態(tài)的存儲單元晶體管MC2b中，如在圖3的情況下所述，單元選擇線的電位電平為-1.8V時，控制柵的電位電平為-1.8V，位線的電位電平保持在0V。另一方面，N型阱的電位電平為0V。
因此，由于控制柵的電位電平為-1.8V，所以在存儲單元晶體管MC2b呈導(dǎo)通狀態(tài)的情況下，發(fā)射極電流作為讀出電流Iread，從單元選擇線流向在存儲單元晶體管MC2b的源區(qū)形成的雙極型晶體管。
與此不同，在呈非選擇狀態(tài)的存儲單元晶體管MC4a中，單元選擇線的電位電平為0V，位線的電位電平為0V，控制柵的電位電平也為0V。與存儲單元晶體管MC4a在該字線的電位電平(即控制柵CG的電位電平)下是否呈導(dǎo)通狀態(tài)無關(guān)，由于基極發(fā)射極的耦合不沿正方向施加偏壓，所以電流不流過單元選擇線SL。
即，與在存儲單元晶體管MC4a中保持的數(shù)據(jù)值無關(guān)，電流不流過與存儲單元晶體管MC4a連接的單元選擇線SL2。
在呈非選擇狀態(tài)的存儲單元晶體管MC1b中，位線的電位保持在-1.8V，控制柵的電位保持在-1.8V，單元選擇線的電位電平保持在-1.8V，N型阱的電位電平保持在0V。
這時，存儲單元晶體管MC1b的控制柵的電位電平暫時變?yōu)?1.8V，即使在呈導(dǎo)通狀態(tài)的情況下，由于位線的電位保持在-1.8V，所以在雙極型晶體管的發(fā)射區(qū)和基區(qū)之間不產(chǎn)生正方向的偏壓。
因此，由該存儲單元晶體管MC1b引起的電流不流過與呈非選擇狀態(tài)的存儲單元晶體管MC1b連接的單元選擇線SL1。
另外，在呈非選擇狀態(tài)的存儲單元晶體管MC3a中，位線的電位保持在-1.8V，控制柵的電位電平保持在0V，單元選擇線的電位電平保持在0V,N型阱的電位電平保持在0V。
這時，即使在處于非選擇狀態(tài)的存儲單元晶體管MC3a呈導(dǎo)通狀態(tài)時，位線的電位也是-1.8V，由于將電位電平供給發(fā)射極的單元選擇線的電位電平為0V，所以雙極型晶體管的發(fā)射極基極的耦合呈反偏壓狀態(tài)，不產(chǎn)生從單元選擇線流向雙極型晶體管的發(fā)射極電流。
因此，這時由處于非選擇狀態(tài)的存儲單元晶體管MC3a引起的電流也不流過單元選擇線SL2。
如以上所述，將圖5所示的電位電平分別供給位線BL、單元選擇線SL1、字線WL2，根據(jù)連接在位線BL2和字線WL2的交點上的存儲單元晶體管MC2b中保持的數(shù)據(jù)，由雙極型晶體管放大了的電流流過單元選擇線SL1。
而且，起因于包圍處于選擇狀態(tài)的存儲單元晶體管而存在的呈非選擇狀態(tài)的存儲單元晶體管，在單元選擇線SL1或SL2中不產(chǎn)生電流。
因此，通過讀出放大器128檢測流過單元選擇線SL1的電流值，能讀出所選擇的存儲單元中的信息。圖7是說明對圖1所示的存儲單元陣列中的存儲單元晶體管MC2b及MC4b進(jìn)行數(shù)據(jù)的寫入工作時的位線、字線及單元選擇線的電位電平用的示意圖。
由以下的說明可知，對連接在同一位線上的存儲單元晶體管來說，通過改變分別與它們連接的字線的電位電平，能同時進(jìn)行數(shù)據(jù)的寫入工作。
即，存儲單元晶體管MC2b的漏及存儲單元晶體管MC4b的漏共同連接的位線BL2的電位電平保持在-6V。單元選擇線的電位電平全部保持在0V。
另一方面，進(jìn)行數(shù)據(jù)寫入的存儲單元晶體管MC2b連接的字線WL2的電位電平和進(jìn)行數(shù)據(jù)寫入的存儲單元晶體管MC4b的柵連接的字線WL3的電位電平分別保持在10V。
其它字線的電位電平都保持在0V。
圖8是表示用所選擇的存儲單元和呈非選擇狀態(tài)的存儲單元對圖7所示的寫入工作中的位線、字線及單元選擇線的電位電平進(jìn)行比較的圖。
在所選擇的存儲單元中，位線的電位電平保持在-6V，字線的電位電平保持在10V，單元選擇線的電位電平保持在0V。
與此不同，與處于非選擇狀態(tài)的存儲單元連接的位線、字線及單元選擇線的電位電平都保持在0V。
由于這樣的電位配置方式，在處于選擇狀態(tài)的存儲單元晶體管MC2b及MC4b中，通過浮柵和溝道區(qū)之間存在的隧道氧化膜，在漏區(qū)150附近能帶與能帶之間的隧道電流中發(fā)生的電子被注入浮柵156中，從而能進(jìn)行數(shù)據(jù)的寫入。
這時，在由漏區(qū)150附近能帶與能帶之間的隧道電流發(fā)生的電子空穴對中，空穴被拉向漏區(qū)150，在漏區(qū)150中空穴的密度進(jìn)一步增大，因此引起空穴-空穴擴(kuò)散，空穴失去能量，不會構(gòu)成具有高能量的熱空穴。
另外，即使在暫時存在熱空穴的情況下，由于字線的電位電平為10V，浮柵156呈正電位，所以不可能有熱空穴注入。
因此，不會引起向隧道氧化膜注入熱空穴，能防止由于向隧道氧化膜注入熱空穴而造成的性能變壞。
在用圖7及圖8說明的寫入工作中，不進(jìn)行數(shù)據(jù)寫入的非選擇狀態(tài)的字線的電位電平、即存儲單元晶體管的控制柵的電位電平保持在0V。
可是，在寫入工作時，為了防止與選擇的位共用的位線和漏連接的非選擇位的存儲內(nèi)容由于漏電場的變化而造成的不良、即所謂的漏干擾不良，處于非選擇狀態(tài)的控制柵的電位電平最好呈能使柵漏之間的電場緩和的電位。
即，在用圖7及圖8說明的例中，與所選擇的位連接的位線的電位電平為-6V，與此相對應(yīng)，例如關(guān)于呈非選擇狀態(tài)的控制柵的電位電平最好施加-3V等負(fù)電位。
在現(xiàn)有的單晶體管型快速存儲單元的控制柵中，為了擴(kuò)大漏干擾的容限，如果將負(fù)電壓加在這樣的寫入非選擇的字線上，那么由于存儲單元的源線是共用連接線，所以為了使全部存儲單元的溝道呈關(guān)斷狀態(tài)，全部源線就會下降到負(fù)電位。
如果源布線的電位電平下降到負(fù)電位，則會產(chǎn)生下述的問題。
即，在寫入工作時，與所選擇的位共用的柵布線(字線)連接的非選擇位的存儲內(nèi)容由于柵電場的變化而變化，對于抗這種不良即柵干擾不良的性能顯著地惡化。
與此不同，用圖1及圖2說明過的存儲單元晶體管的源與雙極型晶體管的基極連接，雙極型晶體管的發(fā)射極的電位電平由單元選擇線獨立地對各單元進(jìn)行控制，不會產(chǎn)生上述的問題。
因此，在寫入工作狀態(tài)下，由于將負(fù)電壓加在處于非選擇狀態(tài)的存儲單元晶體管的控制柵(字線)上，所以更能防止漏干擾不良的發(fā)生。圖10是表示對圖2中說明過的存儲單元進(jìn)行擦除工作時的位線BL、字線WL、單元選擇線SL及阱電位的電位分布之一例圖。
即，在圖10所示的例中，0V的電位加在位線BL即存儲單元晶體管的漏區(qū)上，-18V加在字線WL即存儲單元晶體管的控制柵上，單元選擇線即存儲單元晶體管的源區(qū)內(nèi)具有發(fā)射區(qū)的雙極型晶體管的發(fā)射極電位保持在0V，阱電位也保持在0V。于是在圖2所示的溝道區(qū)152中形成空穴的溝道層。
強電場被加在該溝道層和浮柵極156之間的隧道氧化膜上，由于FN隧道現(xiàn)象，電子被從浮柵極156拉到溝道層。
通過這樣的擦除工作，存儲單元呈“High Vth”狀態(tài)(Vth高的狀態(tài)，但由于是P溝道型晶體管，所以符號為負(fù)時絕對值大)。
在圖1所示的存儲單元陣列104中，圖10所示的電位配置方式在不將阱分割為各個擦除塊、阱電位共用的情況下為有效的電位配置方式。
圖11是表示在用圖2說明過的存儲單元的擦除工作的情況下的位線BL、字線WL、單元選擇線SL及阱電位的另一電位分布例圖。
即，在圖11所示的擦除工作中，將-12V加在字線WL即控制柵156上，使單元選擇線SL即存儲單元晶體管的源區(qū)中有發(fā)射區(qū)的雙極型晶體管的發(fā)射極電位為6V，使阱電位為6V，位線即存儲單元晶體管的漏區(qū)呈斷開狀態(tài)。
即使采用以上的電位配置方式，也與用圖10說明過的一樣，在圖2中的溝道區(qū)156中形成空穴的溝道層。另外，由于強電場加在該溝道層和控制柵156之間，所以由于FN隧道現(xiàn)象，電子被從浮柵極156拉到溝道層。
就是說，與圖10的情況相同，存儲單元呈“High Vth”狀態(tài)。
在圖11所示的電位配置方式中，由于阱電位呈6V的高電位，所以這樣的電位配置方式是一種有利于下述結(jié)構(gòu)的電位配置方式，即在圖1所示的存儲單元陣列中，將阱分割為各個擦除塊，圖1所示的阱電位驅(qū)動電路120能分別獨立地對該分割后的每個阱進(jìn)行阱電位的驅(qū)動。其次，說明用圖2說明過的存儲單元在備用狀態(tài)下的電位配置情況。
圖12～圖14是分別表示圖2所示的存儲單元在備用狀態(tài)下可能的電位配置例圖。
首先，參照圖12，作為備用狀態(tài)下的電位配置情況的第一例，例如使位線的電位電平為-1.8V，控制柵的電位電平為0V。單元選擇線的電位電平為0V,N阱的電位電平也為0V。
由于采用這樣的電位電平的配置方式，所以即使在存儲單元晶體管暫時導(dǎo)通的狀態(tài)下，由于存儲單元晶體管的源區(qū)中有發(fā)射區(qū)的雙極型晶體管的發(fā)射極基極之間的偏壓呈反向偏壓，所以在備用狀態(tài)下電流不流過單元選擇線。
圖13是表示備用狀態(tài)下的電位配置方式的另一例圖。
在圖13所示的例中，位線的電位電平保持在0V，控制柵的電位電平保持在0V。單元選擇線的電位電平保持在0V,N阱的電位電平也保持在0V。
這樣，由于位線N阱及單元選擇線都保持在0V，所以即使在這樣的偏壓條件下，電流也不會流過存儲單元晶體管的源區(qū)中有發(fā)射區(qū)的雙極型晶體管。
因此，在備用狀態(tài)下不會有多余的電流流過單元選擇線SL。
圖14是表示圖2所示的存儲單元在備用狀態(tài)下的電位配置方式的另一例圖。
在圖14所示的例中，在備用狀態(tài)下，位線的電位電平保持在-1.8V，控制柵的電位電平保持在0V。單元選擇線的電位電平保持在-1.8V,N阱的電位電平保持在0V。
因此，控制柵的電位電平在呈0V的情況下，該存儲單元晶體管即使暫時呈導(dǎo)通狀態(tài)，但由于存儲單元晶體管的源區(qū)中有發(fā)射區(qū)的雙極型晶體管的發(fā)射極基極之間沒有正方向的偏壓，所以在備用狀態(tài)下，不會發(fā)生電流流過單元選擇線而造成消耗電流增大的現(xiàn)象。
在以上的說明中，在備用狀態(tài)下，字線的電位電平即存儲單元晶體管的控制柵的電位電平保持在0V。
可是，在圖2所示的存儲單元中，在使字線即控制柵的電位電平為規(guī)定的電位電平的情況下，只有當(dāng)雙極型晶體管呈導(dǎo)通狀態(tài)時，電流才流過存儲單元晶體管的漏源之間。
換句話說，在字線WL的電位電平為任意電壓的情況下，為了不使雙極型晶體管呈導(dǎo)通狀態(tài)，在單元選擇線及位線的電位電平被設(shè)定的情況下，在備用狀態(tài)下電流不流過存儲單元。
因此，在備用狀態(tài)下也可以呈下述的電位配置方式。
即第一，可以是這樣的電位配置情況使位線的電位電平為-1.8V，字線的電位電平為任意的電壓，單元選擇線的電位電平為0V,N阱的電位電平為0V。
這時，由于位線呈負(fù)電位，單元選擇線為0V，所以即使存儲單元晶體管暫時呈導(dǎo)通狀態(tài)，但雙極型晶體管的發(fā)射極基極之間呈反向偏壓，所以電流不流過存儲單元晶體管。
第二，位線的電位電平為0V，字線的電位電平為任意的電壓，單元選擇線的電位電平為0V的情況。
這時，即使存儲單元晶體管暫時呈導(dǎo)通狀態(tài)，但由于位線的電位電平和單元選擇線的電位電平都為0V，所以雙極型晶體管不會呈導(dǎo)通狀態(tài)。因此，在備用狀態(tài)下電流不流過存儲單元。
第三，位線的電位電平被設(shè)定為-1.8V，字線的電位電平被設(shè)定為任意的電壓，單元選擇線的電位電平被設(shè)定為-1.8V的情況。
這時，由于單元選擇線的電位電平和位線的電位電平都為-1.8V，所以即使存儲單元晶體管暫時呈導(dǎo)通狀態(tài)，雙極型晶體管也不會變成導(dǎo)通狀態(tài)。
因此，在備用狀態(tài)下，不會發(fā)生電流流過存儲單元而造成消耗功率增大的現(xiàn)象。
而且，在上述的情況下，在備用狀態(tài)下可以使字線的電位電平為任意的電壓。
因此，如果預(yù)先在備用狀態(tài)下就將字線的電位電平設(shè)定為讀出電壓，則在讀出工作中，如果只驅(qū)動位線的電位電平和單元選擇線的電位電平，就能讀出數(shù)據(jù)，能謀求讀出工作的高速化。
而且，在備用狀態(tài)下能將字線的電位電平設(shè)定為任意的電壓，換句話說，如果在存儲單元晶體管的“High Vth”狀態(tài)下的閾值電壓Vth和“Low Vth”狀態(tài)下的閾值電壓Vth之間作為工作容限而存在足夠的電位差的話，它們的絕對值可以調(diào)整成具有任意的值。
這意味著，在P溝道型存儲單元晶體管中，不一定必須將讀出電壓設(shè)定為負(fù)電壓，而可以為0V的值，或為正電壓。
因此，例如讀出時如果能使字線的電位電平為0V，將該字線的電位電平固定為接地電平，則不需要特別進(jìn)行驅(qū)動。
這意味著，可使讀出工作高速化，以及使驅(qū)動字線的電位電平的電路變得簡單。
作為圖2所示的存儲單元在備用狀態(tài)下的電位配置方式，除了以上說明的電位配置方式外，還可以在備用狀態(tài)下將電源電壓Vcc加在N阱上，關(guān)于其它的電位配置方式可以是用圖12～圖14說明過的電位配置方式或上述的第一至第三種電位配置方式。
通過這樣處理，例如容易使存儲單元晶體管的閾值為0V以上。就是說，存儲單元晶體管為P溝道型時，在選擇字線時不需要施加負(fù)電位。
圖15是表示在圖1所示的存儲單元陣列的結(jié)構(gòu)中，從阱電位驅(qū)動電路120將電位供給阱的布線結(jié)構(gòu)的簡略框圖。
假定圖15所示的存儲單元陣列在存在于進(jìn)行擦除工作時的同一擦除塊1內(nèi)。
即，例如在將阱分割為各個擦除塊的情況下，表示該同一阱內(nèi)存在的存儲單元陣列。
在圖15所示的例中，表示在該同一擦除塊內(nèi)至少存在兩條以上從阱電位驅(qū)動電路120供給阱電位的布線。
阱電位供給布線表示將接地電位或正的高電壓供給N阱的布線，用供電點Pvs與N阱接觸。
存儲單元晶體管的源區(qū)中有發(fā)射區(qū)的雙極型晶體管由于將該阱區(qū)作為集電區(qū)，所以由阱電位供給布線供給的電位電平對該雙極型晶體管的工作有很大影響。
即，例如在擦除塊中只有一條阱電位供給布線的情況下，在距離該阱電位供給布線與阱表面接觸的位置遠(yuǎn)的位置上存在的雙極型晶體管中，有效地增大了集電極電阻。
因此，雙極型晶體管的飽和特性惡化，有可能難以進(jìn)行正常的讀出工作等。
因此，如圖15所示，通過在擦除塊中配置多條阱電位供給布線，能降低這樣的雙極型晶體管的飽和現(xiàn)象。
圖16～圖17是說明在用圖1說明的非易失性半導(dǎo)體存儲器1000中對同一位線上的多個位的存儲單元進(jìn)行數(shù)據(jù)的并行寫入時的工作情況用的示意圖，圖18是說明該并行寫入工作的處理流程用的流程圖。
首先，參照圖16及圖18，說明對所選擇的存儲單元并行地施加寫入脈沖的工作。
Y譯碼器108根據(jù)供給地址緩沖器102的地址信號，選擇一條位線，例如選擇位線BL1，使位線選擇門SLG1呈導(dǎo)通狀態(tài)，將電位-6V加在所選擇的位線BL1上(步驟S102)。
接著，數(shù)據(jù)驅(qū)動器124根據(jù)通過數(shù)據(jù)輸入輸出端供給的數(shù)據(jù)、例如8位的數(shù)據(jù)“0、1、0、0、……、1”，將以下的電位電平分別供給WL譯碼器106選擇的字線WL1～WL8。
即，在應(yīng)寫入的數(shù)據(jù)為數(shù)據(jù)0的情況下，將0V加在對應(yīng)的字線上。在寫入數(shù)據(jù)為數(shù)據(jù)1的情況下，將10V加在對應(yīng)的字線上。作為一定時間寬度的脈沖進(jìn)行這樣的施加(步驟S104)。
接著，WL譯碼器106使所選擇的多條字線的電位全部為0V(步驟S106)。
其次，參照圖17及圖18，說明施加了寫入脈沖后的檢驗工作。
存儲單元SL譯碼器132通過與所選擇的存儲單元連接的單元選擇線SL1～SL8，將讀出數(shù)據(jù)供給讀出放大器128。讀出放大器128通過單元選擇線SL1～SL8，并行地讀出數(shù)據(jù)(步驟S108)。
寫入/擦除控制電路122對由讀出放大器128讀出的數(shù)據(jù)和供給數(shù)據(jù)驅(qū)動器126的寫入數(shù)據(jù)進(jìn)行比較，判斷寫入工作是否結(jié)束(步驟S110)。
當(dāng)斷定對所有所選擇的存儲單元的寫入工作已結(jié)束時，寫入/擦除控制電路122結(jié)束寫入工作(步驟S114)。
寫入/擦除控制電路122在斷定寫入未結(jié)束時(步驟S110)，由WL譯碼器106只選擇與寫入未結(jié)束的位對應(yīng)的字線，再根據(jù)被寫入的數(shù)據(jù)是數(shù)據(jù)0還是數(shù)據(jù)1，將0V或10V的一定時間寬度的脈沖加在對應(yīng)的字線上(步驟S104)。
反復(fù)進(jìn)行以上的從步驟S104到步驟S112的處理，直至斷定對全部所選擇的位的寫入工作結(jié)束為止，能對同一位線上的多個位的存儲單元并行地寫入數(shù)據(jù)。
在以上的寫入工作中，位線的電位電平仍固定在選擇狀態(tài)的電位電平，寫入時驅(qū)動所選擇的字線的電位電平，讀出時從所選擇的單元選擇線讀出數(shù)據(jù)，進(jìn)行檢驗工作，所以能進(jìn)行高速的數(shù)據(jù)寫入工作。以下，用圖19～圖30，說明圖1及圖2所示的非易失性半導(dǎo)體存儲器1000的制造方法。
圖19～圖30是表示具有上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲器1000的制造方法的第一工序～第十二工序的剖面圖。
首先，參照圖19，在p型硅襯底201主表面上形成具有300埃左右厚度的下敷氧化膜202。然后，采用CVD(化學(xué)汽相淀積ChemicalVapor Deposition)法，在該下敷氧化膜202上形成厚度為500埃左右的多晶硅膜203。用CVD法等，再在該多晶硅膜203上形成1000埃左右的氮化硅膜204。然后，在該氮化硅膜204上形成使元件分離區(qū)露出的抗蝕劑205。將該抗蝕劑205作為掩膜，通過進(jìn)行各向異性刻蝕，來刻蝕元件分離區(qū)上的氮化硅膜204及多晶硅膜203。
此后，除去抗蝕劑205，將氮化硅膜204作為掩膜使用，進(jìn)行有選擇的氧化，如圖20所示，形成場氧化膜206。然后，將上述多晶硅膜203及氮化硅膜204除去。
其次，如圖21所示，將磷(P)離子注入存儲單元晶體管區(qū)，在1000℃左右的溫度下進(jìn)行雜質(zhì)激治，形成n阱207。
將下敷氧化膜202除去后，通過進(jìn)行熱氧化處理，在p型硅襯底201的全部表面上形成厚度為100埃左右的柵氧化膜213。然后用CVD法等，在該柵氧化膜213上形成厚度為1200埃左右的第一多晶硅膜214。
用CVD法等，在該第一多晶硅膜214上形成厚度為100埃左右的高溫氧化膜，用CVD法等在該高溫氧化膜上形成厚度為100埃左右的氮化硅膜，用CVD法再在該氮化硅膜上形成厚度為150埃左右的高溫氧化膜。于是形成了ONO膜215。
其次，用CVD法，在上述ONO膜215上形成厚度為1200埃左右的摻入了雜質(zhì)的多晶硅層。然后，用濺射法在該多晶硅層上形成厚度為1200埃左右的硅化鎢(WSi)層。于是形成了構(gòu)成控制柵極的導(dǎo)電層216。
用CVD法，在該導(dǎo)電層216上形成具有2000埃左右厚度的TEOS膜217。
其次，參照圖23，在上述TEOS膜217上沿圖23的橫向斷續(xù)地形成抗蝕劑218a。然后，將該抗蝕劑218a作為掩膜用，對TEOS膜217、導(dǎo)電層216、ONO膜215、第一多晶硅膜214進(jìn)行刻蝕。于是形成浮柵極219及控制柵極220。
其次，參照圖24，用CVD法，在存儲單元晶體管區(qū)形成具有2000埃左右厚度的高溫氧化膜。然后，通過對該高溫氧化膜進(jìn)行各向異性刻蝕，在存儲單元晶體管的柵的側(cè)壁上形成側(cè)壁225。然后，將該側(cè)壁225作為掩膜用，進(jìn)行BF2或B注入，形成濃度為1E17～1E20cm-3、深度為0.1～0.3μm的p型雜質(zhì)層。于是形成存儲單元晶體管的源區(qū)及漏區(qū)。
另外，雖然不特別限定，但最好設(shè)定源區(qū)154的雜質(zhì)濃度低于漏區(qū)150的雜質(zhì)濃度。
這是因為源區(qū)154具有作為雙極型晶體管的基區(qū)的功能，所以如果該區(qū)的雜質(zhì)濃度太高，會降低發(fā)射極的注入效率。
此后，如圖25所示，形成只在存儲單元晶體管的源區(qū)上開孔的抗蝕劑圖形218b，其次如圖26所示，將該抗蝕劑掩膜及側(cè)壁絕緣膜作為掩膜，進(jìn)行砷(As)或磷(P)離子注入，形成n型雜質(zhì)濃度為1E19～1E21cm-3、深度為0.05～0.2μm的發(fā)射區(qū)。
即，如圖26所示，在除去抗蝕劑之后，以被存儲單元晶體管的P型源區(qū)包圍的方式形成N+型發(fā)射區(qū)。
如圖26所示，在存儲單元晶體管的源區(qū)的表面?zhèn)冗M(jìn)行了N型雜質(zhì)的離子注入后，如果進(jìn)行退火將雜質(zhì)激活，則如圖27所示，便在彼此相鄰的兩個存儲單元晶體管的每一個的共用源區(qū)的半導(dǎo)體表面?zhèn)刃纬闪穗p極型晶體管的發(fā)射區(qū)。
接著，用CVD法等形成具有10000埃左右的厚度的TEOS氧化膜229，進(jìn)行內(nèi)腐蝕(etch back)使之平坦化。將抗蝕劑作為掩模，對存儲單元晶體管的源區(qū)的TEOS氧化膜229進(jìn)行刻蝕，形成圖28所示的接觸孔。
接著，用CVD法等形成具有2000埃左右的厚度的多晶硅層，通過將雜質(zhì)導(dǎo)入該多晶硅層，使其具有導(dǎo)電性。再淀積1000埃左右的鎢化硅(以下將多晶硅膜和鎢化硅膜的重疊膜稱作多晶硅硅化物膜)。
在該多晶硅硅化物膜上涂敷規(guī)定形狀的抗蝕劑，將該抗蝕劑作為掩模進(jìn)行圖形刻蝕，形成圖29所示的單元選擇線227。
其次，參照圖30，將上述抗蝕劑除去后，用CVD法在單元選擇線227上形成由TEOS膜等構(gòu)成的氧化硅膜229。該氧化硅膜229的厚度為1500埃左右。然后，用CVD法等在該氧化硅膜229上形成具有10000埃左右的厚度的由BPTEOS膜構(gòu)成的氧化硅膜231。此后，通過850℃左右的熱處理，進(jìn)行回流(reflow)，用BHF(緩沖氫氟酸)等將BPTEOS膜刻蝕5000埃左右。
然后，在該氧化硅膜231上淀積規(guī)定形狀的抗蝕劑，將該抗蝕劑作為掩模，對氧化硅膜229、231進(jìn)行刻蝕。于是，形成存儲單元晶體管的漏區(qū)、以及與在后繼的工序中形成的主位線233連接用的接觸孔233a。
其次，用CVD法及內(nèi)腐蝕法，在上述的接觸孔233a內(nèi)形成鎢栓233b。
然后，用濺射法等在該鎢栓233b上及氧化硅膜231上形成具有5000埃左右的厚度的鋁合金層。
然后，在該鋁合金層上淀積規(guī)定形狀的抗蝕劑(圖中未示出)，將該抗蝕劑作為掩模，對鋁合金層進(jìn)行圖形刻蝕，形成位線233。
此后，將上述對鋁合金層進(jìn)行圖形刻蝕用的抗蝕劑除去，在該位線上形成層間絕緣膜(圖中未示出)。
通過以上的工序，制造出具有圖2所示的剖面形狀的存儲單元晶體管。
通過以上這樣的工序，既能抑制存儲單元面積的增大，又能形成兩個存儲單元晶體管共有的雙極型晶體管。在實施例2的存儲單元晶體管的制造方法中，將在存儲單元晶體管的控制柵及浮柵等的側(cè)壁上形成的絕緣膜側(cè)壁及進(jìn)行圖形刻蝕用的抗蝕劑層作為掩模，在存儲單元晶體管的源區(qū)的表面?zhèn)冗M(jìn)行了形成發(fā)射極用的離子注入。
可是，作為在存儲單元晶體管的源區(qū)中形成發(fā)射極層的工序，不限于在實施例2中說明過的方法。
在實施例2中，用多晶硅層形成了在實施例1中所示的單元選擇線。
可是，假設(shè)用鋁布線形成該單元選擇線，那么也可以采用以下的制造工序。
圖31表示用鋁布線形成單元選擇線，使該鋁布線直接與半導(dǎo)體襯底表面接觸時的發(fā)射極層的形成方法。
即，在實施例1所示的工序的流程中，在向圖26所示的存儲單元晶體管的源漏區(qū)進(jìn)行離子注入的工序結(jié)束后的階段，形成層間絕緣膜250。在該層間絕緣膜250上開設(shè)在存儲單元晶體管的源區(qū)及漏區(qū)上開口的接觸孔252。
另外，越過只在存儲單元晶體管的源區(qū)開口的抗蝕劑掩模，在源區(qū)的半導(dǎo)體襯底表面一側(cè)進(jìn)行構(gòu)成發(fā)射極層的N型雜質(zhì)的離子注入。
即使采用這樣的工序，也能形成接近于存儲單元晶體管、在其源區(qū)表面一側(cè)具有發(fā)射極層的雙極型晶體管。
通過以上這樣的工序，既能抑制存儲單元面積的增大，又能形成兩個存儲單元晶體管共有的雙極型晶體管。圖32是表示形成實施例4的雙極型晶體管的發(fā)射區(qū)的另一工序圖。
參照圖32，與圖31所示的工序一樣，在存儲單元晶體管的源漏區(qū)的離子注入結(jié)束后的時刻，淀積層間絕緣膜250。在該層間絕緣膜250上開設(shè)在存儲單元晶體管的源區(qū)上開口的接觸孔252。將層間絕緣膜作為掩模，對于該接觸孔進(jìn)行構(gòu)成發(fā)射極層的N型雜質(zhì)的離子注入。
接著，在該接觸孔上形成多晶硅硅化物布線，形成所謂的由多晶硅硅化物布線進(jìn)行的直接接觸。
采用這樣的工序，也能在相鄰的兩個存儲單元晶體管共有的源區(qū)的半導(dǎo)體襯底的表面?zhèn)冗M(jìn)行與源區(qū)不同的導(dǎo)電類型的雜質(zhì)的離子注入。
通過以上這樣的工序，既能抑制存儲單元面積的增大，又能形成兩個存儲單元晶體管共有的雙極型晶體管。圖33及圖34是表示本發(fā)明的實施例5的雙極型晶體管的形成工序圖。
與圖31所示的情況一樣，在向存儲單元晶體管的源漏區(qū)進(jìn)行的離子注入結(jié)束后，形成層間絕緣膜250，對層間絕緣膜250形成在源區(qū)上開口的接觸孔。
其次，參照圖34，將該層間絕緣膜作為掩模，用例如CVD法等，在兩個相鄰的存儲單元晶體管共有的源區(qū)上開口的接觸孔中有選擇地使N型的硅層外延生長。
即，該有選擇地生長的N型Si外延生長層構(gòu)成雙極型晶體管的發(fā)射極層，存在于其下層的P型源區(qū)構(gòu)成雙極型晶體管的基區(qū)，形成該源區(qū)的N阱區(qū)構(gòu)成雙極型晶體管集電極區(qū)。
即使采用這樣的工序，也能形成將兩個相鄰的存儲單元晶體管共有的源區(qū)作為基極層的雙極型晶體管。
通過以上這樣的工序，既能抑制存儲單元面積的增大，又能形成兩個存儲單元晶體管共有的雙極型晶體管。圖35和圖36表示本發(fā)明的實施例6的雙極型晶體管的形成方法。
參照圖35，首先，與圖31一樣，在向存儲晶體管的源漏區(qū)的離子注入結(jié)束后，形成層間絕緣膜250。
接著，在該層間絕緣膜上形成在相鄰的兩個存儲單元晶體管共有的源區(qū)上有開口的接觸孔252。
接著，參照圖36，在圖34的工序中，在露出的源極部分的硅襯底上淀積具有與源擴(kuò)散層的導(dǎo)電類型不同的多晶硅層，將它作為雙極型晶體管的發(fā)射區(qū)。
在該發(fā)射區(qū)上再淀積單元選擇線，通過圖形刻蝕形成單元選擇線。
在以上的說明中，說明了在半導(dǎo)體襯底表面上淀積的N型多晶硅層直接作為發(fā)射極工作的情況，但也可以例如在該N型多晶硅層形成后的階段，通過進(jìn)行熱處理，使N型多晶硅層中的N型雜質(zhì)擴(kuò)散到源區(qū)表面一側(cè)，將通過該擴(kuò)散形成的N型層作為雙極型晶體管的發(fā)射極層。
采用這樣的工序，也不會導(dǎo)致存儲單元面積的增大，能形成兩個存儲單元晶體管共有的雙極型晶體管。圖37及圖38是表示在兩個存儲單元晶體管的共有源區(qū)表面一側(cè)形成雙極型晶體管的發(fā)射極層的另一工序圖。
首先，參照圖37，在對存儲單元晶體管的源漏進(jìn)行的離子注入結(jié)束的時刻，在源區(qū)上形成開口的抗蝕劑掩模圖形260。
接著，將該抗蝕劑掩模作為掩模，在源區(qū)的半導(dǎo)體襯底表面?zhèn)冗M(jìn)行與源區(qū)的導(dǎo)電性不同的雜質(zhì)(這時為N型雜質(zhì))的離子注入。
接著，將抗蝕劑掩模圖形260除去，在相鄰的兩個存儲單元晶體管共有的源區(qū)的半導(dǎo)體襯底表面?zhèn)刃纬蒒型發(fā)射極層。
采用這樣的工序，也不會使存儲單元面積增大，能形成兩個存儲單元晶體管共有的雙極型晶體管。在以上的說明中，P溝道型存儲單元晶體管可以是在P型襯底上形成的N阱內(nèi)形成的。
因此，作為在P型襯底上形成的N阱的構(gòu)成方法，有以下情況。
首先，參照圖39，在P型襯底200的表面?zhèn)?，首先在存儲單元晶體管區(qū)中形成了每個擦除塊單元中獨立生成的N型阱302a～302b。
另一方面，在外圍電路中，在P型襯底表面?zhèn)刃纬傻腘型阱內(nèi)形成P溝道晶體管，在P型襯底表面?zhèn)刃纬傻腜型阱內(nèi)形成N溝道型晶體管。
即構(gòu)成外圍電路的CMOS電路具有所謂的雙阱型的結(jié)構(gòu)。
圖40是表示在P型襯底表面?zhèn)刃纬傻内宓慕Y(jié)構(gòu)的另一例的剖面圖。
在圖39所示的阱結(jié)構(gòu)中，外圍電路的CMOS型晶體管為在雙阱內(nèi)形成的結(jié)構(gòu)。
在圖40所示的結(jié)構(gòu)中，形成外圍電路的N溝道晶體管的阱還具有在P型襯底表面?zhèn)刃纬傻腘型阱內(nèi)再形成P型阱的結(jié)構(gòu)。
因此，構(gòu)成外圍電路的CMOS晶體管是由所謂的三重阱型的阱形成的。
通過構(gòu)成這樣的阱，能提高外圍電路的抗鎖定的性能。
圖41是表示在N型襯底上形成圖1所示的非易失性半導(dǎo)體存儲器1000時的阱結(jié)構(gòu)的剖面圖。
非易失性半導(dǎo)體存儲器1000的存儲單元陣列部分是在N型襯底表面?zhèn)刃纬傻腘型阱內(nèi)形成的。
另一方面，構(gòu)成外圍電路的CMOS電路的P溝道晶體管是在N型襯底表面?zhèn)刃纬傻腘型阱內(nèi)形成的。
另一方面，構(gòu)成外圍電路的CMOS電路的N溝道晶體管是在N型襯底表面?zhèn)刃纬傻腜型阱內(nèi)形成的。
因此，在這樣的阱結(jié)構(gòu)中，按照擦除單位分割形成存儲單元晶體管的阱是困難的。
圖42是表示在N型襯底上形成圖1所示的非易失性半導(dǎo)體存儲器1000時的另一阱結(jié)構(gòu)的剖面圖。
在圖42中形成存儲單元陣列的區(qū)是在N型襯底表面上形成的P阱內(nèi)再形成的N型阱的區(qū)。
因此，這種情況下，能構(gòu)成在每個擦除塊中對形成存儲單元晶體管的N型阱進(jìn)行分割的結(jié)構(gòu)。
另外，構(gòu)成外圍電路的CMOS電路的P溝道晶體管是在N型襯底的表面上形成的N阱區(qū)內(nèi)形成的。外圍電路的CMOS電路的N溝道MOS晶體管是在N型襯底的表面上形成的P阱區(qū)內(nèi)形成的。
通過采用以上說明的圖39～圖42所示的阱結(jié)構(gòu)，不管是在P型襯底上，還是在N型襯底上都能形成圖1所示的非易失性半導(dǎo)體存儲器1000。
特別是在使用P型襯底的情況下，具有這樣的優(yōu)點，即在形成P溝道存儲單元時，容易對在每個擦除塊中形成P溝道存儲單元晶體管的阱進(jìn)行分割。圖43是表示本發(fā)明的實施例8的非易失性半導(dǎo)體存儲器2000的結(jié)構(gòu)的簡略框圖。
與圖1所示的實施例1的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)不同之點如下。
另外，在圖43中，為了說明簡單起見，將存儲單元陣列104中包括的存儲單元表示成2行2列的情況。
實施例8的非易失性半導(dǎo)體存儲器2000與實施例1的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)不同之點在于各存儲單元所包括的每個存儲單元晶體管都含有一個雙極型晶體管。
即，在非易失性半導(dǎo)體存儲器2000的存儲單元陣列104中，存儲單元MC1a包括存儲單元晶體管TM1a，存儲單元晶體管TM1a有浮柵、其控制柵與字線WL1連接、漏與位線BL1連接，對應(yīng)于該存儲單元晶體管TM1a設(shè)有雙極型晶體管BT1a，其基極與存儲單元晶體管TM1a的源連接，在集電極上接收接地電位，發(fā)射極與單元選擇線SL1連接。
其它存儲單元MC1b、MC2a及MC2b的基本結(jié)構(gòu)也一樣。
即，在實施例8的非易失性半導(dǎo)體存儲器2000中，字線和單元選擇線逐條地對應(yīng)于存儲單元陣列的各行配置。
其它結(jié)構(gòu)部分與圖1所示的實施例1的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)相同，所以相同的部分標(biāo)以相同的符號，不重復(fù)說明。
圖44是表示圖43所示的存儲單元MC1a及MC1b的結(jié)構(gòu)的剖面圖。
參照圖44，更詳細(xì)地說明存儲單元MC1a的結(jié)構(gòu)。
存儲單元MC1a中包含的存儲單元晶體管TM1a包括在半導(dǎo)體襯底的表面?zhèn)刃纬傻腘型阱140；在N型阱的表面?zhèn)刃纬傻腜型漏區(qū)150及P型源區(qū)154；夾在漏區(qū)150及源區(qū)154之間的溝道區(qū)152；在溝道區(qū)152上將隧道氧化膜夾在中間形成的浮柵156；以及在浮柵156的上方將絕緣膜夾在中間形成的控制柵158。
在存儲單元MC1a的源區(qū)154的表面一側(cè)形成N型發(fā)射區(qū)160，除了半導(dǎo)體襯底的主表面以外，該發(fā)射區(qū)160被源區(qū)154包圍。
即，構(gòu)成將該N型發(fā)射區(qū)160作為發(fā)射極，將源區(qū)154作為基區(qū)，將N型阱140作為集電極區(qū)的雙極型晶體管。
漏區(qū)150與位線BL1連接，發(fā)射區(qū)160與單元選擇線SL1連接。
在存儲單元MC1a及MC1b的邊界上形成元件分離區(qū)170。
作為該元件分離區(qū)170，可以利用在從半導(dǎo)體襯底的表面?zhèn)瓤涛g的槽區(qū)中形成了填充氧化膜的所謂槽型的元件分離區(qū)。
另外，還可以利用所謂的LOCOS(硅的局部氧化LocaalOxidation of Silicon)分離。
另外，在源區(qū)154中，作為形成發(fā)射區(qū)160的方法，可以采用與在實施例2～7中說明過的相同的制造方法。
圖45是更詳細(xì)地表示圖43所示的存儲單元陣列104的結(jié)構(gòu)的電路圖。
在圖45中示出了存儲單元MC2a被選擇時的位線BL1～BL3，字線WL0～WL3及單元選擇線SL0～SL3的電位配置情況。
即，與存儲單元MC2a的存儲單元晶體管TM2a的漏連接的位線BL2保持在0V的電位電平。
除此之外的位線的電位電平保持在例如-1.8V。
另一方面，與存儲單元MC2a的存儲單元晶體管TM2a的柵連接的字線WL1的電位電平保持在-1.8V，其它字線的電位電平保持在0V。
另外，與存儲單元MC2a的雙極型晶體管的發(fā)射極連接的單元選擇線的電位電平保持在例如-1.8V，其它單元選擇線的電位電平保持在0V。
通過這樣配置電位，例如在通過使字線的電位電平為-1.8V、存儲單元晶體管TM2a呈導(dǎo)通狀態(tài)時，位線BL2呈0V的電位電平，所以，雙極型晶體管BT2a的基極與處于-1.8V的電位電平的發(fā)射極相比，被單元選擇線經(jīng)由該存儲單元晶體管TM2a向正側(cè)偏置。
即，雙極型晶體管BT2a的基極發(fā)射極耦合呈正方向偏壓狀態(tài)。因此，基極電流從存儲單元晶體管TM2a的溝道區(qū)供給雙極型晶體管BT2a的基極，與此相應(yīng)地，使與電流放大率相當(dāng)?shù)牟糠值幕鶚O電流放大后的發(fā)射極電流從保持接地電位的雙極型晶體管BT2a的集電極流到保持-1.8V的單元選擇線SL1。
因此，與實施例1的非易失性半導(dǎo)體存儲器1000一樣，由與存儲單元SL譯碼器132連接的讀出放大器128檢測流過該單元選擇線SL1的電流值，所以能讀出存儲單元晶體管TM2a中保存的信息。
另外，在以上的說明中，說明了存儲單元晶體管TM2a呈“LowVt”狀態(tài)的情況?？墒?，存儲單元晶體管TM2a呈“High Vt”狀態(tài)時，即使字線WL1的電位電平為-1.8V，電流也不流過該存儲單元晶體管TM2a。因此，由于基極電流不供給雙極型晶體管BT2a，所以電流也不流到單元選擇線SL1。
就是說，用讀出放大器128檢測流過單元選擇線SL1的電流值，所以能檢測存儲單元晶體管TM2a呈“Low Vt”狀態(tài)還是呈“HighVt”狀態(tài)。
在圖43所示的存儲單元中，除了在每個存儲單元中都配置一個雙極型晶體管這一點之外，也能通過用實施例1中的圖7及圖8說明過的電位配置進(jìn)行寫入工作。
另外，在本實施例中在寫入工作時，處于非選擇狀態(tài)的控制柵的電位電平被設(shè)定為能使柵漏之間的電場緩和的電位，所以能防止所謂的漏干擾的不良現(xiàn)象。
即，與所選擇的位連接的位線的電位電平為-6V，與此相對應(yīng)，關(guān)于呈非選擇狀態(tài)的控制柵的電位電平，最好例如施加-3V等的負(fù)電位。
就是說，在寫入狀態(tài)下，通過將負(fù)電壓加在處于非選擇狀態(tài)的存儲單元晶體管的控制柵(字線)上，更可防止產(chǎn)生漏干擾不良。
圖46是表示將圖43所示的存儲單元MC1a和MC1b的剖面結(jié)構(gòu)的兩種情況進(jìn)行對比用的圖，圖46(a)是表示剖面結(jié)構(gòu)的第一例圖，圖46(b)是表示剖面結(jié)構(gòu)的第二例圖。
圖46(a)與圖44所示的結(jié)構(gòu)相同，存儲單元MC1a的存儲單元晶體管TM1a的源區(qū)和存儲單元MC1b的存儲單元晶體管TM1b的源區(qū)互相接近配置，元件分離區(qū)170被設(shè)在該源區(qū)之間的邊界部分。
與此不同，在圖46(b)的結(jié)構(gòu)中，存儲單元晶體管TM1b的漏區(qū)靠近存儲單元晶體管TM1a的源區(qū)形成。
因此，元件分離區(qū)170被設(shè)在存儲單元晶體管TM1a的源區(qū)和存儲單元晶體管TM1b的漏區(qū)的邊界部分。
在呈圖46(a)所示的結(jié)構(gòu)的情況下，例如在存儲單元晶體管TM1a和TM1b的源區(qū)和漏區(qū)中，在改變注入條件時，由于具有同一條件的區(qū)的2個存儲單元相接近，所以具有容易形成抗蝕劑掩模的優(yōu)點。
即，由于各源區(qū)和漏區(qū)分別形成注入離子用的抗蝕劑掩模時能使該抗蝕劑掩模的開口面積大，所以能增大在光刻工序中所要求的分辨率的容限。
另一方面，在圖46(b)所示的結(jié)構(gòu)的情況下，具有能增大互相接近形成的雙極型晶體管BT1a和雙極型晶體管BT1b的發(fā)射區(qū)與分別連接的單元選擇線SL1及SL2的布線間隔的優(yōu)點。
即，一般說來，單元選擇線SL1和SL2是由同一布線層形成的，但如果能將該布線層的布線間距加大的話，就能增大單元選擇線形成工序中的光刻等的容限。
圖47～圖49是表示用圖44已說明的存儲單元在備用狀態(tài)下的電位配置例的示意圖。
首先，參照圖47，說明存儲單元MC1a及MC1b在備用狀態(tài)下的各部分的電位配置的第一例。
在圖47中，例如位線保持在-1.8V，控制柵保持在0V，單元選擇線保持在0V,N型阱保持在0V。
由于呈這樣的狀態(tài)，即使在電流暫時能流過存儲單元晶體管TM1a的溝道的狀態(tài)下，由于雙極型晶體管的基區(qū)即存儲單元晶體管TM1a的源區(qū)和雙極型晶體管的發(fā)射區(qū)160呈反偏壓狀態(tài)，所以電流不流過雙極型晶體管BT1a。
因此，通過呈圖47所示的電位配置，在備用狀態(tài)下，單元選擇線2與存儲單元晶體管的閾值無關(guān)，不流過電流。
圖48是表示圖44所示的存儲單元在備用狀態(tài)下各部分的電位配置的另一例圖。
在圖48中，位線的電位電平保持在0V，控制柵的電位電平保持在0V，單元選擇線的電位電平保持在0V,N型阱的電位電平保持在0V。
在上述的電位配置方式下呈備用狀態(tài)時，例如即使存儲單元晶體管TM1a呈導(dǎo)通狀態(tài)，正向偏壓也不會加在雙極型晶體管的基極發(fā)射極之間。因此單元選擇線中不流過電流。
圖49是表示用圖44說明的存儲單元在備用狀態(tài)下的電位配置的另一例的示意圖。
在圖49中，例如位線保持在-1.8V，控制柵保持在0V，單元選擇線保持在-1.8V,N型阱保持在0V。
即使取圖49所示的電位配置方式，雙極型晶體管的發(fā)射極基極之間也不會施加正向偏壓，所以這時單元選擇線中也不流過電流。
在以上的說明中，在備用狀態(tài)下存儲單元晶體管的控制柵的電位電平都保持在0V。
但是，只要雙極型晶體管的發(fā)射極基極之間無正向偏壓，單元選擇線中就不流過電流，所以控制柵的電位電平即字線的電位電平在備用狀態(tài)下不一定必須保持在0V。
因此，在備用狀態(tài)下還可以呈以下的電位配置情況。
第一，在備用狀態(tài)下，例如使位線的電位電平為-1.8V，使字線的電位電平為任意電壓，使單元選擇線的電位電平為0V。
這時，例如字線WL的電位電平呈任意電壓時，存儲單元晶體管TM1a呈導(dǎo)通狀態(tài)?？墒?，由于位線的電位電平之故，雙極型晶體管的基區(qū)即存儲單元晶體管TM1a的源區(qū)經(jīng)由存儲單元晶體管TM1a的溝道被朝向負(fù)側(cè)偏置。另一方面，雙極型晶體管的發(fā)射區(qū)因單元選擇線而被保持在0V，所以發(fā)射極基極之間呈反向偏壓。
因此，在這樣的電位配置的情況下，在備用狀態(tài)下單元選擇線中也不流過電流。
第二，在備用狀態(tài)下，可作如下配置將位線的電位電平保持在0V，將字線的電位電平保持在任意電壓，將單元選擇線的電位電平保持在0V。
在這種情況下，例如即使存儲單元晶體管TM1a呈導(dǎo)通狀態(tài)，在存儲單元晶體管的源區(qū)形成的雙極型晶體管的發(fā)射極基極之間也無正向偏壓。
因此，即使是這樣的電位配置方式，在備用狀態(tài)下單元選擇線中也不流過電流。
第三，還可以使位線的電位電平為-1.8V，使字線的電位電平為任意電壓，使單元選擇線的電位電平為-1.8V。
即使取這樣的電位配置方式，在存儲單元晶體管TM1a呈導(dǎo)通狀態(tài)時，雙極型晶體管的發(fā)射極基極之間也無正向偏壓。
因此，單元選擇線中不流過電流。
第四，將電源電位Vcc加在N型阱上，位線、字線(控制柵)、單元選擇線的電位電平可以分別呈用圖47～圖49說明過的電位配置方式或上述的第一至第三種電位配置方式。
通過這樣處理，能容易地例如使存儲單元晶體管的閾值在0V以上。就是說，在存儲單元晶體管為P溝道型的情況下，選擇字線時不需要加負(fù)電位。
而且，在上述的第一～第四種情況下，在備用狀態(tài)下可以使字線的電位電平為任意的電壓。
因此，如果在備用狀態(tài)下預(yù)先將字線的電位電平設(shè)定為讀出電壓，則在讀出工作時，只驅(qū)動位線的電位電平和單元選擇線的電位電平，就能讀出數(shù)據(jù)，能謀求讀出工作的高速化。
而且，在備用狀態(tài)下將字線的電位電平設(shè)定成任意的電壓，換句話說，如果在存儲單元晶體管呈“High Vth”狀態(tài)時的閾值電壓Vth和“Low Vth”狀態(tài)時的閾值電壓Vth之間作為工作容限存在足夠的電平差，就能將它們的絕對值調(diào)整到具有任意的值。
這一事實意味著在P溝道型存儲單元晶體管中，不一定必須將讀出電壓設(shè)定為負(fù)電壓，例如可以使其為0V的值或為正電壓。
因此，例如如果能使讀出時的字線的電位電平為0V，則將該字線的電位電平固定在接地電位，就不需要特別進(jìn)行驅(qū)動。
這意味著能使讀出工作高速化，以及使驅(qū)動字線的電位電平的電路簡單化。
圖50是說明從圖47中已說明的備用狀態(tài)開始，非易失性半導(dǎo)體存儲器2000進(jìn)行讀出工作時位線BL的電位電平、字線WL的電位電平、單元選擇線SL的電位電平及N型阱的電位電平隨時間變化用的時序圖。
在時刻t0，接通非易失性半導(dǎo)體存儲器的電源。
在時刻t1，分別設(shè)定位線的電位電平為-1.8V，字線的電位電平為0V，單元選擇線SL的電位電平為0V,N型阱的電位電平為0V，這就是備用狀態(tài)下的電位配置情況。
接著在時刻t2，首先是單元選擇線的電位電平變成激活狀態(tài)的電位電平、即-1.8V。
接著在時刻t3，位線的電位電平變成激活狀態(tài)、即0V。
這時，通過調(diào)整對存儲單元晶體管的寫入前后的閾值，在字線的電位電平為0V時進(jìn)行讀出。
即，“High Vth”狀態(tài)的存儲單元的閾值為0V以下，“Low Vth”狀態(tài)的存儲單元的閾值為0V以上，進(jìn)行數(shù)據(jù)的寫入。
通過變成時刻t3時的電位配置，從而對于呈“High Vth”狀態(tài)的存儲單元來說，電流在單元選擇線中流動，在呈“Low Vth”狀態(tài)的存儲單元中不流過電流。圖43所示的讀出放大器128將該電流值放大。
在時刻t4，位線的電位電平再次返回備用狀態(tài)的-1.8V。
接著在時刻t5，單元選擇線的電位電平返回備用狀態(tài)時的0V，電位配置再次返回備用狀態(tài)時的電位配置情況。
在圖50中說明的讀出工作中，使字線的電位電平不變，只改變位線和單元選擇線的電位電平，就能讀出存儲單元中保存的數(shù)據(jù)。
由于字線的電位電平在讀出工作中和在備用狀態(tài)中都保持同一電平，所以字線的充放電時間對讀出工作無影響，能進(jìn)行高速讀出。
圖51是表示將阱電位供給圖43所示的存儲單元陣列用的阱電位供給布線的結(jié)構(gòu)圖，用來與實施例1中的圖15進(jìn)行對比。
圖51所示的存儲單元陣列是存在于進(jìn)行擦除工作時的同一擦除塊內(nèi)的存儲單元陣列。
即，表示例如對每個擦除塊進(jìn)行阱分割時，存在于該同一阱內(nèi)的存儲單元陣列。
在圖51所示的例中，表示在該同一擦除塊內(nèi)至少存在兩條以上從阱電位驅(qū)動電路120供給阱電位的布線。
阱電位供給布線表示將接地電位或正的高電位供給N阱的布線，在供電點Pvs處與N阱接觸。
由于在存儲單元晶體管的源區(qū)中有發(fā)射區(qū)的雙極型晶體管將該阱區(qū)作為集電極區(qū)，所以由阱電位供給布線供給的電位電平對該雙極型晶體管的工作影響很大。
即，例如在擦除塊中只有一條阱電位供給布線的情況下，在存在于遠(yuǎn)離該阱電位供給布線與阱表面接觸的位置處的雙極型晶體管中，有效地增大了集電極電阻。
因此，雙極型晶體管的飽和特性惡化，有可能難以進(jìn)行正常的讀出工作等。
因此，如圖51所示，由于在擦除塊中配置多條阱電位供給布線，所以能減少這樣的雙極型晶體管的飽和現(xiàn)象。
另外，在實施例8的非易失性半導(dǎo)體存儲器2000中也能進(jìn)行在實施例1的非易失性半導(dǎo)體存儲器1000中用圖16～圖18說明過的多個數(shù)據(jù)并行寫入及并行檢驗工作。圖52是表示本發(fā)明的實施例9的非易失性半導(dǎo)體存儲器3000的結(jié)構(gòu)的簡略框圖。
與實施例1的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)不同之點如下。
另外，在圖52中，為了說明簡單起見，假定存儲單元陣列104中只包括4行×2列的存儲單元。
非易失性半導(dǎo)體存儲器3000的結(jié)構(gòu)與非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)不同的第一點在于例如從存儲單元MC1a來看，單元選擇晶體管MS1a連接在位線BL1和存儲單元晶體管MT1a之間。
即，單元選擇晶體管MS1a的柵電位由存儲單元SL譯碼器132經(jīng)由第二單元選擇線MSL1控制，使位線BL1和存儲單元晶體管MT1a的漏的連接呈導(dǎo)通狀態(tài)或關(guān)斷狀態(tài)。
以下，將控制雙極型晶體管的發(fā)射極的電位電平用的單元選擇線稱為第一單元選擇線。
第二點不同在于如后文所述，存儲單元SL譯碼器132根據(jù)地址信號A0～Ai，在選擇對應(yīng)的存儲單元時，控制第一單元選擇線SL1和第二單元選擇線MSL1兩者的電位電平。
除此之外，例如每兩個存儲單元設(shè)置一個雙極型晶體管等與圖1所示的非易失性半導(dǎo)體存儲器1000的結(jié)構(gòu)相同，故相同的部分標(biāo)以相同的符號，不重復(fù)其說明。
圖53是表示圖52所示的存儲單元MC1a的結(jié)構(gòu)的剖面圖。
存儲單元MC1a包括在半導(dǎo)體襯底的表面上設(shè)置的N型阱140；在N型阱140中的半導(dǎo)體襯底表面上設(shè)置的P型漏區(qū)150；P型源區(qū)154；夾在漏區(qū)150及源區(qū)154之間的溝道區(qū)152；在溝道區(qū)152上將隧道氧化膜夾在中間形成的浮柵156；以及在浮柵156上將絕緣膜夾在中間形成的控制柵158。
另外，雖然不特別限定，但與漏區(qū)150的雜質(zhì)濃度相比，源區(qū)154的雜質(zhì)濃度設(shè)定得低。
存儲單元MC1a還包括在N型阱140的表面上靠近漏區(qū)150的溝道區(qū)164；與漏區(qū)150相對地將溝道區(qū)164夾在中間形成的第二漏區(qū)166；在溝道區(qū)164上通過隧道氧化膜形成、且由與浮柵156為同一布線層(例如多晶硅層)形成的選擇門下層172；以及在選擇門下層172上導(dǎo)電性地進(jìn)行連接而形成、由與控制柵158為同一的布線層(例如第二多晶硅層)形成的選擇門上層174。
以下，作為總稱，將選擇門下層172及選擇門上層174稱為選擇門SG。
由第二單元選擇線MSL1控制選擇門SG的電位電平。
控制門158的電位電平由字線WL1控制。
存儲單元MC1a在源區(qū)154中除了半導(dǎo)體襯底表面外，還包括在半導(dǎo)體襯底表面一側(cè)由該源區(qū)154完全包圍的方式形成的N型發(fā)射區(qū)160。
因此，形成將該N型發(fā)射區(qū)160作為發(fā)射極、將源區(qū)154作為基極、將N型阱140作為集電極的雙極型晶體管。阱電位(例如0V)通過阱電位供給布線(圖中未示出)被供給N型阱140。
發(fā)射區(qū)160與第一單元選擇線SL1連接，第二漏區(qū)166與位線BL1連接。
源區(qū)154的雜質(zhì)濃度之所以設(shè)定得比漏區(qū)150的低，是因為源區(qū)154起雙極型晶體管的基區(qū)的作用，所以如果該區(qū)的雜質(zhì)濃度過高，發(fā)射極的注入效率就會降低。
在圖53中，還示出了讀出工作中的各部分的電位配置之一例。
即，在讀出工作中，位線BL1的電位電平保持在0V，第一單元選擇線SL1的電位電平保持在-1.8V。
另一方面，假設(shè)單元選擇晶體管MS1a的選擇門SG的電位電平保持在-1.8V，控制門158的電位電平保持在0V。
這里，同樣通過調(diào)整存儲單元晶體管MT1a的寫入閾值，將控制門158讀出時的電位電平設(shè)定為0V。
通過使選擇門SG的電位電平為-1.8V，單元選擇晶體管MS1a呈導(dǎo)通狀態(tài)，位線BL1和第一漏區(qū)150通過溝道區(qū)164連接。
另一方面，雙極型晶體管的發(fā)射區(qū)160由于第一單元選擇線SL1而呈-1.8V的偏壓。
因此，例如在通過存儲單元晶體管MT1a的控制門的電位呈0V而保持呈導(dǎo)通狀態(tài)的數(shù)據(jù)的情況下，雙極型晶體管的基區(qū)即源區(qū)154從第一漏區(qū)150通過溝道區(qū)152，對發(fā)射區(qū)160施加正向偏壓。
因此，雙極型晶體管的發(fā)射極基極之間呈正向偏壓，將通過溝道152流入第一單元選擇線SL1的基極電流按照相當(dāng)于電流放大率放大后的發(fā)射極電流，作為讀出電流Iread流過。
存儲單元晶體管MT1a即使在控制門的電位電平呈0V時，在保持著不呈導(dǎo)通狀態(tài)的數(shù)據(jù)的情況下，不在雙極型晶體管的基區(qū)即源區(qū)154上施加偏壓，基極電流也不流入。
因此，在單元選擇線SL1中不流過讀出電流。
就是說，通過由圖52所示的讀出放大器128放大該電流值，能讀出存儲單元晶體管MT1a中存儲的數(shù)據(jù)。
圖54是更詳細(xì)地表示圖52所示的存儲單元陣列104的結(jié)構(gòu)的電路圖。
在圖54中，存儲單元MC2b呈選擇狀態(tài)的電位電平被加在位線BL1、BL2、第二單元選擇線MSL1～MSL4及第一單元選擇線SL1、SL2上。
即，存儲單元MC2b的單元選擇晶體管MS2b的漏連接的位線BL2的電位電平保持在0V，位線BL1的電位電平保持在-1.8V。
另外，假設(shè)雙極型晶體管BT2的發(fā)射極連接的第一單元選擇線SL1保持在-1.8V，單元選擇晶體管MS2b的選擇門連接的第二單元選擇線MSL2保持在-1.8V。
其它第一單元選擇線SL1及第二單元選擇線MSL1、MSL3、MSL4都保持在0V。
另一方面，如上所述，在讀出工作中，假設(shè)存儲單元MC2b的存儲單元晶體管MT2b的柵上連接的字線WL2的電位電平保持在0V，其它處于非選擇狀態(tài)的字線的電位電平也保持在0V。
圖55是表示圖54所示的各存儲單元中的電位配置及電流流動的情況的示意圖。
首先，處于選擇狀態(tài)的存儲單元MC2b如用圖53所述，位線的電位保持在0V，選擇門的電位電平保持在-1.8V，控制柵的電位電平保持在0V，第一單元選擇線的電位電平保持在-1.8V，N型阱的電位電平保持在0V。
因此，如果存儲單元晶體管MT2b呈導(dǎo)通狀態(tài)，則基區(qū)154根據(jù)位線的電位電平，與發(fā)射區(qū)160的電位電平相比，被施加正向偏壓。
這時，發(fā)射極基極的耦合呈正向偏壓，讀出電流Iread流過第一單元選擇線。
另一方面，在呈非選擇狀態(tài)的存儲單元MC4a中，位線的電位呈0V，選擇門的電位電平呈0V，控制柵的電位電平呈0V，第一單元選擇線SL2的電位電平呈-1.8V。
因此，單元選擇晶體管呈關(guān)斷狀態(tài)，基極電流不從位線供給基區(qū)154。
因此，不管該存儲單元MC4a存儲的數(shù)據(jù)如何，電流不流過第一單元選擇線SL2。
其次，在呈非選擇狀態(tài)的存儲單元MC1b中，位線的電位保持在-1.8V，選擇門的電位電平保持在-1.8V，控制柵的電位電平保持在0V，第一單元選擇線的電位電平保持在-1.8V,N型阱的電位電平保持在0V。
這時，單元選擇晶體管MS1b呈導(dǎo)通狀態(tài)。
這時，控制柵的電位電平為0V，即使存儲單元晶體管MT1b呈導(dǎo)通狀態(tài)，但由于位線的電位電平為-1.8V，所以相對于因第一單元選擇線而呈-1.8V偏壓的發(fā)射區(qū)來說，雙極型晶體管基區(qū)即存儲單元晶體管MT1b的源區(qū)不會呈正偏壓。
因此由于雙極型晶體管發(fā)射極基極耦合不呈正向偏壓，所以在該雙極型晶體管中無發(fā)射極電流。
即，不管存儲單元晶體管MT1b保存的存儲信息如何，處于非選擇狀態(tài)的存儲單元MC1b的第一單元選擇線中不流過電流。
其次，在處于非選擇狀態(tài)的存儲單元MC3a中，位線的電位保持在-1.8V，選擇門的電位電平保持在0V，控制柵的電位電平保持在0V，第一單元選擇線的電位電平保持在-1.8V,N型阱的電位電平保持在0V。
因此，由于單元選擇晶體管MS3a呈關(guān)斷狀態(tài)，所以存儲單元晶體管MT3a的源區(qū)即雙極型晶體管基區(qū)與位線之間被關(guān)斷。
就是說，由于基極電流不供給雙極型晶體管，該非選擇存儲單元MC3a上連接的第一單元選擇線SL2中不流過電流。
就是說，由于設(shè)定成以上說明的位線BL、字線WL、第一單元選擇線SL及第二單元選擇線MSL的電位電平的電位配置，所以對于處理選擇狀態(tài)的存儲單元來說，根據(jù)其存儲的數(shù)據(jù)，第一單元選擇線中流過電流，對于處理非選擇狀態(tài)的存儲單元來說，第一單元選擇線中不流過電流。
因此，通過讀出該第一單元選擇線中流的電流值，就能在外部讀出所選擇的存儲單元的存儲信息。
其次，說明圖53中說明過的存儲單元各部分在備用狀態(tài)下的電位配置例。
圖56是表示圖53中說明過的存儲單元MC1a在備用狀態(tài)下的電位配置例圖。
在圖56中，位線的電位保持在-1.8V，選擇門的電位電平保持在0V，控制柵的電位電平保持在0V，第一單元選擇線的電位電平保持在-1.8V,N型阱的電位電平保持在0V。
通過這樣的電位配置，單元選擇晶體管MS1a呈關(guān)斷狀態(tài)，所以基極電流不供給將存儲單元晶體管MT1a的源區(qū)作為基極層的雙極型晶體管。
因此，在備用狀態(tài)下，第一單元選擇線SL中不流過電流。
為了從該狀態(tài)設(shè)定為讀出狀態(tài)的電位配置，將位線的電位電平變?yōu)?V、將選擇門的電位電平變?yōu)?1.8V即可。
圖57是說明用圖53說明過的存儲單元在備用狀態(tài)下的電位配置的另一例的示意圖。
在圖57中，位線的電位保持在-1.8V，選擇門的電位電平保持在0V，第一單元選擇線的電位電平保持在-1.8V,N型阱的電位電平保持在0V。
這時，如圖56中所述，由于單元選擇晶體管MS1a的電位電平保持在呈關(guān)斷狀態(tài)的電位電平，所以字線的電位電平不一定必須為0V。
因此，在圖57中，字線的電位電平即存儲單元晶體管MT1a的控制柵的電位電平為任意的電壓。
為了從該狀態(tài)設(shè)定為讀出狀態(tài)的電位配置，將位線的電位電平變?yōu)?V、將選擇門的電位電平變?yōu)?1.8V即可。
這時，通過調(diào)整對應(yīng)于寫入數(shù)據(jù)移位的存儲單元晶體管的閾值電壓，可以使讀出工作時的字線的電位電平即控制柵CG的電位電平為任意的電壓。
因此，在從備用狀態(tài)轉(zhuǎn)移到讀出狀態(tài)時，不需要改變字線的電位電平。
另外，與實施例1或8一樣，在等待狀態(tài)下，將電源電位Vcc加在N型阱上，其它部分的電位電平保持在圖56或圖57所示的電位電平，也可構(gòu)成備用狀態(tài)。
圖58是表示在圖52所示的存儲單元陣列中，位線、字線、第一單元選擇線SL及第二單元選擇線MSL的平面圖形的示意圖。
在圖58所示的例中，第一單元選擇線SL有重疊層結(jié)構(gòu)，第二單元選擇線MSL(控制選擇門SG的布線)有由金屬布線構(gòu)成的所謂疊置結(jié)構(gòu)。
另外，在圖53所示的例中，說明了構(gòu)成存儲單元晶體管MT1a的浮柵的第一多晶硅層、由與單元選擇晶體管MS1a的下層選擇門為同一的多晶硅層形成的、構(gòu)成存儲單元晶體管MT1a的控制柵的第二多晶硅層、以及用與單元選擇晶體管的上層的選擇門為同一的多晶硅層形成的部分。
但是，例如可以只用形成浮柵的第一多晶硅層構(gòu)成選擇門晶體管的柵。
在圖58中，由互相電連接層疊的第一及第二多晶硅層形成選擇門SG。
由形成存儲單元晶體管MT1a等的控制柵的第二多晶硅層形成字線。
另外，由第三層的多晶硅層在多個列中形成第一單元選擇線的副布線s1。
用第一層的鋁布線沿列方向配置位線。
另外，對于多個存儲單元的每個列，利用第二層的鋁布線將由第三層的多晶硅層形成的第一單元選擇線的副布線和由第二層的鋁布線形成的第一單元選擇線的主布線連接起來。
另一方面，第二單元選擇線也具有沿多個存儲單元的每個列將第二層的鋁布線和構(gòu)成選擇門的第二層的多晶硅層連接起來的所謂疊置結(jié)構(gòu)。
這里，由于讀出工作通常同時進(jìn)行8位，所以選擇門SG同時選擇8條。因此如圖所示，對應(yīng)于將多條(2～8條)選擇門匯總成的組，設(shè)置第二單元選擇線MSL的疊置布線(圖中用粗線表示的2A1的SG)，可以緩和疊置布線的間距。
在這樣的結(jié)構(gòu)的情況下，如用圖53所述，在讀出狀態(tài)下，由于字線的電位電平保持在0V，即使在備用狀態(tài)下，字線的電位電平同樣保持在0V，所以即使在字線是用第二多晶硅層形成的、其布線電阻高的情況下，也不會影響讀出速度。
即使用第二層的多晶硅層形成字線，也不影響讀出速度，這一點如用圖57所述，即使在備用狀態(tài)下，或在讀出工作狀態(tài)下，也相當(dāng)于將字線的電位電平保持在任意的電壓下進(jìn)行工作的情況。
通過這樣的構(gòu)成，能用鋁布線傳遞進(jìn)行讀出工作時必須使電位電平變化的位線BL、第一單元選擇線SL及第二單元選擇線MSL的電位電平的變化，所以能實現(xiàn)高速的讀出工作。
圖59是表示圖52所示的存儲單元陣列104的位線BL、字線WL、第一單元選擇線SL及第二單元選擇線MSL的布線圖形的另一例的平面圖形圖。
與圖58所示的平面圖形的不同點如下。
即，在圖58中，第一單元選擇線的主布線與字線平行，換句話說，沿行方向配置。
在圖59所示的例中，用第一層的鋁布線形成第一單元選擇線SL的主布線，且與位線平行地構(gòu)成。
通過這樣的構(gòu)成，能寬余地形成第二層的鋁布線的布線間距，所以與圖58所示的例相比，具有容易形成第二層的鋁布線的效果。
圖60是表示存儲單元陣列104的位線BL、字線WL、第一單元選擇線SL及第二單元選擇線MSL的圖形的第三例的平面圖形圖。
與圖59所示的平面圖形的不同點在于將第一單元選擇線的副布線作為第一層的鋁布線，用第一層的鋁布線形成第二單元選擇線MSL的疊置布線。
這是因為第一單元選擇線SL可按照以最低限度同時進(jìn)行讀出工作的位數(shù)來提供，剩下的能匯總起來進(jìn)行疊置。
與此相應(yīng)，位線是第二層的鋁布線，且由第二層的鋁布線形成第一單元選擇線的主布線。
由于這樣構(gòu)成，能減小第一單元選擇線的副布線的電阻，所以即使增加用這樣的第一單元選擇線的副布線連接的存儲單元的列數(shù)，也不會導(dǎo)致工作速度的下降。
即，換句話說，能使第一單元選擇線的主布線的間距比圖59所示的情況更大。
圖61是表示用圖53說明過的存儲單元晶體管在讀出工作時各部分的電位配置之一例圖。
在呈選擇狀態(tài)的存儲單元中，位線的電位電平為0V，字線的電位電平為0V，第一單元選擇線的電位電平為-1.8V，第二單元選擇線的電位電平為-1.8V。
與此不同，處于非選擇狀態(tài)的位線的電位電平為-1.8V，字線的電位電平為0V，第一單元選擇線的電位電平為-1.8V，第二單元選擇線的電位電平、即選擇門的電位電平為0V。
N型阱的電位電平保持在0V。
因此，如用圖55所述，只與所選擇的存儲單元中的存儲信息對應(yīng)的電流在第一單元選擇線中流動。
圖62是表示將數(shù)據(jù)寫入用圖53說明過的存儲單元中時加在各部分的電位之一例圖。
對于呈選擇狀態(tài)、被寫入數(shù)據(jù)的存儲單元來說，位線的電位電平保持在-6V，字線的電位電平保持在10V，選擇門的電位電平即第二單元選擇線的電位電平保持在-7V，第一單元選擇線的電位電平保持在0V。
通過以上這樣配置電位，對所選擇的存儲單元來說，將因能帶與能帶之間的隧道電流產(chǎn)生的電子注入浮柵中，進(jìn)行數(shù)據(jù)的寫入。
與此不同，對于非選擇狀態(tài)的存儲單元來說，位線的電位電平保持在-1.8V，字線的電位電平保持在0V，選擇門的電位電平保持在0V，第一單元選擇線的電位電平保持在-1.8V。
由于將選擇門的電位電平保持在0V，所以在寫入工作時加在位線上的負(fù)高壓(即-6V)不直接加在存儲單元晶體管的漏區(qū)上。
因此，能完全避免所謂的漏干擾。
圖63是表示擦除工作時施加的電位的配置之一例圖。
選擇狀態(tài)下的位線呈斷開狀態(tài)，字線的電位電平保持在-1.8V，選擇門的電位電平保持在-1.8V，第一單元選擇線的電位電平保持在0V。
由于這樣配置電位，所以所謂的FN隧道電流從浮柵流到溝道側(cè)，將電子拉出，進(jìn)行被寫入的數(shù)據(jù)的擦除工作。
圖64是表示用圖53說明過的存儲單元晶體管的平面圖形圖。
在圖64中，形成單元選擇晶體管MS和存儲單元晶體管MT使其具有相同的溝道寬度。
即，由元件分離用的絕緣膜606規(guī)定的有源區(qū)608的寬度，不管是在單元選擇晶體管中，還是在存儲單元晶體管中，都以相同的寬度來形成。
在單元選擇晶體管MS的漏區(qū)形成與位線連接用的位線接觸孔602，在存儲單元晶體管MT的源區(qū)一側(cè)分別形成將雙極型晶體管的發(fā)射極和第一單元選擇線連接起來用的接觸孔604。
圖65是表示圖64所示的存儲單元的平面圖形的第二例圖。
與圖64所示的圖形的不同點在于通過改變形成元件分離絕緣膜606時的圖形，與單元選擇晶體管MS的柵寬相比，將存儲單元晶體管的柵寬構(gòu)成得更小。
由于這樣構(gòu)成，所以能增大存儲單元晶體管MT的耦合比，同時能使單元選擇晶體管保持較大的電流驅(qū)動能力，能確保讀出電流值。
這里所說的存儲單元晶體管的耦合比，是表示加在浮柵極上的電壓被有效地傳遞到浮柵極上的比例。
以下說明有源區(qū)和施加電壓的關(guān)系。
首先說明擦除工作時的隧道氧化膜電場Eox。由于是在擦除工作期間，所以存儲單元晶體管中的源電位、漏電位及襯底電位全部相等。因此，存儲單元晶體管內(nèi)的電荷蓄積量為0時，根據(jù)電荷法則，式(1)成立。
0=(Vcg-Vfg)×Cono+(Vsub-Vfg)×(Cs+Cd+Csub)……(1)式中，Vcg表示控制柵極的電位，Vfg表示浮柵極的電位。
另外，Cono表示控制柵極和浮柵極之間的電容，Csub表示浮柵極和襯底之間的電容。另外，Cd表示浮柵極和漏極之間的電容，Cs表示浮柵極和源極之間的電容。
根據(jù)式(1)，式(2)～式(3)的關(guān)系成立。
αcg=Cono/(Cono+Cd+Cusb+Cs)……(2)Vfg=αcg×Vcg+(1-αcg)× Vsub ……(3)式中，αcg表示耦合比。
因此，隧道氧化膜電場Eox滿足式(4)～式(5)的關(guān)系。
Eox=｜Vfg-Vsub｜/tox……(4)=αcg×｜Vcg-Vsub｜/tox ……(5)式中，tox表示隧道氧化膜的厚度。另外｜Vcg-Vsub｜表示擦除電壓。
由上可知，如果耦合比αcg較大，隧道氧化膜電場Eox也大。與此相伴隨，能減小擦除電壓｜Vcg-Vsub｜。
因此，電容Cono及電容(Cd+Csub+Cs)滿足各式(6)～(7)的關(guān)系。
Cono=Eox×Lcg-fg×L/teff ……(6)(Cd+Csub+Cs)=Eox×Weff×L/tox……(7)式中，L表示柵長，teff表示ONO膜的氧化膜換算厚度，Weff表示有源區(qū)寬度。另外，Lcg-fg表示控制柵極和浮柵極重疊的長度。
因此，根據(jù)式(2)、式(6)～(7)，對于耦合比αcg來說，式(8)成立。
αcg=1/{1+teff×Weff/(tox×Lcg-fg)}……(8)即，由式(8)可知，如果有源區(qū)寬度Weff小，則耦合比αcg變大。
根據(jù)以上示出的關(guān)系，通過減小有源區(qū)寬度，能減小擦除電壓｜Vcg-Vsub｜。即，能使擦除時所必要的電壓低壓化。
另外，在寫入工作時也一樣，通過減小有源區(qū)寬度，來增大耦合比αcg，能使寫入擦除電壓低壓化。
另一方面，通過增大單元選擇晶體管的有源區(qū)寬度，來增大存儲單元晶體管的電流驅(qū)動力，能使讀出時為了使單元選擇晶體管導(dǎo)通所需要的柵施加電壓低壓化。因此，通過減小存儲單元晶體管部分的分離氧化膜的形成掩膜，并增大單元選擇晶體管部分的分離氧化膜的形成掩膜，能同時得到這些效果。
圖66是更詳細(xì)地說明圖52所示的存儲單元陣列104的另一結(jié)構(gòu)用的電路圖，是與圖54進(jìn)行對比用的圖。
與圖54所示的結(jié)構(gòu)不同之點在于如果以存儲單元MC1a為例，則存儲單元晶體管MT1a的漏直接與位線BL1連接，單元選擇晶體管MS1a配置在存儲單元晶體管MT1a的源區(qū)和雙極型晶體管的基區(qū)之間。
因此，在圖66所示的結(jié)構(gòu)中，雙極型晶體管是這樣形成的，即將其發(fā)射區(qū)設(shè)在單元選擇晶體管MS1a的源區(qū)的表面?zhèn)取?br> 由于構(gòu)成圖66所示的結(jié)構(gòu)，所以在向存儲單元寫入數(shù)據(jù)時，不受單元選擇晶體管產(chǎn)生的電位下降的影響，能對存儲單元晶體管MT1a等進(jìn)行數(shù)據(jù)的寫入。
另外，在實施例9的非易失性半導(dǎo)體存儲器3000中，從阱電位驅(qū)動電路120供給阱電位的布線可以作成在同一個擦除塊內(nèi)至少存在兩條以上的結(jié)構(gòu)。
在這種情況下，由于在擦除塊內(nèi)配置多條阱電位供給布線，所以能降低這樣的雙極型晶體管的飽和現(xiàn)象。
另外，在實施例9的非易失性半導(dǎo)體存儲器3000中，也能進(jìn)行實施例1的非易失性半導(dǎo)體存儲器1000所進(jìn)行的用圖16～圖18說明的多個數(shù)據(jù)的并行寫入及并行檢驗的工作。
在本發(fā)明第一方面的非易失性半導(dǎo)體存儲器中，雙極型晶體管將流過存儲單元晶體管的溝道區(qū)的電流作為基極電流，將放大后的電流供給單元選擇線。因此，能謀求讀出工作的高速化及增大讀出工作的容限。
而且，因為由單元選擇線獨立地控制雙極型晶體管的發(fā)射極電位，所以該雙極型晶體管只要不呈導(dǎo)通狀態(tài)，電流就不從位線流過單元選擇線。因此，在讀出工作中加在字線上的電位電平可以取任意的值。換句話說，能不受寫入后的存儲單元晶體管的閾值分布的影響地進(jìn)行數(shù)據(jù)的讀出。
另外，由于雙極型晶體管起到存儲單元的選擇晶體管的作用，所以讀出工作時被傳遞的位線電位只限于所選擇的一個單元。
因此，能消除與選擇單元處于同一位線上的非選擇單元的泄漏電流，可以完全避免過寫入不良(或過擦除不良)。以往，由于受過寫入(過擦除)不良的限制，不可能使讀出時加在字線上的電壓低壓化，所以在外部電源電壓比該極限值低的情況下，必須使內(nèi)部電路升壓，來發(fā)生加在字線上的電壓。因此，由于該升壓工作需要時間而使得讀出時的存取速度下降及消耗功率增大，但用本發(fā)明時不需要升壓，既能維持高速存取及低消耗功率，又能實現(xiàn)外部電源電壓的低壓化。
在本發(fā)明第二方面的非易失性半導(dǎo)體存儲器中，由于雙極型晶體管與存儲單元晶體管的源區(qū)為兩者所共有的區(qū)域，所以在形成雙極型晶體管的同時能抑制存儲單元面積的增大。
在本發(fā)明第三方面的非易失性半導(dǎo)體存儲器中，由于兩個單元共有雙極型晶體管，所以與存儲單元的行數(shù)相比，能以較少的條數(shù)構(gòu)成單元選擇線。
在本發(fā)明第四方面的非易失性半導(dǎo)體存儲器中，由于雙極型晶體管共用存儲單元晶體管的源區(qū)，所以能在形成雙極型晶體管時抑制存儲單元面積的增大。
在本發(fā)明第五方面的非易失性半導(dǎo)體存儲器中，由于在每個存儲單元中設(shè)置雙極型晶體管，所以同一字線上的存儲單元能完全獨立地工作，故能防止漏干擾。
在本發(fā)明第六方面的非易失性半導(dǎo)體存儲器中，由于雙極型晶體管共用存儲單元晶體管的源區(qū)，所以能在形成雙極型晶體管時抑制存儲單元面積的增大。
在本發(fā)明第七方面的非易失性半導(dǎo)體存儲器中，由于在每個存儲單元中設(shè)置單元選擇線，所以同一字線上的存儲單元能完全獨立地工作，故能防止漏干擾。
在本發(fā)明第八方面的非易失性半導(dǎo)體存儲器中，由于雙極型晶體管共用存儲單元晶體管的源區(qū)為兩者所共有的區(qū)域，所以能在形成雙極型晶體管時抑制存儲單元面積的增大。
在本發(fā)明第九方面的非易失性半導(dǎo)體存儲器中，由于雙極型晶體管共用存儲單元晶體管的源區(qū)，所以能在形成雙極型晶體管時抑制存儲單元面積的增大。
權(quán)利要求
1．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，其特征在于備有包括配置成行列狀的多個存儲單元的存儲單元陣列；分別對應(yīng)于上述存儲單元的列設(shè)置的多條位線；分別對應(yīng)于上述存儲單元的行設(shè)置的多條字線；以及對應(yīng)于上述存儲單元的行設(shè)置的多條第一單元選擇線，上述各存儲單元包括存儲單元晶體管，上述存儲單元晶體管具有在上述半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及上述第二導(dǎo)電型的漏區(qū)；被夾在上述源區(qū)和上述漏區(qū)之間的溝道區(qū)；在上述溝道區(qū)上將氧化膜夾在中間形成的電荷蓄積電極；以及在上述電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，上述漏區(qū)與對應(yīng)的位線連接，上述控制電極由對應(yīng)的字線控制電位，還備有在上述非易失性半導(dǎo)體存儲器的讀出工作中，根據(jù)來自外部的地址信號，選擇對應(yīng)的字線，將電位差供給所選擇的位線和所選擇的第一單元選擇線之間的存儲單元選擇裝置；分別設(shè)在對應(yīng)的存儲單元晶體管的源區(qū)和對應(yīng)的第一單元選擇線之間，將流過上述選擇的存儲單元晶體管的上述源區(qū)和上述漏區(qū)之間的電流作為基極電流放大，以便控制流過上述選擇的第一單元選擇線的電流量而連接的多個雙極型晶體管；以及根據(jù)流過上述選擇的第一單元選擇線的電流值，讀出上述選擇的存儲單元中保存的數(shù)據(jù)的數(shù)據(jù)讀出裝置。
2．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于上述雙極型晶體管包括除了上述半導(dǎo)體襯底的主表面以外，由上述對應(yīng)的存儲單元晶體管的源區(qū)包圍起來形成的第一導(dǎo)電型的發(fā)射區(qū)；與上述對應(yīng)的存儲單元晶體管的源區(qū)呈區(qū)域共用的第二導(dǎo)電型的基區(qū)；以及與形成上述對應(yīng)的存儲單元晶體管的上述半導(dǎo)體襯底的第一導(dǎo)電型的主表面呈區(qū)域共用的集電極區(qū)。
3．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于將各上述雙極型晶體管設(shè)置于對應(yīng)的各個第一及第二存儲單元晶體管中，將上述第一單元選擇線設(shè)置于對應(yīng)的上述兩個存儲單元的各行中。
4．根據(jù)權(quán)利要求3所述的非易失性半導(dǎo)體存儲器，其特征在于上述各雙極型晶體管的基區(qū)與上述對應(yīng)的第一存儲單元晶體管的源區(qū)及上述對應(yīng)的第二存儲單元晶體管的源區(qū)雙方呈區(qū)域共用。
5．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于將上述各雙極型晶體管設(shè)置于對應(yīng)的各個存儲單元晶體管中，將上述第一單元選擇線設(shè)置于對應(yīng)的各行中。
6．根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲器，其特征在于各上述雙極型晶體管的基區(qū)與上述對應(yīng)的存儲單元晶體管的源區(qū)呈區(qū)域共用。
7．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于還備有分別設(shè)置在上述存儲單元的各行中的多條第二單元選擇線，上述各存儲單元還包括有選擇地對通過上述存儲單元晶體管流過上述位線和上述雙極型晶體管的基區(qū)之間的電流的導(dǎo)通路徑進(jìn)行通斷的單元選擇晶體管，將各上述雙極型晶體管設(shè)置于對應(yīng)的各個第一及第二存儲單元晶體管，將上述第一單元選擇線設(shè)置于對應(yīng)的兩個上述存儲單元的各行中，上述存儲單元選擇裝置在讀出工作中，將與所選擇的存儲單元對應(yīng)的上述第二單元選擇線激活，使上述選擇的存儲單元的上述單元選擇晶體管呈導(dǎo)通狀態(tài)。
8．根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲器，其特征在于上述各雙極型晶體管的基區(qū)與上述對應(yīng)的第一存儲單元晶體管的源區(qū)及上述對應(yīng)的第二存儲單元晶體管的源區(qū)雙方呈區(qū)域共用，上述單元選擇晶體管設(shè)在對應(yīng)的存儲單元晶體管的漏和上述對應(yīng)的位線之間。
9．根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲器，其特征在于上述各雙極型晶體管的基區(qū)與上述對應(yīng)的第一單元選擇晶體管的源區(qū)及上述對應(yīng)的第二單元選擇晶體管的源區(qū)雙方呈區(qū)域共用，上述存儲單元晶體管設(shè)在對應(yīng)的單元選擇晶體管的漏和上述對應(yīng)的位線之間。
全文摘要
提供一種在低電源電壓下也能確保寫入工作及讀出工作的容限的非易失性半導(dǎo)體存儲器。在非易失性半導(dǎo)體存儲器1000的存儲單元陣列中,設(shè)有其基極連接在存儲單元晶體管MCla的源和MClb的源的連接點上的雙極型晶體管BT1。BT1的發(fā)射極的電位電平由存儲單元SL譯碼器132控制。BT1的集電極保持接地電位。在讀出工作中,控制BT1的發(fā)射極電位使其呈導(dǎo)通狀態(tài),由BT1放大流過存儲單元晶體管的溝道的電流,進(jìn)行讀出。
文檔編號H01L29/792GK1211079SQ98115240
公開日1999年3月17日 申請日期1998年6月24日 優(yōu)先權(quán)日1997年9月5日
發(fā)明者大中道崇浩, 味香夏夫 申請人:三菱電機(jī)株式會社